JP3243996B2 - メモリ制御方法およびその装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置のメモ
リ制御方法及び装置に関する。

【０００２】

【従来の技術】ＣＰＵ（中央処理装置）とキャッシュメ
モリなどからなるプロセッサを、複数相互接続した並列
型計算機においては、主記憶は、バスを介して複数のプ
ロセッサと接続される構成の他、ネットワークを介して
接続される場合もある。また、主記憶を、それぞれのプ
ロセッサに分散配置して設け、相互に接続するようにし
た構成もある。

【０００３】上記した従来の並列型計算機において、共
有メモリ環境を実現する方法として、主記憶を所定の管
理単位（「メモリブロック」という）に分け、「ディレ
クトリ」と呼ばれるメモリ管理情報を持ち、これによっ
て、それぞれのプロセッサのキャッシュメモリと主記憶
との一貫性を保つ方法が採用されている。このディレク
トリには、メモリブロックの状態と、このメモリブロッ
クのコピー（写し）をキャッシュメモリに保持している
プロセッサの情報と、が記録管理されている。

【０００４】各プロセッサのキャッシュメモリの一貫性
を保つということは、すなわち、各プロセッサがあるメ
モリブロックに対して、書き込みを排他的に行なうこと
ができ、読み出しでは最新の値が得られる、ということ
を保証することを意味している。

【０００５】例えば、１つのプロセッサがあるメモリブ
ロックに書き込みを行なう場合、まず、該メモリブロッ
クに対応するディレクトリ情報によって、そのコピーを
キャッシュメモリに保持しているプロセッサがある場合
には、これ（キャッシュメモリのコピー）を無効化する
などの処理を、実際のメモリブロックへの書き込みと同
時に行なう必要がある。

【０００６】単一プロセッサ方式の計算機におけるメモ
リアクセスは、単にメモリを読み書きするだけで済む。

【０００７】一方、上記のような、複数のプロセッサか
らなる並列型計算機で共有メモリ環境を実現した場合、
あるメモリブロックをアクセスする時には、これに先だ
ってディレクトリ情報を読み出しキャッシュメモリの一
貫性を保つために必要な処理を行なった後に、実際のメ
モリブロックをアクセスしなければならない。

【０００８】

【発明が解決しようとする課題】このように、並列型計
算機においては、メモリブロックのアクセス時に、ディ
レクトリのアクセスとデータ自体のアクセスとが必要と
され、このため遅延が倍増してしまうという問題点を有
している。特に小さい単位（メモリブロックのサイズが
小）でメモリ管理を行なう場合、この問題が顕著にな
る。

【０００９】ところで、従来のディレクトリの構成方法
として、ディレクトリを主記憶の一部に置くという方法
が用いられている。しかしながら、この従来の方法で
は、１回のメモリアクセスに対して、ディレクトリのア
クセスと、データ自体のアクセスと、速度の遅い主記憶
を複数回アクセスすることになり、メモリアクセスの遅
延が大きくなるという問題がある。

【００１０】これに対して、主記憶とは別にディレクト
リ専用の高速メモリを用いる方法もあるが、この場合、
確かにディレクトリのアクセスは高速化するものの、回
路が複雑となり、コストも上昇するという問題点を有し
ている。

【００１１】従って、本発明は、上記従来の問題点を解
消するために為されたものであり、その目的は、簡単な
回路で、ディレクトリを用いた共有メモリ型並列計算機
におけるメモリアクセスの遅延を向上するメモリ制御装
置及び方法を提供することにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、ある情報の操作を行う際に、少なくと
も２種類のデータを連続してアクセスするような、情報
処理装置におけるメモリの制御方法において、主記憶
が、行アドレスを指定した後に列アドレスを指定してデ
ータのアクセスが行われ、複数の内部バンクの内部バン
ク毎に行アドレスが保持されるように構成されてなるダ
イナミックランダムアクセスメモリ（以下「シンクロナ
スＤＲＡＭ」という）からなり、所定のアドレスビット
にて前記シンクロナスＤＲＡＭの内部バンクの選択を行
なうメモリ制御装置を備え、連続してアクセスする少な
くとも２種類のデータをそれぞれ異なる内部バンクに配
置することによって、それぞれ行アドレスを保持した状
態のままアクセスを行なうことを特徴とするメモリ制御
方法を提供する。

【００１３】本発明の概要を以下に説明する。本発明
は、主記憶をシンクロナス（Ｓynchronous）ＤＲＡＭに
よって構成し、ディレクトリを主記憶の一部に置き、メ
モリ制御装置は特定のアドレスビットでシンクロナスＤ
ＲＡＭの内部バンクの選択を行ない、メモリブロックと
これに対応するディレクトリを異なる内部バンクに配置
することによって、キャッシュの一貫性を保つ処理を行
なうためのディレクトリアクセスとデータアクセスとを
それぞれ行アドレスを保持した状態にして行なうことを
特徴としたものである。

【００１４】シンクロナスＤＲＡＭのアクセスは、まず
プリチャージをして行アドレスを指定した後に、列アド
レスを指定してデータの読み出しあるいは書き込みを行
なう。但し、同じ行ページ内のアドレスをアクセスする
場合は、プリチャージと行アドレス指定を省略すること
ができる。

【００１５】そして、シンクロナスＤＲＡＭは内部に複
数の内部バンクをもち、それぞれの内部バンク毎に、行
アドレスを保持しておくことができ、その行（ｒｏｗ）
に対するアクセスを高速に行なうことができる。また、
一方の内部バンクのデータの読み出しあるいは書き込み
と、もう一方の内部バンクのプリチャージや行アドレス
の指定を同時に行なうことができる。

【００１６】なお、シンクロナスＤＲＡＭについて、刊
行物（ＮＥＣ Ｄata Ｂook、「ＩＣ Ｍemory Ｄynamic
ＲＡＭ」、1994年）などに記載された詳細仕様が参照
される。

【００１７】

【作用】本発明の作用を以下に説明する。本発明におい
ては、上記の如く、主記憶をシンクロナスＤＲＡＭにて
構成し、ディレクトリは主記憶の一部に置くものとす
る。従って、ディレクトリのために専用の回路を設ける
必要はなく、ハードウェア構成が簡単になる。

【００１８】本発明のメモリ制御装置は、予め定められ
た所定のアドレスビットにてシンクロナスＤＲＡＭの内
部バンクの選択を行なう、ディレクトリは予め定められ
たディレクトリ先頭番地から置かれ、あるメモリブロッ
クに対するディレクトリは基本的に、［（ディレクトリ
先頭番地）＋（該当メモリブロックの番地の上位ビッ
ト）］に格納される。上記の方法で、ディレクトリの番
地を求めた上、メモリブロック番地のｉビット（Ａ
［ｉ］）が“１”の場合、ディレクトリ番地のｉビット
（ＤＡ［ｉ］）を“０”、Ａ［ｉ］＝“０”の場合ＤＡ
［ｉ］＝“１”とすることで、メモリブロックとこれに
対応するディレクトリを異なる内部バンクに配置し、デ
ータとディレクトリのアクセスについて、それぞれ行ア
ドレスを保持した状態にしておくことができ、少ないハ
ードウェアコストにて、ＣＰＵからのメモリリクエスト
を高速に処理することができる。

【００１９】

【発明の実施の形態】本発明の実施形態について図面を
参照して詳細に説明する。

【００２０】図１は、本発明を適用した並列計算機の一
実施形態の構成を示す図である。本実施形態において、
並列計算機は、Ｎ台のプロセッサ１−１〜１−Ｎをプロ
セッサ間ネットワーク２によって相互に接続したもので
ある。プロセッサ１−１〜１−Ｎは全て同じ構成を有し
ており、図１には、１つのプロセッサ１−１を例にその
内部構成を拡大して示してある。

【００２１】各プロセッサ１−１〜１−Ｎは、演算処理
などを行なうＣＰＵ１１と、キャッシュメモリ１２と、
メモリ制御装置１３と、主記憶１４と、プロセッサ間通
信装置１８と、から構成されている。

【００２２】ディレクトリ領域１５は、主記憶１４の一
部に置かれ、あるメモリブロック１６に対応するディレ
クトリ１７は、メモリブロック１６とは異なる内部バン
クに配置される。

【００２３】ＣＰＵ１１は演算処理等を司り、必要に応
じて主記憶１４のアクセスをメモリ制御装置１３に要求
する。この際、ＣＰＵ１１は、ある番地のメモリブロッ
クへのアクセスを要求するだけで、そのメモリブロック
が、複数のプロセッサ１−１〜１−Ｎ上のうち、どのプ
ロセッサの主記憶１４にあるか、他のプロセッサのキャ
ッシュメモリ１２にはコピーが存在するか、等について
関知しない。

【００２４】図２に、メモリ制御装置１３のＣＰＵ１１
からの要求を受け付けた時の処理例を示す。

【００２５】メモリ制御装置１３は、ＣＰＵ１１からの
要求（リクエスト）を受け際に、処理Ｓ１では、ＣＰＵ
１１からのリクエストアドレスが、自プロセッサ１−１
の主記憶１４にあるか否かを判定する。処理Ｓ２〜処理
Ｓ７は、自プロセッサ１−１の主記憶１４に対するリク
エストの処理手順である。

【００２６】処理Ｓ２では、まずリクエストアドレスに
対するディレクトリアドレスを求める。処理Ｓ３では、
処理Ｓ２で求めたアドレスによってディレクトリ１５の
内容を読み出す。ディレクトリ１５には、対応するメモ
リブロックの状態と、複数のプロセッサ１−１〜１−Ｎ
のうちのいずれのプロセッサのキャッシュメモリにその
コピーが存在するかの情報と、が書き込まれており、処
理Ｓ４では、これらの情報から主記憶１４と各プロセッ
サ１−１〜１−Ｎのキャッシュメモリ１２との一貫性を
保つ処理を行なう。

【００２７】処理Ｓ５で、リクエストが読み出し／書き
込みリクエストのいずれであるかを判定し、リクエスト
が、読み出しリクエストの場合には、処理Ｓ６で主記憶
１４のデータを読み出し、処理Ｓ７で読み出したメモリ
ブロックをＣＰＵ１１に渡す。処理Ｓ５でリクエスト
が、書き込みリクエストの場合には、処理Ｓ８で主記憶
１４にデータを書き込む。

【００２８】他方、処理Ｓ８〜処理Ｓ１１は、ＣＰＵ１
１からのリクエストアドレスが他プロセッサ１−２〜１
−Ｎの主記憶１４へのリクエストである場合の処理手順
である。

【００２９】この場合、処理Ｓ９では、リクエストアド
レスから、どのプロセッサ１−２〜１−Ｎの主記憶１４
へのリクエストであるかを求め、プロセッサ間通信装置
１８を介して、該当するプロセッサ１−２〜１−Ｎにリ
クエストを転送する。

【００３０】次に、処理Ｓ１０で、リクエストが読み出
し／書き込みリクエストのいずれであるかを判定し、リ
クエストが読み出しリクエストの場合は、処理Ｓ１１で
リクエストを送ったプロセッサ１−２〜１−Ｎからリク
エストしたメモリブロックが転送されて来るのを待ち、
処理Ｓ１３で、転送されたメモリブロックをＣＰＵ１１
に渡す。処理Ｓ１０でリクエストが書き込みリクエスト
の場合には、処理はそのまま終了する。

【００３１】次に、図３に、メモリ制御装置１３のプロ
セッサ間ネットワーク２とプロセッサ間通信装置１８を
経由して、他のプロセッサ１−２〜１−ＮのＣＰＵ１１
からの要求を受け付けた時の処理例を示す。

【００３２】処理Ｓ２１では、まずリクエストアドレス
に対するディレクトリアドレスを求める。処理Ｓ２２で
は、処理Ｓ２１で求めたアドレスによってディレクトリ
１５の内容を読み出す。ディレクトリ１５には、そのメ
モリブロックの状態とどのプロセッサのキャッシュメモ
リにそのコピーが存在するかの情報が書かれており、処
理Ｓ２３では、それらの情報から主記憶１４と各プロセ
ッサ１−１〜１−Ｎのキャッシュメモリ１２との一貫性
を保つ処理を行なう。

【００３３】処理Ｓ２４の判定で、リクエストが、読み
出しリクエストの場合は、処理Ｓ２５で主記憶１４のデ
ータを読み出し、処理Ｓ２６で読み出したメモリブロッ
クをプロセッサ間通信装置１８を介して要求元プロセッ
サ１−２〜１−Ｎに転送する。

【００３４】処理Ｓ２４で、リクエストが、書き込みリ
クエストの場合は、処理Ｓ２７で主記憶１４にデータを
書き込む。

【００３５】図１に示したように、ディレクトリ１５は
シンクロナスＤＲＡＭによって構成される主記憶１４の
一部に置かれる。

【００３６】図４は、シンクロナスＤＲＡＭの内部バン
クの割り当ての一例を示した図である。図４に示した構
成例は、内部に異なる２つの内部バンクを持つシンクロ
ナスＤＲＡＭの例である。

【００３７】図４（Ａ）に示した内部バンク割り当ての
例は、メモリ空間を示すアドレスの最上位ビットを用い
て内部バンクを選択する構成とされ、主記憶空間３０は
前半分が内部バンク０領域３１となり、後半分が内部バ
ンク１領域３２に割り当てられる。

【００３８】一方、図４（Ｂ）に示した内部バンク割り
当ての例は、メモリ空間を示すアドレスの上位２ビット
を用いて内部バンクを選択する構成とされ、主記憶空間
４０は４分の１ずつ、内部バンク０領域４１、内部バン
ク１領域４２、内部バンク０領域４１、内部バンク１領
域４２に割り当てられる。

【００３９】図５に、本実施形態における主記憶のメモ
リマップとディレクトリの配置の概要を示す。

【００４０】内部バンクの選択には、アドレスのビット
ｉを用いる。主記憶空間５１は、データ領域５２とディ
レクトリ領域５３とに分けられる。ディレクトリ領域５
３は、主記憶空間５１の予め設定されたディレクトリ先
頭番地５５からの空間に置かれる。

【００４１】内部バンク０領域のあるメモリブロック５
４に対応するディレクトリは、ディレクトリ領域５３の
内部バンク１領域内に配置される（対応するディレクト
リ５６）。

【００４２】図６は、本実施形態のメモリ制御装置にお
ける、リクエストアドレスから対応するディレクトリア
ドレスを求める計算方法の例を示す図である。図６
（Ａ）は、ディレクトリアドレスの計算手順を模式的に
示す図である。図６（Ｂ）はアドレス変換の真理値表を
示す図である。

【００４３】図６（Ａ）において、処理Ｓ５０は、リク
エストアドレス（Ａ[L:0]）を示しており、メモリブロ
ックがいずれの内部バンクにあるかは、第ｉビット（内
部バンク選択ビット）で示される。また、最下位のｎビ
ットは、ブロック内のオフセットアドレスを示す。

【００４４】処理Ｓ５１では、リクエストアドレスをｎ
ビットシフトする（右にｎビットシフトし、上位側ｎビ
ットには“０”がセットされる）。

【００４５】処理Ｓ５２は、予め設定されたディレクト
リ先頭アドレス（ＤＴop）を示す。ディレクトリ先頭ア
ドレスは内部ブロックの境界にあるものとする。

【００４６】処理Ｓ５３では、処理Ｓ５１でシフトした
リクエストアドレスとディレクトリ先頭アドレスの和を
計算し、仮ディレクトリアドレス（ＴＤＡ[L:0]）を計
算する。

【００４７】処理Ｓ５４では、処理Ｓ５３で求めた仮デ
ィレクトリアドレス（ＴＤＡ）と、図６（Ｂ）のアドレ
ス変換真理値表に従って、ディレクトリアドレス（ＤＡ
[L:0]）を計算する。

【００４８】以上の計算方法に基づいてディレクトリア
ドレス（ＤＡ）を決めることで、メモリ制御装置におい
て、メモリブロックとそれに対応するディレクトリを自
動的に異なる内部バンクに割り当てることが可能とな
る。

【００４９】図７は、以上のディレクトリアドレスを計
算する処理を実現するアドレス変換回路の構成例を示す
図である。

【００５０】アドレス変換回路は、リクエストアドレス
Ａ［Ｌ..０］を入力しｎビットシフトするシフタ６１
と、シフタ６１の出力とデイレクトリ先頭アドレスを加
算する加算器６２と、リクエストアドレスＡ［ｉ］と加
算器６２の出力である仮ディレクトリアドレスのｉビッ
ト（ＴＤＡ［ｉ］）とを比較する比較器６４と、仮ディ
レクトリアドレスのｉ−ｎビット（ＴＤＡ［ｉ−ｎ］
と、リクエストアドレスｉビット（Ａ［ｉ］）のインバ
ータ６３による反転出力と、のいずれか一方を、比較器
６４の出力を選択制御信号として選択出力するセレクタ
６５と、からなる。

【００５１】シフタ６１は、リクエストアドレスＡ
［Ｌ..０］をｎビットシフトし、その結果は、ディレク
トリ先頭アドレスＤＴop［Ｌ..０］と加算器６２で加算
され、仮ディレクトリアドレスＴＤＡ［Ｌ..０］が求め
られる。インバータ６３、比較器６４、及びセレクタ６
５は、図６（Ｂ）の真理値表に従ったアドレス変換を行
なう。

【００５２】ディレクトリアドレスのｉビット（ＤＡ
［ｉ］）は、リクエストアドレスのｉビット（Ａ
［ｉ］）を反転した値を用い、ディレクトリアドレスの
ｉ−ｎビット（ＤＡ［ｉ−ｎ］）は、仮ディレクトリア
ドレスのｉ−ｎビット（ＴＤＡ［ｉ−ｎ］）とリクエス
トアドレスのｉビット（Ａ［ｉ］）とが一致する時はＡ
［ｉ］を反転した値とし、一致しない時はＴＤＡ［ｉ−
ｎ］となる。

【００５３】以上の例は、主記憶を１つのシンクロナス
ＤＲＡＭバンクで構成した例であるが、主記憶を複数の
メモリバンクによって構成する場合も、同様に処理する
ことができる。この場合は、独立して、行アドレスを保
持しておくことができるバンク数は、（メモリバンク
数）×（内部バンク数）となる。

【００５４】このように、主記憶を複数のメモリバンク
によって構成する場合、各バンク毎にそのバンク内にデ
ィレクトリを配置する方法と、主記憶領域全体のディレ
クトリをあるメモリブロックにまとめて配置する方法が
考えられる。各バンク毎にそのバンク内にディレクトリ
を配置する方法では、上記のディレクトリアドレス計算
方法がそのまま適用できる。

【００５５】主記憶領域全体のディレクトリをあるメモ
リブロックにまとめて配置する方法の一例を図８に示
す。図８は、全体が４つのメモリバンクで構成され、ア
ドレスの最上位の２ビットでバンクの選択を行ない、次
の１ビットで各バンクの内部バンクの選択を行なうよう
にした構成を示すものであり、主記憶空間７１は、バン
ク０領域７２、バンク１領域７３、バンク２領域７３、
及びバンク３領域７４から構成される。

【００５６】ディレクトリ領域７７は、バンク３領域７
４の内部バンク１にまとめて配置され、主記憶空間７１
の残りの部分はデータ領域７６である。この場合、ディ
レクトリは、常にデータと独立したバンクにあるので、
データとは独立に行アドレスを保持することができ、デ
ィレクトリとデータとの連続アクセスが起こった場合
に、高速に処理を行なうことが可能である。

【００５７】次に、本発明の第２の実施形態について説
明する。図９は、本発明を適用した並列計算機の第２の
実施形態の構成を示す図である。本実施形態において、
並列計算機は、Ｎ台のプロセッサ８１−１〜８１−Ｎを
バス８２によって相互に接続したものである。

【００５８】各プロセッサ８１−１〜８１−Ｎは、ＣＰ
Ｕ８１１と、キャッシュメモリ８１２とで構成される。
ＣＰＵ８１１は演算処理等を司り、必要に応じてバスを
通してメモリ制御装置８３に主記憶８４のアクセスを要
求する。主記憶８４はシンクロナスＤＲＡＭによって構
成され、ディレクトリ８５は主記憶８４の一部に置かれ
る。

【００５９】メモリ制御装置８３は各プロセッサ８１−
１〜８１−ＮのＣＰＵ８１１からの要求を受け付け、デ
ィレクトリ８５をアクセスしキャッシュメモリ８１２の
一貫性を保ち、主記憶８４のデータの読み書きの処理を
行なう。

【００６０】ディレクトリ８５の配置とディレクトリア
ドレスの計算方法は、前記第１の実施形態に準ずる。

【００６１】次に、本発明の第３の実施形態について説
明する。図１０は、本発明を適用した並列計算機の第３
の実施形態の構成を示す図である。この並列計算機は、
Ｎ台のプロセッサ９１−１〜９１−Ｎと、Ｍ台のメモリ
ユニット９３−１〜９３−Ｍをプロセッサ−メモリ間ネ
ットワーク９２によって相互に接続したものである。

【００６２】各プロセッサ９１−１〜９１−Ｎは、ＣＰ
Ｕ９１１と、キャッシュメモリ９１２とで構成される。
ＣＰＵ９１１は演算処理等を司り、必要に応じてプロセ
ッサ−メモリ間ネットワーク９２を通してメモリユニッ
ト９３−１〜９３−Ｍに主記憶９３２のアクセスを要求
する。各メモリユニット９３−１〜９３−Ｍは、メモリ
制御装置９３１とシンクロナスＤＲＡＭによって構成さ
れる主記憶９３２から成る。ディレクトリ９３３は主記
憶９３２の一部に置かれる。

【００６３】メモリ制御装置９３１は、プロセッサ−メ
モリ間ネットワーク９２から要求を受け付け、ディレク
トリ９３３をアクセスしキャッシュの一貫性を保ち、主
記憶９３２の読み書きの処理を行なう。ディレクトリ９
３３の配置とディレクトリアドレスの計算方法は、前記
第１の実施形態に準ずる。

【００６４】

【発明の効果】以上説明したように本発明によれば、主
記憶をシンクロナスＤＲＡＭを用いて構成し、メモリ制
御装置において、あるメモリブロックとそれに対応する
ディレクトリを異なる内部バンクに配置することで、そ
れぞれ行アドレスを保持したまま高速にアクセス可能に
なるため、特別なハードウェアを用いることなく、ＣＰ
Ｕなどからのメモリ読み書きのリクエストをより高速に
処理し得るという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る並列計算機の構成を
示す図である。

【図２】本発明の一実施形態において、メモリ制御装置
がＣＰＵからの要求を受け付けた時の処理例を示すフロ
ーチャートである。

【図３】本発明の一実施形態において、メモリ制御装置
の他のプロセッサのＣＰＵからの要求を受け付けた時の
処理例を示すフローチャートである。

【図４】本発明の一実施形態における、シンクロナスＤ
ＲＡＭの内部バンクの割り当て例を示す図である。

【図５】本発明の一実施形態における、主記憶のメモリ
マップとディレクトリの配置の概要を示す図である。

【図６】本発明の一実施形態における、メモリ制御装置
におけるディレクトリアドレスの計算方法の例を示す図
である。

【図７】本発明の一実施形態における、メモリ制御装置
におけるディレクトリアドレスのアドレス変換回路の構
成の示す図である。

【図８】本発明の一実施形態において、主記憶を複数の
メモリバンクで構成した場合ディレクトリの配置例を示
す図である。

【図９】本発明の第２の実施形態に係る並列計算機の構
成を示す図である。

【図１０】本発明の第３の実施形態に係る並列計算機の
構成を示す図である。

【符号の説明】

１−１〜１−Ｎ プロセッサ ２ プロセッサ間ネットワーク １１ ＣＰＵ １２ キャッシュメモリ １３ メモリ制御装置 １４ 主記憶 １５ ディレクトリ領域 １６ メモリブロック １７ 対応するディレクトリ １８ プロセッサ間通信装置 ３１ 主記憶空間 ３２ 内部バンク０領域 ３３ 内部バンク１領域 ４１ 主記憶空間 ４２ 内部バンク０領域 ４３ 内部バンク１領域 ５１ 主記憶空間 ５２ データ領域 ５３ ディレクトリ領域 ５４ メモリブロック ５５ ディレクトリ先頭番地 ５６ 対応するディレクトリ ６１ シフタ ６２ 加算器 ６３ インバータ ６４ 比較器 ６５ セレクタ ７１ 主記憶空間 ７２ バンク０領域 ７３ バンク１領域 ７４ バンク２領域 ７５ バンク３領域 ７６ データ領域 ７７ ディレクトリ領域 ８１ プロセッサ ８１１ ＣＰＵ ８１２ キャッシュメモリ ８２ バス ８３ メモリ制御装置 ８４ 主記憶 ８５ ディレクトリ ９１ プロセッサ ９０１ ＣＰＵ ９０ キャッシュメモリ ９２ プロセッサ−メモリ間ネットワーク ９３ メモリユニット ９３１ メモリ制御装置 ９３２ 主記憶 ９３３ ディレクトリ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ＣＰＵと主記憶の一部のコピーを保持する
   キャッシュメモリを含むプロセッサを複数備えて成る並
   列計算機におけるディレクトリを用いた共有メモリの制
   御方法において、 主記憶を複数の内部バンクを有するシンクロナスＤＲＡ
   Ｍで構成し、 ディレクトリを前記主記憶の一部に置き、所定のアドレ
   スビットで前記シンクロナスＤＲＡＭの内部バンクの選
   択を行なうメモリ制御装置を備え、 メモリブロックとこれに対応するディレクトリとが異な
   る内部バンクに配置され、 キャッシュの一貫性を保つ処理を行なうためのディレク
   トリアクセスとデータアクセスをそれぞれ行アドレスを
   保持した状態にて行なうことを特徴とする共有メモリ型
   並列計算機のメモリ制御方法。
2. 【請求項２】ＣＰＵと主記憶の一部のコピーを保持する
   キャッシュメモリを含むプロセッサを複数備えて成る並
   列計算機におけるディレクトリを用いた共有メモリの制
   御装置において、 複数の内部バンクを有するシンクロナスＤＲＡＭからな
   る主記憶を備え、 ディレクトリを前記主記憶の一部に置き、 所定のアドレスビットで前記シンクロナスＤＲＡＭの内
   部バンクの選択を行ない、 メモリブロックとこれに対応するディレクトリとが異な
   る内部バンクに配置され、 キャッシュの一貫性を保つ処理を行なうためのディレク
   トリアクセスとデータアクセスがそれぞれ行アドレスを
   保持した状態にて行われるように構成されたことを特徴
   とする共有メモリ型並列計算機のメモリ制御装置。