JP3239644B2 - 液晶表示素子の欠陥補正方法およびその装置 - Google Patents
液晶表示素子の欠陥補正方法およびその装置Info
- Publication number
- JP3239644B2 JP3239644B2 JP25666194A JP25666194A JP3239644B2 JP 3239644 B2 JP3239644 B2 JP 3239644B2 JP 25666194 A JP25666194 A JP 25666194A JP 25666194 A JP25666194 A JP 25666194A JP 3239644 B2 JP3239644 B2 JP 3239644B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- pixel
- defective pixel
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/1306—Details
- G02F1/1309—Repairing; Testing
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/50—Protective arrangements
- G02F2201/506—Repairing, e.g. with redundant arrangement against defective part
- G02F2201/508—Pseudo repairing, e.g. a defective part is brought into a condition in which it does not disturb the functioning of the device
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示素子に生じた
輝点欠陥を効果的に補正する液晶表示素子の欠陥補正方
法およびその装置に関する。
輝点欠陥を効果的に補正する液晶表示素子の欠陥補正方
法およびその装置に関する。
【０００２】
【従来の技術】ブラウン管に変わる小型かつ軽量の表示
装置として、液晶表示装置（ＬＣＤ）が注目されてい
る。ＬＣＤは、例えば、その駆動方式により、数種類に
分類できる。ＬＣＤの駆動方式の一つとしてアクティブ
マトリックス方式が知られている。この駆動方式のＬＣ
Ｄの各画素毎の等価回路を図９に示す。図示するよう
に、アクティブマトリックス方式のＬＣＤでは、走査線
２とデータ線４とのマトリックス交点部の画素毎に、駆
動トランジスタ６と、必要に応じて容量素子８とを集積
化しており、コントラストやレスポンスなどの表示性能
の向上を図っている。
装置として、液晶表示装置（ＬＣＤ）が注目されてい
る。ＬＣＤは、例えば、その駆動方式により、数種類に
分類できる。ＬＣＤの駆動方式の一つとしてアクティブ
マトリックス方式が知られている。この駆動方式のＬＣ
Ｄの各画素毎の等価回路を図９に示す。図示するよう
に、アクティブマトリックス方式のＬＣＤでは、走査線
２とデータ線４とのマトリックス交点部の画素毎に、駆
動トランジスタ６と、必要に応じて容量素子８とを集積
化しており、コントラストやレスポンスなどの表示性能
の向上を図っている。
【０００３】ところで、このようにして製造された全て
のＬＣＤが、画素欠陥のない良好なＬＣＤとは限らない
ので、ＬＣＤに画素欠陥がないか否かを検査する必要が
ある。このような画素欠陥の一つに、同一の駆動電圧を
印加したときに、周囲の画素に比べて輝度が高くなる輝
度欠陥がある。このような輝度欠陥は、例えば、画素を
構成するスイッチ素子などに異常があり、リーク電流が
大きくなって画素を構成する液晶の光透過率が高くなる
などして生じる。
のＬＣＤが、画素欠陥のない良好なＬＣＤとは限らない
ので、ＬＣＤに画素欠陥がないか否かを検査する必要が
ある。このような画素欠陥の一つに、同一の駆動電圧を
印加したときに、周囲の画素に比べて輝度が高くなる輝
度欠陥がある。このような輝度欠陥は、例えば、画素を
構成するスイッチ素子などに異常があり、リーク電流が
大きくなって画素を構成する液晶の光透過率が高くなる
などして生じる。
【０００４】従来では、ＬＣＤを実際に駆動させ、その
画像を画像処理装置で解析し、欠陥を検出する方法や、
目視により欠陥を検出する方法が採用され、輝度欠陥の
ある画素を電気的または光学的に完全に黒色にして修正
を行っている。
画像を画像処理装置で解析し、欠陥を検出する方法や、
目視により欠陥を検出する方法が採用され、輝度欠陥の
ある画素を電気的または光学的に完全に黒色にして修正
を行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
た従来の液晶表示素子の欠陥補正方法では、輝度欠陥の
ある画素を完全に黒色に修正するため、欠陥のある画素
を周辺画素に対して数％〜数十％だけ暗くするという補
正を行うことができず、視認されやすい減点（黒点）を
増加させることになり、画質の低下の原因となる。ま
た、前述した従来の液晶表示素子の欠陥補正方法では、
液晶注入後に欠陥の検出を行っているため、その欠陥の
補正を行うと、液晶注入後の工程に影響が出るという問
題がある。
た従来の液晶表示素子の欠陥補正方法では、輝度欠陥の
ある画素を完全に黒色に修正するため、欠陥のある画素
を周辺画素に対して数％〜数十％だけ暗くするという補
正を行うことができず、視認されやすい減点（黒点）を
増加させることになり、画質の低下の原因となる。ま
た、前述した従来の液晶表示素子の欠陥補正方法では、
液晶注入後に欠陥の検出を行っているため、その欠陥の
補正を行うと、液晶注入後の工程に影響が出るという問
題がある。
【０００６】本発明は、上述した従来技術の問題点に鑑
みてなされ、高品質な画像を得ることができるように欠
陥画素の補正を行える液晶表示素子の欠陥補正方法およ
びその装置を提供することを目的とする。
みてなされ、高品質な画像を得ることができるように欠
陥画素の補正を行える液晶表示素子の欠陥補正方法およ
びその装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
液晶表示素子の欠陥補正方法は、表示部を構成する液晶
表示画素のうち、同一の駆動電圧を印加した場合に、そ
の輝度が周囲の液晶表示画素の輝度に比べて所定の比率
だけ高い液晶表示画素を欠陥画素として検出し、前記欠
陥画素の輝度と前記周囲の正常な液晶表示画素の輝度と
の差分を抑制するように、光非透過性あるいは光半透過
性のレジストを１画素の数分の１〜数十分の１の面積割
合のパターンで堆積して前記欠陥画素の補正を行う。
点を解決し、上述した目的を達成するために、本発明の
液晶表示素子の欠陥補正方法は、表示部を構成する液晶
表示画素のうち、同一の駆動電圧を印加した場合に、そ
の輝度が周囲の液晶表示画素の輝度に比べて所定の比率
だけ高い液晶表示画素を欠陥画素として検出し、前記欠
陥画素の輝度と前記周囲の正常な液晶表示画素の輝度と
の差分を抑制するように、光非透過性あるいは光半透過
性のレジストを１画素の数分の１〜数十分の１の面積割
合のパターンで堆積して前記欠陥画素の補正を行う。
【０００８】また、本発明の液晶表示素子の欠陥補正方
法は、好ましくは、前記欠陥画素の検出および前記欠陥
画素の補正は、液晶注入前に行い、前記欠陥画素の補正
は、前記検出された欠陥画素を選択するスイッチ素子に
堆積された非導電性の平坦化膜上に、光非透過性あるい
は光半透過性のレジストを所定のパターンで堆積して行
う。
法は、好ましくは、前記欠陥画素の検出および前記欠陥
画素の補正は、液晶注入前に行い、前記欠陥画素の補正
は、前記検出された欠陥画素を選択するスイッチ素子に
堆積された非導電性の平坦化膜上に、光非透過性あるい
は光半透過性のレジストを所定のパターンで堆積して行
う。
【０００９】また、本発明の液晶表示素子の欠陥補正方
法は、好ましくは、前記欠陥画素の検出および前記欠陥
画素の補正は、液晶注入後に行い、前記欠陥画素の補正
は、液晶パネルの表面および裏面の少なくとも一方に、
光非透過性あるいは光半透過性のレジストを所定のパタ
ーンで堆積して行う。
法は、好ましくは、前記欠陥画素の検出および前記欠陥
画素の補正は、液晶注入後に行い、前記欠陥画素の補正
は、液晶パネルの表面および裏面の少なくとも一方に、
光非透過性あるいは光半透過性のレジストを所定のパタ
ーンで堆積して行う。
【００１０】また、本発明の液晶表示素子の欠陥補正方
法は、好ましくは、前記表示部は、画素を選択するスイ
ッチ素子と、このスイッチ素子に直列に接続された容量
素子とから成る各画素毎の駆動用セルが、マトリックス
状に配列してあるアクティブマトリックス方式の表示部
であり、前記欠陥画素の検出は、前記容量素子に一定の
電荷を蓄積させた後、各容量素子に蓄積された電荷を検
出することによって行う。
法は、好ましくは、前記表示部は、画素を選択するスイ
ッチ素子と、このスイッチ素子に直列に接続された容量
素子とから成る各画素毎の駆動用セルが、マトリックス
状に配列してあるアクティブマトリックス方式の表示部
であり、前記欠陥画素の検出は、前記容量素子に一定の
電荷を蓄積させた後、各容量素子に蓄積された電荷を検
出することによって行う。
【００１１】また、本発明の液晶表示素子の欠陥補正方
法は、好ましくは、前記欠陥画素の補正における前記レ
ジストの堆積は、前記平坦化膜の上にレジストを塗布し
た後に、所定のパターンで露光を行い、露光部分にレジ
ストを残存させて行う。
法は、好ましくは、前記欠陥画素の補正における前記レ
ジストの堆積は、前記平坦化膜の上にレジストを塗布し
た後に、所定のパターンで露光を行い、露光部分にレジ
ストを残存させて行う。
【００１２】また、本発明の液晶表示素子の欠陥補正方
法は、好ましくは、前記欠陥画素の検出および前記欠陥
画素の補正の少なくとも一方において、前記スイッチ素
子と前記液晶表示画素のカラーフィルタとに形成された
重ね合わせマークを用いて、位置決めを行う。
法は、好ましくは、前記欠陥画素の検出および前記欠陥
画素の補正の少なくとも一方において、前記スイッチ素
子と前記液晶表示画素のカラーフィルタとに形成された
重ね合わせマークを用いて、位置決めを行う。
【００１３】また、本発明の液晶表示素子の欠陥補正方
法は、好ましくは、前記欠陥画素の開口領域のうちドメ
インの生じやすい周辺部分を覆うようなパターンで前記
レジストを堆積する。
法は、好ましくは、前記欠陥画素の開口領域のうちドメ
インの生じやすい周辺部分を覆うようなパターンで前記
レジストを堆積する。
【００１４】さらに、本発明の液晶表示素子の欠陥補正
装置は、表示部を構成する液晶表示画素のうち、同一の
駆動電圧を印加した場合に、その輝度が周囲の液晶表示
画素の輝度に比べて所定の比率だけ高い液晶表示画素を
欠陥画素として検出する検出手段と、前記欠陥画素の輝
度と前記周囲の正常な液晶表示画素の輝度との差分を抑
制するように、光非透過性あるいは光半透過性のレジス
トを１画素の数分の１〜数十分の１の面積割合のパター
ンで堆積して前記欠陥画素の補正を行う補正手段とを有
する。
装置は、表示部を構成する液晶表示画素のうち、同一の
駆動電圧を印加した場合に、その輝度が周囲の液晶表示
画素の輝度に比べて所定の比率だけ高い液晶表示画素を
欠陥画素として検出する検出手段と、前記欠陥画素の輝
度と前記周囲の正常な液晶表示画素の輝度との差分を抑
制するように、光非透過性あるいは光半透過性のレジス
トを１画素の数分の１〜数十分の１の面積割合のパター
ンで堆積して前記欠陥画素の補正を行う補正手段とを有
する。
【００１５】
【作用】本発明の液晶表示素子の欠陥補正方法では、先
ず、検出手段によって、表示部を構成する液晶表示画素
のうち、同一の駆動電圧を印加した場合に、その輝度が
周囲の液晶表示画素の輝度に比べて所定の比率だけ高い
液晶表示画素が欠陥画素として検出される。そして、補
正手段によって、前記欠陥画素の輝度と前記周囲の正常
な液晶表示画素の輝度との差分を抑制するように、光非
透過性あるいは光半透過性のレジストを１画素の数分の
１〜数十分の１の面積割合のパターンで堆積して前記欠
陥画素の補正が行われる。このとき、レジストは、例え
ば、液晶注入前に、検出された欠陥画素のスイッチ素子
に堆積された非導電性の平坦化膜の上に、光透過性の領
域を部分的に覆うように堆積され、欠陥画素の光透過率
が調整される。
ず、検出手段によって、表示部を構成する液晶表示画素
のうち、同一の駆動電圧を印加した場合に、その輝度が
周囲の液晶表示画素の輝度に比べて所定の比率だけ高い
液晶表示画素が欠陥画素として検出される。そして、補
正手段によって、前記欠陥画素の輝度と前記周囲の正常
な液晶表示画素の輝度との差分を抑制するように、光非
透過性あるいは光半透過性のレジストを１画素の数分の
１〜数十分の１の面積割合のパターンで堆積して前記欠
陥画素の補正が行われる。このとき、レジストは、例え
ば、液晶注入前に、検出された欠陥画素のスイッチ素子
に堆積された非導電性の平坦化膜の上に、光透過性の領
域を部分的に覆うように堆積され、欠陥画素の光透過率
が調整される。
【００１６】
【実施例】以下、本発明を、図面に示す実施例に基づき
詳細に説明する。図１は本発明の実施例に係わる液晶表
示素子の欠陥補正方法およびその装置を説明するための
ＬＣＤのＴＦＴ（薄膜トランジスタ）周辺における部分
断面図、図２は本実施例の液晶表示素子の欠陥補正方法
およびその装置における修正用黒色カラーレジストを形
成する位置を説明するための図、図３は本実施例におい
て修正の対象となるＬＣＤ全体の概略構成図、図４は本
実施例において修正の対象となるＬＣＤの等価回路図で
ある。
詳細に説明する。図１は本発明の実施例に係わる液晶表
示素子の欠陥補正方法およびその装置を説明するための
ＬＣＤのＴＦＴ（薄膜トランジスタ）周辺における部分
断面図、図２は本実施例の液晶表示素子の欠陥補正方法
およびその装置における修正用黒色カラーレジストを形
成する位置を説明するための図、図３は本実施例におい
て修正の対象となるＬＣＤ全体の概略構成図、図４は本
実施例において修正の対象となるＬＣＤの等価回路図で
ある。
【００１７】図３に示すように、本実施例で用いるＬＣ
Ｄ１は、透明な対向基板２０と、石英などを用いた駆動
基板２２とを有し、これら基板２０，２２の間に、液晶
を封止することにより液晶層１０が形成してあり、液晶
セルを構成している。液晶セルの外側に位置する各基板
２０，２２の表面には、偏光板２６，２８が装着してあ
る。液晶層１０を構成する液晶としては、特に限定され
ないが、たとえばＴＮ型またはＳＴＮ型の液晶が用いら
れる。偏光板２６，２８の偏光軸は相互に直交するよう
になっている。
Ｄ１は、透明な対向基板２０と、石英などを用いた駆動
基板２２とを有し、これら基板２０，２２の間に、液晶
を封止することにより液晶層１０が形成してあり、液晶
セルを構成している。液晶セルの外側に位置する各基板
２０，２２の表面には、偏光板２６，２８が装着してあ
る。液晶層１０を構成する液晶としては、特に限定され
ないが、たとえばＴＮ型またはＳＴＮ型の液晶が用いら
れる。偏光板２６，２８の偏光軸は相互に直交するよう
になっている。
【００１８】一方の対向基板２０の液晶層側には、カラ
ーフィルタ層３０と、対向電極３２とが形成してある。
また、他方の駆動基板２２の液晶側表面には、走査線２
と、データ線４と、これらのマトリックス交点部の液晶
画素毎に、ＴＦＴ６と、容量素子８（図４参照）とがマ
トリックス状に集積化して作り込まれている。なお、図
３では容量素子８の図示は省略してある。容量素子８
は、１フィールド時間の間に信号電荷を蓄える作用を有
する。
ーフィルタ層３０と、対向電極３２とが形成してある。
また、他方の駆動基板２２の液晶側表面には、走査線２
と、データ線４と、これらのマトリックス交点部の液晶
画素毎に、ＴＦＴ６と、容量素子８（図４参照）とがマ
トリックス状に集積化して作り込まれている。なお、図
３では容量素子８の図示は省略してある。容量素子８
は、１フィールド時間の間に信号電荷を蓄える作用を有
する。
【００１９】前記画素電極３６および対向電極３２は、
たとえばＩＴＯ膜などの透明電極で構成される。画素電
極３６と対向電極３２との間に、液晶層１０が存在する
ことで、図４に示す等価回路では、各液晶画素毎に制御
される液晶層１０・・・ １０が形成される。液晶層１０の
一方側の対向電極３２には、共通電圧Ｖcom が印加され
るようになっている。液晶層１０の他方側の画素電極３
６には、データ線４からＴＦＴ６により選択される電圧
が印加されるようになっている。
たとえばＩＴＯ膜などの透明電極で構成される。画素電
極３６と対向電極３２との間に、液晶層１０が存在する
ことで、図４に示す等価回路では、各液晶画素毎に制御
される液晶層１０・・・ １０が形成される。液晶層１０の
一方側の対向電極３２には、共通電圧Ｖcom が印加され
るようになっている。液晶層１０の他方側の画素電極３
６には、データ線４からＴＦＴ６により選択される電圧
が印加されるようになっている。
【００２０】ＬＣＤ制御部（図示せず）は、ＬＣＤ１の
液晶層に印加される電圧が交流変化するように制御信号
を送る。通常のＬＣＤでは、対向電極の電圧（共通電位
Ｖco m ) は、約６ボルト近傍に設定されるので、電圧の
変化は、たとえば４．０〜８．０ボルトの範囲で行われ
る。
液晶層に印加される電圧が交流変化するように制御信号
を送る。通常のＬＣＤでは、対向電極の電圧（共通電位
Ｖco m ) は、約６ボルト近傍に設定されるので、電圧の
変化は、たとえば４．０〜８．０ボルトの範囲で行われ
る。
【００２１】先ず、上述した図３，４に示したＬＣＤの
製造過程の概略について説明する。ＬＣＤを製造するに
は、アクティブマトリックス基板１５を製造する必要が
ある。アクティブマトリックス基板１５としては、本発
明では特に限定されないが、例えば図１，３に示す構成
のアクティブマトリックス基板１５が用いられる。
製造過程の概略について説明する。ＬＣＤを製造するに
は、アクティブマトリックス基板１５を製造する必要が
ある。アクティブマトリックス基板１５としては、本発
明では特に限定されないが、例えば図１，３に示す構成
のアクティブマトリックス基板１５が用いられる。
【００２２】図１，３に示す例では、例えば石英などを
用いた駆動基板２２上に、画素を選択するためのスイッ
チ素子としてのＴＦＴ６と、このＴＦＴ６に直列に接続
された容量素子（図示せず）とからなる各画素の駆動用
セルが、マトリックス状に配列してある。図４に示す等
価回路を用いて説明すると、マトリックスの同一の行に
位置する駆動セルのＴＦＴ６のゲートが垂直走査回路３
８から出力される同一の走査線２に接続してある。ま
た、マトリックスの同一の列に位置する駆動セルのＴＦ
Ｔ６のソースが同一のデータ線４に接続してある。デー
タ線４は、水平走査回路４４によって切り換えられるホ
ールドスイッチ４０を介してビデオ信号入力端子線３２
に接続してある。ホールドスイッチ４０は、例えばＣＭ
ＯＳなどで構成され、水平走査回路４４によって制御さ
れる。各ＴＦＴ６のドレインは、並列に接続された容量
素子８および液晶層１０を介して共通電位供給線３０に
接続してある。共通電位供給線３０は、液晶層１０に印
加される電圧を交流変化させるために用いられる所定の
共通電位Ｖcom を供給する。
用いた駆動基板２２上に、画素を選択するためのスイッ
チ素子としてのＴＦＴ６と、このＴＦＴ６に直列に接続
された容量素子（図示せず）とからなる各画素の駆動用
セルが、マトリックス状に配列してある。図４に示す等
価回路を用いて説明すると、マトリックスの同一の行に
位置する駆動セルのＴＦＴ６のゲートが垂直走査回路３
８から出力される同一の走査線２に接続してある。ま
た、マトリックスの同一の列に位置する駆動セルのＴＦ
Ｔ６のソースが同一のデータ線４に接続してある。デー
タ線４は、水平走査回路４４によって切り換えられるホ
ールドスイッチ４０を介してビデオ信号入力端子線３２
に接続してある。ホールドスイッチ４０は、例えばＣＭ
ＯＳなどで構成され、水平走査回路４４によって制御さ
れる。各ＴＦＴ６のドレインは、並列に接続された容量
素子８および液晶層１０を介して共通電位供給線３０に
接続してある。共通電位供給線３０は、液晶層１０に印
加される電圧を交流変化させるために用いられる所定の
共通電位Ｖcom を供給する。
【００２３】本実施例では、垂直走査回路３８、水平走
査回路４４、ホールドスイッチ４０、走査線２、データ
線４およびＴＦＴ６は、同一のアクティブマトリックス
基板１５の表面に形成してある。
査回路４４、ホールドスイッチ４０、走査線２、データ
線４およびＴＦＴ６は、同一のアクティブマトリックス
基板１５の表面に形成してある。
【００２４】本実施例に係わる液晶表示素子の欠陥補正
方法は、上述したようなＴＦＴ型のアクティブマトリッ
クス基板１５を製造した後に、次に示す方法を用いて、
液晶表示素子の欠陥の検出を行っている。
方法は、上述したようなＴＦＴ型のアクティブマトリッ
クス基板１５を製造した後に、次に示す方法を用いて、
液晶表示素子の欠陥の検出を行っている。
【００２５】まず、図５に示すように、走査線２に対
し、検査用スイッチ回路３４を接続する。検査用スイッ
チ回路３４の一方のスイッチ端子３４ａは、検査信号書
き込み用電源３６に対して接続してある。検査信号書き
込み用電源３６から印加される電圧は、図３に示すＬＣ
Ｄ１を実際に駆動する際の電圧と同程度である。検査用
スイッチ回路３４の他方のスイッチ端子３４ｂは、電流
電圧変換（Ｉ／Ｖ）アンプ４８を介して判断手段５０に
接続してある。判断手段５０は、例えば画像処理装置で
構成され、検査用スイッチ回路３４および電流電圧変換
（Ｉ／Ｖ）アンプ４８を通じて入力してくる画像情報を
解析するようになっている。
し、検査用スイッチ回路３４を接続する。検査用スイッ
チ回路３４の一方のスイッチ端子３４ａは、検査信号書
き込み用電源３６に対して接続してある。検査信号書き
込み用電源３６から印加される電圧は、図３に示すＬＣ
Ｄ１を実際に駆動する際の電圧と同程度である。検査用
スイッチ回路３４の他方のスイッチ端子３４ｂは、電流
電圧変換（Ｉ／Ｖ）アンプ４８を介して判断手段５０に
接続してある。判断手段５０は、例えば画像処理装置で
構成され、検査用スイッチ回路３４および電流電圧変換
（Ｉ／Ｖ）アンプ４８を通じて入力してくる画像情報を
解析するようになっている。
【００２６】検査用スイッチ回路３４は、一定の周期で
端子３４ａへの接続と、端子３４ｂへの接続とに切り換
わるように構成してある。このスイッチの切り換えの周
期は、特に限定されないが、例えば、ビデオの制御信号
の一つであるフィールド信号に同期させて行うことがで
きる。フィールド信号は、図６（Ａ）に示すように、所
定の周期で繰り返されるので、検査用スイッチ回路３４
の切り換えを、同図（Ｂ），（Ｃ）に示すように、最初
の１フィールド時間で、書き込み用電圧Ｖ１の印加によ
る検査信号の書き込みを行い（図中ａパターン）、次の
フィールド時間で検査信号の読み込みを行い（図中ｂパ
ターン）、ａパターンとｂパターンとを繰り返すことに
より検査を行う。なお、図６中、（Ａ）はフォールド信
号のタイムチャートを示し、（Ｂ）はビデオ信号入力端
子線４２の電位状態を示すタイムチャートを示し、同図
（Ｃ）は検査用スイッチ回路３４のスイッチ切り換え状
態を示すタイムチャートである。
端子３４ａへの接続と、端子３４ｂへの接続とに切り換
わるように構成してある。このスイッチの切り換えの周
期は、特に限定されないが、例えば、ビデオの制御信号
の一つであるフィールド信号に同期させて行うことがで
きる。フィールド信号は、図６（Ａ）に示すように、所
定の周期で繰り返されるので、検査用スイッチ回路３４
の切り換えを、同図（Ｂ），（Ｃ）に示すように、最初
の１フィールド時間で、書き込み用電圧Ｖ１の印加によ
る検査信号の書き込みを行い（図中ａパターン）、次の
フィールド時間で検査信号の読み込みを行い（図中ｂパ
ターン）、ａパターンとｂパターンとを繰り返すことに
より検査を行う。なお、図６中、（Ａ）はフォールド信
号のタイムチャートを示し、（Ｂ）はビデオ信号入力端
子線４２の電位状態を示すタイムチャートを示し、同図
（Ｃ）は検査用スイッチ回路３４のスイッチ切り換え状
態を示すタイムチャートである。
【００２７】検査用スイッチ回路３４の切り換えは、例
えば、図５に示す駆動信号発生手段３５に基づき行われ
る。駆動信号発生手段３５は、検査装置の一部として用
いられ、垂直走査回路３８および水平走査回路４４に対
して駆動信号を供給する。この駆動信号には、図６
（Ａ）に示すフィールド信号も含まれる。
えば、図５に示す駆動信号発生手段３５に基づき行われ
る。駆動信号発生手段３５は、検査装置の一部として用
いられ、垂直走査回路３８および水平走査回路４４に対
して駆動信号を供給する。この駆動信号には、図６
（Ａ）に示すフィールド信号も含まれる。
【００２８】駆動信号発生手段３５から供給される図６
（Ａ）に示すフィールド信号に同期して、検査用スイッ
チ回路３４が、一方の端子３４ａ側に接続された場合に
は、水平走査回路４４および垂直走査回路３８も、フィ
ールド信号に同期して駆動され、マトリックス状に配置
された１フィールド分の駆動用セルを順次走査する。そ
の際に、各駆動用セルの容量素子８には、検査信号書き
込み用電源３６からの電圧Ｖ１と共通電位供給線３０か
らの電圧との差が印加され、電荷が蓄積される。例え
ば、Ｖ１が１２ボルトであり、共通電位供給線３０から
の電圧が６ボルト程度であり、その際の電圧が容量素子
８に印加される。
（Ａ）に示すフィールド信号に同期して、検査用スイッ
チ回路３４が、一方の端子３４ａ側に接続された場合に
は、水平走査回路４４および垂直走査回路３８も、フィ
ールド信号に同期して駆動され、マトリックス状に配置
された１フィールド分の駆動用セルを順次走査する。そ
の際に、各駆動用セルの容量素子８には、検査信号書き
込み用電源３６からの電圧Ｖ１と共通電位供給線３０か
らの電圧との差が印加され、電荷が蓄積される。例え
ば、Ｖ１が１２ボルトであり、共通電位供給線３０から
の電圧が６ボルト程度であり、その際の電圧が容量素子
８に印加される。
【００２９】そして、次のフィールド信号がくると、検
査用スイッチ回路３４の接続が、端子３４ｂ側に切り換
わる。それと同時に、水平走査回路４４および垂直走査
回路３８は、フィールド信号に同期して、１フィールド
分の駆動セルの走査を順次開始する。すると、ビデオ信
号入力端子線４２には、走査の順序に応じて、各駆動用
セルの容量素子８に蓄積された電荷に相当する検出信号
が流れる。
査用スイッチ回路３４の接続が、端子３４ｂ側に切り換
わる。それと同時に、水平走査回路４４および垂直走査
回路３８は、フィールド信号に同期して、１フィールド
分の駆動セルの走査を順次開始する。すると、ビデオ信
号入力端子線４２には、走査の順序に応じて、各駆動用
セルの容量素子８に蓄積された電荷に相当する検出信号
が流れる。
【００３０】各駆動用セルのＴＦＴ６および容量素子８
が正常である場合には、前回のフィールド時間において
容量素子８に蓄積された電荷は、ほぼそのままの状態を
保持し、次のフィールド時間の読み出し時に放電され
る。したがって、各駆動用セルにおける電荷の放電によ
る電流を判断手段５０により順次検知することで、各駆
動用セルのＴＦＴ６および容量素子８に異常がある場合
には、その異常があるセル回路からの放電電流は、正常
な場合に比較して、異常に低くなるなどの欠陥が観察で
きる。
が正常である場合には、前回のフィールド時間において
容量素子８に蓄積された電荷は、ほぼそのままの状態を
保持し、次のフィールド時間の読み出し時に放電され
る。したがって、各駆動用セルにおける電荷の放電によ
る電流を判断手段５０により順次検知することで、各駆
動用セルのＴＦＴ６および容量素子８に異常がある場合
には、その異常があるセル回路からの放電電流は、正常
な場合に比較して、異常に低くなるなどの欠陥が観察で
きる。
【００３１】例えば、図７に示すように、各画素に対応
するセル回路が正常である場合には、書き込み時Ｘから
読み込み時Ｙまでの１フィールド時間では、各容量素子
８の両端電位は、自然放電などにより多少減少するが、
ほとんど変化しない。そこで、判断手段５０では、各容
量素子８に蓄積された電荷のＹ点における値を読み込
み、正常であることを判別できる。ところが、例えばセ
ル回路のＴＦＴ６などに異常があり、リーク電流が大き
すぎる場合には、１フィールド時間の間に図中点線Ｚの
ような軌跡を辿り、読み取り時には、Ｙ点に比べて極め
て低いＹ１点の電位を読み込むことになる。また、容量
素子８の端子接続が不完全の場合（キャパシタがオープ
ン）などには、図中点線Ｖのような軌跡を辿り、容量素
子８への電荷の蓄積ができない。このとき、例えば、Ｙ
点の電位とＹ１点の電位との差分が例えばＹ点の電位に
対して１／２以上のときに、対応する画素を欠陥画素と
して特定し、かかる欠陥画素のアドレスをメモリに記憶
する。
するセル回路が正常である場合には、書き込み時Ｘから
読み込み時Ｙまでの１フィールド時間では、各容量素子
８の両端電位は、自然放電などにより多少減少するが、
ほとんど変化しない。そこで、判断手段５０では、各容
量素子８に蓄積された電荷のＹ点における値を読み込
み、正常であることを判別できる。ところが、例えばセ
ル回路のＴＦＴ６などに異常があり、リーク電流が大き
すぎる場合には、１フィールド時間の間に図中点線Ｚの
ような軌跡を辿り、読み取り時には、Ｙ点に比べて極め
て低いＹ１点の電位を読み込むことになる。また、容量
素子８の端子接続が不完全の場合（キャパシタがオープ
ン）などには、図中点線Ｖのような軌跡を辿り、容量素
子８への電荷の蓄積ができない。このとき、例えば、Ｙ
点の電位とＹ１点の電位との差分が例えばＹ点の電位に
対して１／２以上のときに、対応する画素を欠陥画素と
して特定し、かかる欠陥画素のアドレスをメモリに記憶
する。
【００３２】図３に示すＬＣＤ１では、液晶表示表面の
明るさは、この１フィールド分の容量素子８における電
位の変化に影響を受ける。したがって、本実施例のよう
な方法を用いて、液晶注入前のアクティブマトリックス
基板の検査を行えば、液晶注入後に画素欠陥となる異常
を、比較的精度良く検出できる。すなわち、本実施例の
方法を用いて検査を行えば、実駆動時の表示の欠陥レベ
ルとの相関がある結果を得ることができる。
明るさは、この１フィールド分の容量素子８における電
位の変化に影響を受ける。したがって、本実施例のよう
な方法を用いて、液晶注入前のアクティブマトリックス
基板の検査を行えば、液晶注入後に画素欠陥となる異常
を、比較的精度良く検出できる。すなわち、本実施例の
方法を用いて検査を行えば、実駆動時の表示の欠陥レベ
ルとの相関がある結果を得ることができる。
【００３３】本実施例では、上述した欠陥画素の検出に
おいて、図３に示すカラーフィルタ層３０とＴＦＴ６と
の位置合わせマークを用いることで位置決めが行われ
る。
おいて、図３に示すカラーフィルタ層３０とＴＦＴ６と
の位置合わせマークを用いることで位置決めが行われ
る。
【００３４】本実施例では、上述したように液晶注入前
のアクティブマトリックス基板の検査を行い、欠陥画素
を特定し、そのアドレスを記憶した後、この記憶した欠
陥画素のアドレスを読み取って欠陥画素を以下のように
して修正する。すなわち、本実施例では、液晶注入前
に、図１に示すように、欠陥画素のＩＴＯ膜６８の上
に、欠陥画素の輝度と周囲の正常な液晶表示画素の輝度
との差分を抑制するように、１画素の数分の１〜数十分
の１の面積割合のパターンで光非透過性あるいは光半透
過性の黒色カラーレジスト６９を堆積させることで、欠
陥画素の透過率（光学的開口率）を減少させ、周辺の正
常画素の透過率に近づけている。
のアクティブマトリックス基板の検査を行い、欠陥画素
を特定し、そのアドレスを記憶した後、この記憶した欠
陥画素のアドレスを読み取って欠陥画素を以下のように
して修正する。すなわち、本実施例では、液晶注入前
に、図１に示すように、欠陥画素のＩＴＯ膜６８の上
に、欠陥画素の輝度と周囲の正常な液晶表示画素の輝度
との差分を抑制するように、１画素の数分の１〜数十分
の１の面積割合のパターンで光非透過性あるいは光半透
過性の黒色カラーレジスト６９を堆積させることで、欠
陥画素の透過率（光学的開口率）を減少させ、周辺の正
常画素の透過率に近づけている。
【００３５】黒色カラーレジスト６９の堆積は、平坦化
膜６７の上に所定のレジストを塗布した後に、所定のパ
ターンで露光を行い、露光部分にレジストを残存させて
行う。
膜６７の上に所定のレジストを塗布した後に、所定のパ
ターンで露光を行い、露光部分にレジストを残存させて
行う。
【００３６】図１は、図３に示したアクティブマトリッ
クス基板１５の断面構造をさらに詳細化して示してい
る。図１に示すように、駆動基板２２上にはチャネル層
６０が形成してあり、チャネル層６０の上にはゲート絶
縁膜６３およびゲート電極６４が順に形成してある。ま
た、チャネル層６０の両側にはソース層６１およびドレ
イン層６２が形成してある。チャネル層６０、ソース層
６１、ドレイン層６２、ゲート絶縁膜６３およびゲート
電極６４によってＴＦＴ６を構成している。石英基板２
２、ソース層６１、ドレイン層６２およびゲート電極６
４の上にはＰＳＧ膜６５が形成してあり、ＰＳＧ膜６５
にはソース層６１に通じるコンタクトホール６５ａが形
成してある。ＰＳＧ膜６５上およびコンタクトホール６
５ａを介してソース層６１上にはアルミニウム製の電極
６６が形成してある。ＰＳＧ膜６５上およびドレイン層
６２上には、非導電性の平坦化膜６７が形成してあり、
平坦化膜６７にはドレイン層６２に通じるコンタクトホ
ール６７ａが形成してある。平坦化膜６７上およびコン
タクトホール６７ａを介してドレイン層６２上にはＩＴ
Ｏ膜６８が形成してある。このとき、各ＩＴＯ膜６８が
１画素に相当する画素電極３６となる（図３参照）。
クス基板１５の断面構造をさらに詳細化して示してい
る。図１に示すように、駆動基板２２上にはチャネル層
６０が形成してあり、チャネル層６０の上にはゲート絶
縁膜６３およびゲート電極６４が順に形成してある。ま
た、チャネル層６０の両側にはソース層６１およびドレ
イン層６２が形成してある。チャネル層６０、ソース層
６１、ドレイン層６２、ゲート絶縁膜６３およびゲート
電極６４によってＴＦＴ６を構成している。石英基板２
２、ソース層６１、ドレイン層６２およびゲート電極６
４の上にはＰＳＧ膜６５が形成してあり、ＰＳＧ膜６５
にはソース層６１に通じるコンタクトホール６５ａが形
成してある。ＰＳＧ膜６５上およびコンタクトホール６
５ａを介してソース層６１上にはアルミニウム製の電極
６６が形成してある。ＰＳＧ膜６５上およびドレイン層
６２上には、非導電性の平坦化膜６７が形成してあり、
平坦化膜６７にはドレイン層６２に通じるコンタクトホ
ール６７ａが形成してある。平坦化膜６７上およびコン
タクトホール６７ａを介してドレイン層６２上にはＩＴ
Ｏ膜６８が形成してある。このとき、各ＩＴＯ膜６８が
１画素に相当する画素電極３６となる（図３参照）。
【００３７】図２に示すように、本実施例では、黒色カ
ラーレジスト６９は、欠陥画素の平面側において、周辺
ブラックマスク領域７０の内側に位置する開口領域７１
の全体に形成されるのではなく、開口領域７１のうちド
メインの生じやすい例えば周辺部分にのみ形成される。
ラーレジスト６９は、欠陥画素の平面側において、周辺
ブラックマスク領域７０の内側に位置する開口領域７１
の全体に形成されるのではなく、開口領域７１のうちド
メインの生じやすい例えば周辺部分にのみ形成される。
【００３８】ドメインは、液晶の配向が画素に印加され
る電圧に応じて変化しない場合に発生し、周辺画素に印
加される電圧の影響を受けやすい開口領域７１の周辺部
分に生じる傾向がある。従って、本実施例のように、開
口領域７１の周辺部分に黒色カラーレジスト６９を形成
して当該周辺部分を常に光非透過状態にすることで、当
該画素の輝度がドメインに発生によって影響を受けるこ
とを抑制できる。開口領域７１に形成される黒色カラー
レジスト６９の平面側の面積は、欠陥画素の透過率に応
じて、その欠陥画素の透過率を周囲の正常画素の透過率
に近づけるように決定される。
る電圧に応じて変化しない場合に発生し、周辺画素に印
加される電圧の影響を受けやすい開口領域７１の周辺部
分に生じる傾向がある。従って、本実施例のように、開
口領域７１の周辺部分に黒色カラーレジスト６９を形成
して当該周辺部分を常に光非透過状態にすることで、当
該画素の輝度がドメインに発生によって影響を受けるこ
とを抑制できる。開口領域７１に形成される黒色カラー
レジスト６９の平面側の面積は、欠陥画素の透過率に応
じて、その欠陥画素の透過率を周囲の正常画素の透過率
に近づけるように決定される。
【００３９】図８は本実施例の液晶表示素子の欠陥補正
方法およびその装置によって補正を行った欠陥画素のＩ
ＴＯ電圧と透過率との関係を説明するための図である。
図８において、８０は正常画素の透過率特性を示し、８
１は異常画素の透過率特性を示し、８２は補正後の異常
画素の透過率特性を示す。本実施例では、図８に示すよ
うに、異常画素の透過率と正常画素の透過率との差分８
３だけ異常画素の透過率を低くするように、開口領域７
１の周辺部分に黒色カラーレジスト６９を形成すること
で、補正後の異常画素の透過率を正常画素の透過率に実
質的に等しくすることができる。すなわち、補正後の異
常画素の透過率は、通常動作時においては用いられない
領域１においては正常画素の透過率に比べて透過率８３
だけ低くなるが、通常動作時において用いられる領域２
は正常画素とほぼ等しくなる。
方法およびその装置によって補正を行った欠陥画素のＩ
ＴＯ電圧と透過率との関係を説明するための図である。
図８において、８０は正常画素の透過率特性を示し、８
１は異常画素の透過率特性を示し、８２は補正後の異常
画素の透過率特性を示す。本実施例では、図８に示すよ
うに、異常画素の透過率と正常画素の透過率との差分８
３だけ異常画素の透過率を低くするように、開口領域７
１の周辺部分に黒色カラーレジスト６９を形成すること
で、補正後の異常画素の透過率を正常画素の透過率に実
質的に等しくすることができる。すなわち、補正後の異
常画素の透過率は、通常動作時においては用いられない
領域１においては正常画素の透過率に比べて透過率８３
だけ低くなるが、通常動作時において用いられる領域２
は正常画素とほぼ等しくなる。
【００４０】本実施例では、上述した欠陥画素の補正に
おいて、図３に示すカラーフィルタ層３０とＴＦＴ６と
の位置合わせマークを用いることで位置決めが行われ
る。
おいて、図３に示すカラーフィルタ層３０とＴＦＴ６と
の位置合わせマークを用いることで位置決めが行われ
る。
【００４１】上述したように本実施例の液晶表示素子の
欠陥補正方法およびその装置によれば、液晶表示素子の
輝度欠陥を周辺の画素の透過率と等しい透過率に補正で
きる。また、本実施例の液晶表示素子の欠陥補正方法お
よびその装置によれば、液晶注入前のＴＦＴウェハー状
態で欠陥画素の補正ができるため、かかる補正が液晶注
入後の工程には影響を与えることはなく、液晶注入後の
検査合格率を高めることができる。さらに、本実施例の
液晶表示素子の欠陥補正方法およびその装置によれば、
図２に示す開口領域７１のうちドメインの生じやすい部
分に黒色カラーレジスト６９を形成することで、ドメイ
ンに起因する輝点を効果的に補正することができる。
欠陥補正方法およびその装置によれば、液晶表示素子の
輝度欠陥を周辺の画素の透過率と等しい透過率に補正で
きる。また、本実施例の液晶表示素子の欠陥補正方法お
よびその装置によれば、液晶注入前のＴＦＴウェハー状
態で欠陥画素の補正ができるため、かかる補正が液晶注
入後の工程には影響を与えることはなく、液晶注入後の
検査合格率を高めることができる。さらに、本実施例の
液晶表示素子の欠陥補正方法およびその装置によれば、
図２に示す開口領域７１のうちドメインの生じやすい部
分に黒色カラーレジスト６９を形成することで、ドメイ
ンに起因する輝点を効果的に補正することができる。
【００４２】本発明の液晶表示素子の欠陥補正方法およ
びその装置は、上述した実施例には限定されない。例え
ば、上述した実施例では、欠陥画素の検出および補正を
液晶注入前に行う場合について例示したが、欠陥画素の
検出および補正を液晶注入後に行い、液晶パネルの表面
および裏面の少なくとも一方に、光非透過性あるいは光
半透過性の黒色カラーレジストを所定のパターンで堆積
して欠陥画素の補正を行うようにしてもよい。この場合
にも、黒色カラーレジストを、同一の駆動電圧を印加し
た場合に、欠陥画素の輝度と周囲の液晶表示画素の輝度
との差分を抑制するように、図２に示す開口領域７１の
周辺部分に部分的に形成する。
びその装置は、上述した実施例には限定されない。例え
ば、上述した実施例では、欠陥画素の検出および補正を
液晶注入前に行う場合について例示したが、欠陥画素の
検出および補正を液晶注入後に行い、液晶パネルの表面
および裏面の少なくとも一方に、光非透過性あるいは光
半透過性の黒色カラーレジストを所定のパターンで堆積
して欠陥画素の補正を行うようにしてもよい。この場合
にも、黒色カラーレジストを、同一の駆動電圧を印加し
た場合に、欠陥画素の輝度と周囲の液晶表示画素の輝度
との差分を抑制するように、図２に示す開口領域７１の
周辺部分に部分的に形成する。
【００４３】
【発明の効果】以上説明してきたように、本発明の液晶
表示素子の欠陥補正方法およびその装置によれば、液晶
表示素子の輝度欠陥を周辺の画素の透過率と等しい透過
率に補正できる。また、本発明の液晶表示素子の欠陥補
正方法およびその装置によれば、液晶注入前のＴＦＴウ
ェハー状態で欠陥画素の検出および補正を行えば、欠陥
画素の補正が液晶注入後の工程に影響を与えることはな
く、液晶注入後の検査合格率を高めることができる。ま
た、本発明の液晶表示素子の欠陥補正方法およびその装
置によれば、液晶パネルの開口領域のうちドメインの生
じやすい部分に光非透過性あるいは光半透過性のレジス
トを形成することで、ドメインに起因する輝点を効果的
に補正することができる。
表示素子の欠陥補正方法およびその装置によれば、液晶
表示素子の輝度欠陥を周辺の画素の透過率と等しい透過
率に補正できる。また、本発明の液晶表示素子の欠陥補
正方法およびその装置によれば、液晶注入前のＴＦＴウ
ェハー状態で欠陥画素の検出および補正を行えば、欠陥
画素の補正が液晶注入後の工程に影響を与えることはな
く、液晶注入後の検査合格率を高めることができる。ま
た、本発明の液晶表示素子の欠陥補正方法およびその装
置によれば、液晶パネルの開口領域のうちドメインの生
じやすい部分に光非透過性あるいは光半透過性のレジス
トを形成することで、ドメインに起因する輝点を効果的
に補正することができる。
【図１】本発明の実施例に係わる液晶表示素子の欠陥補
正方法およびその装置を説明するためのＬＣＤのＴＦＴ
（薄膜トランジスタ）周辺における部分断面図である。
正方法およびその装置を説明するためのＬＣＤのＴＦＴ
（薄膜トランジスタ）周辺における部分断面図である。
【図２】本発明の実施例の液晶表示素子の欠陥補正方法
およびその装置における修正用黒色カラーレジストを形
成する位置を説明するための図である。
およびその装置における修正用黒色カラーレジストを形
成する位置を説明するための図である。
【図３】本発明の実施例において修正の対象となるＬＣ
Ｄ全体の概略構成図である。
Ｄ全体の概略構成図である。
【図４】本発明の実施例において修正の対象となるＬＣ
Ｄの等価回路図である。
Ｄの等価回路図である。
【図５】本発明の実施例において欠陥画素を特定する検
査装置の透過回路図である。
査装置の透過回路図である。
【図６】図５に示す検査装置においてアクティブマトリ
ックス回路に印加される検査用駆動信号のタイムチャー
ト図である。
ックス回路に印加される検査用駆動信号のタイムチャー
ト図である。
【図７】図５に示す判定手段による判定手法を示すグラ
フである。
フである。
【図８】本発明の実施例において補正された欠陥画素の
ＩＴＯ電圧と透過率との関係を示すグラフである。
ＩＴＯ電圧と透過率との関係を示すグラフである。
【図９】ＬＣＤ各画素毎の等価回路図である。
１…ＬＣＤ ６…ＴＦＴ ８…容量素子 １０…液晶層 ２２…アクティブマトリックス基板 ３０…共通電位供給線 ３６…画素電極 ４２…ビデオ信号入力端子線 ６５…ＰＳＧ膜 ６７…平坦化膜 ６８…ＩＴＯ膜 ６９…黒色カラーレジスト
Claims (16)
- 【請求項１】表示部を構成する液晶表示画素のうち、同
一の駆動電圧を印加した場合に、その輝度が周囲の液晶
表示画素の輝度に比べて所定の比率だけ高い液晶表示画
素を欠陥画素として検出し、 前記欠陥画素の輝度と前記周囲の正常な液晶表示画素の
輝度との差分を抑制するように、光非透過性あるいは光
半透過性のレジストを１画素の数分の１〜数十分の１の
面積割合のパターンで堆積して前記欠陥画素の補正を行
う液晶表示素子の欠陥補正方法。 - 【請求項２】前記欠陥画素の検出および前記欠陥画素の
補正は、液晶注入前に行い、 前記欠陥画素の補正は、前記検出された欠陥画素を選択
するスイッチ素子に堆積された非導電性の平坦化膜上
に、光非透過性あるいは光半透過性のレジストを所定の
パターンで堆積して行う請求項１に記載の液晶表示素子
の欠陥補正方法。 - 【請求項３】前記欠陥画素の検出および前記欠陥画素の
補正は、液晶注入後に行い、 前記欠陥画素の補正は、液晶パネルの表面および裏面の
少なくとも一方に、光非透過性あるいは光半透過性のレ
ジストを所定のパターンで堆積して行う請求項１に記載
の液晶表示素子の欠陥補正方法。 - 【請求項４】前記表示部は、画素を選択するスイッチ素
子と、このスイッチ素子に直列に接続された容量素子と
から成る各画素毎の駆動用セルが、マトリックス状に配
列してあるアクティブマトリックス方式の表示部であ
り、 前記欠陥画素の検出は、前記容量素子に一定の電荷を蓄
積させた後、各容量素子に蓄積された電荷を検出するこ
とによって行う請求項１〜３のいずれかに記載の液晶表
示素子の欠陥補正方法。 - 【請求項５】前記欠陥画素の補正における前記レジスト
の堆積は、前記平坦化膜の上にレジストを塗布した後
に、所定のパターンで露光を行い、露光部分にレジスト
を残存させて行う請求項１〜４のいずれかに記載の液晶
表示素子の欠陥補正方法。 - 【請求項６】前記欠陥画素の検出および前記欠陥画素の
補正の少なくとも一方において、前記スイッチ素子と前
記液晶表示画素のカラーフィルタとに形成された重ね合
わせマークを用いて、位置決めを行う請求項１〜５のい
ずれかに記載の液晶表示素子の欠陥補正方法。 - 【請求項７】前記欠陥画素の開口領域のうちドメインの
生じやすい周辺部分を覆うようなパターンで前記レジス
トを堆積する請求項１〜６のいずれかに記載の液晶表示
素子の欠陥補正方法。 - 【請求項８】表示部を構成する液晶表示画素のうち、同
一の駆動電圧を印加した場合に、その輝度が周囲の液晶
表示画素の輝度に比べて所定の比率だけ高い液晶表示画
素を欠陥画素として検出する検出手段と、 前記欠陥画素の輝度と前記周囲の正常な液晶表示画素の
輝度との差分を抑制するように、光非透過性あるいは光
半透過性のレジストを１画素の数分の１〜数十分の１の
面積割合のパターンで堆積して前記欠陥画素の補正を行
う補正手段とを有する液晶表示素子の欠陥補正装置 - 【請求項９】前記検出手段の前記欠陥画素の検出および
前記補正手段の前記欠陥画素の補正は、液晶注入前に行
われ、 前記補正手段は、前記検出された欠陥画素を選択するス
イッチ素子に堆積された非導電性の平坦化膜上に、光非
透過性あるいは光半透過性のレジストを所定のパターン
で堆積して前記欠陥画素の補正を行う請求項８に記載の
液晶表示素子の欠陥補正装置。 - 【請求項１０】前記検出手段の前記欠陥画素の検出およ
び前記補正手段の前記欠陥画素の補正は、液晶注入後に
行われ、 前記補正手段は、液晶パネルの表面および裏面の少なく
とも一方に、光非透過性あるいは光半透過性のレジスト
を所定のパターンで堆積して前記欠陥画素の補正を行う
請求項８または９に記載の液晶表示素子の欠陥補正装
置。 - 【請求項１１】前記表示部は、画素を選択するスイッチ
素子と、このスイッチ素子に直列に接続された容量素子
とから成る各画素毎の駆動用セルが、マトリックス状に
配列してあるアクティブマトリックス方式の表示部であ
り、 前記検出手段は、前記容量素子に一定の電荷を蓄積させ
た後、各容量素子に蓄積された電荷を検出することによ
って前記欠陥画素の検出を行う請求項８〜１０のいずれ
かに記載の液晶表示素子の欠陥補正装置。 - 【請求項１２】前記欠陥画素の補正における前記レジス
トの堆積は、前記平坦化膜の上にレジストを塗布した後
に、所定のパターンで露光を行い、露光部分にレジスト
を残存させて行う請求項８〜１１のいずれかに記載の液
晶表示素子の欠陥補正装置。 - 【請求項１３】前記欠陥画素の検出および前記欠陥画素
の補正の少なくとも一方において、前記スイッチ素子と
前記液晶表示画素のカラーフィルタとに形成された重ね
合わせマークを用いて、位置決めを行う請求項８〜１２
のいずれかに記載の液晶表示素子の欠陥補正装置。 - 【請求項１４】前記補正手段は、前記欠陥画素の開口領
域のうちドメインの生じやすい周辺部分を覆うようなパ
ターンで前記レジストを堆積する請求項８〜１３のいず
れかに記載の液晶表示素子の欠陥補正装置。 - 【請求項１５】表示部を構成する液晶表示画素のうち、
同一の駆動電圧を印加した場合に、その輝度が周囲の液
晶表示画素の輝度に比べて所定の比率だけ高い液晶表示
画素を欠陥画素として検出し、前記欠陥画素の輝度と前
記周囲の正常な液晶表示画素の輝度との差分を抑制する
ように、光非透過性あるいは光半透過性のレジストを１
画素の数分の１〜数十分の１の面積割合のパターンで堆
積したことを特徴とする液晶表示素子。 - 【請求項１６】表示部を構成する液晶表示画素のうち、
同一の駆動電圧を印加した場合に、その輝度が周囲の液
晶表示画素の輝度に比べて所定の比率だけ高い液晶表示
画素を欠陥画素として検出する工程と、 前記欠陥画素の輝度と前記周囲の正常な液晶表示画素の
輝度との差分を抑制するように、光非透過性あるいは光
半透過性のレジストを１画素の数分の１〜数十分の１の
面積割合のパターンで堆積する工程とを含むことを特徴
とする液晶表示素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25666194A JP3239644B2 (ja) | 1994-10-21 | 1994-10-21 | 液晶表示素子の欠陥補正方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25666194A JP3239644B2 (ja) | 1994-10-21 | 1994-10-21 | 液晶表示素子の欠陥補正方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08122727A JPH08122727A (ja) | 1996-05-17 |
| JP3239644B2 true JP3239644B2 (ja) | 2001-12-17 |
Family
ID=17295720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25666194A Expired - Fee Related JP3239644B2 (ja) | 1994-10-21 | 1994-10-21 | 液晶表示素子の欠陥補正方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239644B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080528A (en) * | 1998-07-31 | 2000-06-27 | International Business Machines Corporation | Camouflage of imaged post spacers and compensation of pixels that depart from nominal operating conditions by luminance diffusion by mechanical means |
| KR100487429B1 (ko) * | 2001-11-15 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 결함수리방법 및 액정표시소자 |
| JP4784372B2 (ja) * | 2006-04-11 | 2011-10-05 | ソニー株式会社 | 配線基板の製造方法、ディスプレイ装置の製造方法、及び配線基板の製造装置 |
-
1994
- 1994-10-21 JP JP25666194A patent/JP3239644B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08122727A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3213472B2 (ja) | アクティブマトリクス基板又はアクティブマトリクス液晶パネルの欠陥検出検査方法、欠陥検出検査装置 | |
| US5377030A (en) | Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor | |
| KR100491560B1 (ko) | 액정표시소자의 검사방법 및 장치 | |
| KR100391929B1 (ko) | 액티브 매트릭스형 액정표시장치 및 그 구동방법 및제조방법 | |
| EP0599623B1 (en) | Inspecting method and apparatus for an active matrix substrate | |
| JPH0643490A (ja) | アクティブマトリックス基板の製造方法および検査方法と液晶表示装置の製造方法 | |
| US7091966B2 (en) | Electro-optical device, drive device and drive method for electro-optical device, and electronic apparatus | |
| JP3239644B2 (ja) | 液晶表示素子の欠陥補正方法およびその装置 | |
| CN115167021A (zh) | 显示面板的检测方法及检测装置 | |
| JP2001305500A (ja) | 液晶パネルのリペア方法 | |
| KR100877537B1 (ko) | 액정패널의 불량화소 리페어 방법 | |
| JP3010568B2 (ja) | 液晶画像表示装置の検査機、検査方法、及び製造方法 | |
| CN111445823A (zh) | 一种液晶显示面板及其烧付不良的补正方法 | |
| KR100318021B1 (ko) | 액티브매트릭스어레이기판의 검사방법 및 검사장치 | |
| JP4292770B2 (ja) | リーク検査装置及びリーク検査方法 | |
| JP3479170B2 (ja) | 液晶駆動基板の検査方法 | |
| KR101192072B1 (ko) | 액정표시장치 | |
| JPH1114556A (ja) | Ｔｆｔ液晶パネルの検査方法及びその装置 | |
| JPH09203687A (ja) | 液晶表示装置の検査装置 | |
| JPH0822025A (ja) | 液晶表示装置、液晶表示装置の修正方法および修正装置 | |
| JP2001296560A (ja) | アクティブマトリクス基板又はアクティブマトリクス液晶パネルの欠陥検出方法及び欠陥検出装置 | |
| JPH07122720B2 (ja) | アクティブマトリクス型表示装置 | |
| JP3182024B2 (ja) | 液晶画像表示装置の検査方法 | |
| JPH07333588A (ja) | 液晶パネルとその製造方法 | |
| JPH01277820A (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081012 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |