JP3238390B2 - Buffer storage device - Google Patents
Buffer storage deviceInfo
- Publication number
- JP3238390B2 JP3238390B2 JP06810790A JP6810790A JP3238390B2 JP 3238390 B2 JP3238390 B2 JP 3238390B2 JP 06810790 A JP06810790 A JP 06810790A JP 6810790 A JP6810790 A JP 6810790A JP 3238390 B2 JP3238390 B2 JP 3238390B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- data
- store
- move
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ムーブインバッファおよびストアバッファ等を有する
バッファ記憶装置に関し、 ムーブイン中のアドレスと同じアドレスを持つ部分書
き込みの要求が競合した場合に、すべてのムーブイン動
作が終了するまで待つことなく、必要とするムーブイン
データのバリッドビッドが有効ならばそれを使用してデ
ータのマージを行い、かつストアデータをバッファに優
先的に格納できるようにすることを目的とし、 ストアデータを格納するストアバッファと、ムーブイ
ンデータを格納するムーブインバッファと、ストアデー
タおよびムーブインデータをマージするマージ回路と、
このマージ回路の出力データを格納するバッファとを有
するバッファ記憶装置において、前記マージ回路の出力
データを前記ストアバッファに伝送するための第１の伝
送路と、前記マージ回路の出力データを前記バッファに
伝送するための第２の伝送路と、前記マージ回路の出力
データと前記ストアバッファの出力データとを選択して
主記憶装置へ出力するための選択器と、前記マージ回路
の出力データを前記選択器に伝送するための第３の伝送
路と、前記バッファのアクセス単位内にある一部分に対
するストア動作と前記バッファへのムーブイン動作との
アドレスが競合する場合に、ムーブインデータのバリッ
ドビットが有効な時には、前記ムーブインバッファのデ
ータと前記ストアバッファのストア命令のデータとをス
トアフラッグに従って前記マージ回路でマージし、前記
マージ回路からのストアデータを、前記第２の伝送路を
介して前記バッファに伝送して格納するとともに、マー
ジする前のストア命令のデータが主記憶装置側へ伝送で
きる状態にある場合には、前記第３の伝送路から前記選
択器を介して主記憶装置側に送り、マージする前のスト
ア命令のデータが主記憶装置側へ伝送できる状態にない
場合には、前記第１の伝送路を介して前記ストアバッフ
ァに伝送して再登録する制御回路とを設けた構成とした
ものである。DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding a buffer storage device having a move-in buffer, a store buffer, and the like, when a partial write request having the same address as an address during a move-in conflicts, all move-in operations are completed. If the valid move bid of the required move-in data is valid, the data is merged using the valid bid and the store data can be preferentially stored in the buffer. A store buffer for storing data, a move-in buffer for storing move-in data, a merge circuit for merging the store data and the move-in data,
In a buffer storage device having a buffer for storing output data of the merge circuit, a first transmission path for transmitting output data of the merge circuit to the store buffer, and output data of the merge circuit to the buffer. A second transmission path for transmission, a selector for selecting output data of the merge circuit and output data of the store buffer and outputting the output data to the main storage device, and selecting the output data of the merge circuit; The valid bit of the move-in data is valid when there is a conflict between the address of the third transmission path for transmission to the device and the address of the store operation for a portion within the access unit of the buffer and the address of the move-in operation to the buffer. Sometimes, the data of the move-in buffer and the data of the store instruction of the store buffer are stored in accordance with a store flag. And the store data from the merge circuit is transmitted to and stored in the buffer via the second transmission path, and the data of the store instruction before the merge is transferred to the main storage device. In a case where the data can be transmitted, the data is transmitted from the third transmission path to the main memory via the selector, and the data of the store instruction before merging is not in a state where it can be transmitted to the main memory. And a control circuit for transmitting the data to the store buffer via the first transmission path and re-registering the data.
本発明は、ムーブインバッファおよびストアバッファ
等を有するバッファ記憶装置に関する。The present invention relates to a buffer storage device having a move-in buffer, a store buffer, and the like.
従来のバッファ記憶装置は、第２図に示す。ここに、
１はストレージアクセスレジスタで、格納すべきデータ
のアドレスを格納する。２はストアバッファ（レジス
タ）で、処理動作に伴なう命令演算処理部（図示せず）
を開放するためのストアデータを格納する。３はムーブ
インバッファ（レジスタ）で、バッファ内への情報登録
を高速に行うためのムーブインデータを格納する。４は
マージ回路で、ストアバッファ２のアドレスとバッファ
５のデータとをマージする回路である。５はバッファ
（緩衝記憶装置）である。６はアドレス比較回路で、バ
ッファアクセスアドレスとバッファ内のアドレス部との
比較回路である。７は制御回路で、マージ回路４や（デ
ータバス）選択器10を制御する。８はアドレス比較回路
で、ストレージアクセスレジスタとバッファアクセスア
ドレスとの比較をする。10は（データバス）選択器で、
マージ回路４の出力バスとムーブインバッファ３の出力
バスとのバス選択をする。FIG. 2 shows a conventional buffer storage device. here,
Reference numeral 1 denotes a storage access register that stores an address of data to be stored. Reference numeral 2 denotes a store buffer (register), which is an instruction operation processing unit (not shown) that accompanies a processing operation.
Stores store data for releasing. Reference numeral 3 denotes a move-in buffer (register) for storing move-in data for performing high-speed information registration in the buffer. Reference numeral 4 denotes a merge circuit for merging the address of the store buffer 2 and the data of the buffer 5. 5 is a buffer (buffer storage device). Reference numeral 6 denotes an address comparison circuit which compares a buffer access address with an address portion in the buffer. A control circuit 7 controls the merge circuit 4 and the (data bus) selector 10. An address comparison circuit 8 compares a storage access register with a buffer access address. 10 is a (data bus) selector,
The bus selection between the output bus of the merge circuit 4 and the output bus of the move-in buffer 3 is performed.
このバッファ記憶装置に、命令演算処理装置からムー
ブイン中のアドレスと同じアドレスを持つ部分書き込み
の要求がきた場合には、ムーブイン動作優先（命令追い
越し禁止）のために、ストアバッファ２内で待たされ
る。そして、すべてのムーブイン動作が終了した後に、
バッファ５のデータとストアバッファ２のデータとをマ
ージ回路４によりマージし、その後にバッファ５へ登録
する。一方、主記憶装置（図示せず）へのストアデータ
はマージされないままの状態で主記憶装置側へ送られる
ので、主記憶装置側ではこの部分書き込みのデータをフ
ルストアにするために、その主記憶装置からデータを読
み出した後にマージし、フルストアに変えてから登録す
る。When a request for partial writing having the same address as the address during the move-in is received from the instruction processing unit to the buffer storage device, the buffer is waited in the store buffer 2 for the priority of the move-in operation (instruction overtaking is prohibited). And, after all the move-in operations are completed,
The data in the buffer 5 and the data in the store buffer 2 are merged by the merge circuit 4 and then registered in the buffer 5. On the other hand, since the data stored in the main storage device (not shown) is sent to the main storage device without being merged, the main storage device uses the main storage device to store the partially written data in a full store. After the data is read from the storage device, it is merged, changed to a full store, and registered.
上記従来のバッファ記憶装置では、ムーブイン中の部
分書き込みの要求がきても、ブームイン動作が終了する
まで要求事項の処理が待たされ、その要求が二度読みさ
れる必要があり、時間がかかるという問題点があった。In the above-described conventional buffer storage device, even if a request for partial writing during a move-in is received, processing of the required items is waited until the boom-in operation is completed, and the request needs to be read twice, which takes time. There was a problem.
本発明は、上記問題点に鑑みて成されたものであり、
その解決を目的として設定される技術的課題は、ムーブ
イン中のアドレスと同じアドレスを持つ部分書き込みの
要求が競合した場合に、すべてのブームイン動作が終了
するまで待つことなく、必要とするムーブインデータの
バリッドビットが有効ならばそれを使用してデータのマ
ージを行い、かつストアデータをバッファに優先的に格
納し、また主記憶装置へ送るストアデータを先のマージ
回路でマージしたフルストアデータとして伝送すること
ができるようにした、バッファ記憶装置を提供すること
にある。The present invention has been made in view of the above problems,
The technical problem set to solve the problem is that when a partial write request having the same address as the address being moved in conflicts, the required move-in operation can be performed without waiting until all boom-in operations are completed. If the valid bit of the data is valid, it is used to merge the data, store the store data preferentially in the buffer, and store the store data to be sent to the main storage device by the previous merge circuit. It is another object of the present invention to provide a buffer storage device which can be transmitted as a buffer.
本発明は、上記課題を解決するための具体的な手段と
して、バッファ記憶装置を構成するにあたり、第１図の
実施例図に示すように、ストアデータを格納するストア
バッファ２と、ムーブインデータを格納するムーブイン
バッファ３と、ストアデータおよびムーブインデータを
マージするマージ回路４と、このマージ回路の出力デー
タを格納するバッファ５とを有するバッファ記憶装置に
おいて、前記マージ回路４の出力データを前記ストアバ
ッファ２に伝送するための第１の伝送路（バイパス5a）
と、前記マージ回路４の出力データを前記バッファ５に
伝送するための第２の伝送路（バス5b）と、前記マージ
回路４の出力データと前記ストアバッファ２の出力デー
タとを選択して主記憶装置へ出力するための選択器９
と、前記マージ回路４の出力データを前記選択器９に伝
送するための第３の伝送路（バイパス5c）と、前記バッ
ファ５のアクセス単位内にある一部分に対するストア動
作と前記バッファ５へのムーブイン動作とのアドレスが
競合する場合に、ムーブインデータのバリッドビットが
有効な時には、前記ムーブインバッファ３のデータと前
記ストアバッファ２のストア命令のデータとをストアフ
ラッグに従って前記マージ回路４でマージし、前記マー
ジ回路４からのストアデータを、前記第２の伝送路を介
して前記バッファ５に伝送して格納するとともに、マー
ジする前のストア命令のデータが主記憶装置側へ伝送で
きる状態にある場合には、前記第３の伝送路から前記選
択器９を介して主記憶装置側に送り、マージする前のス
トア命令のデータが主記憶装置側へ伝送できる状態にな
い場合には、前記第１の伝送路を介して前記ストアバッ
ファ２に伝送して再登録する制御回路７とを設けたこと
を特徴とするものである。According to the present invention, as a specific means for solving the above-mentioned problems, in configuring a buffer storage device, as shown in an embodiment of FIG. 1, a store buffer 2 for storing store data, a move-in data , A merge circuit 4 for merging store data and move-in data, and a buffer 5 for storing output data of the merge circuit. First transmission path for transmission to the store buffer 2 (bypass 5a)
A second transmission path (bus 5b) for transmitting the output data of the merge circuit 4 to the buffer 5; and selecting the main data by selecting the output data of the merge circuit 4 and the output data of the store buffer 2. Selector 9 for outputting to storage device
A third transmission path (bypass 5c) for transmitting output data of the merge circuit 4 to the selector 9, a store operation for a part of the buffer 5 in an access unit, and a move-in operation to the buffer 5. When the valid address of the move-in data is valid when the address conflicts with the operation, the merge circuit 4 merges the data of the move-in buffer 3 and the data of the store instruction of the store buffer 2 in accordance with the store flag. The store data from the merge circuit 4 is transmitted to and stored in the buffer 5 via the second transmission path, and the data of the store instruction before the merge is transmitted to the main storage device. In this case, the data is transmitted from the third transmission path to the main storage device via the selector 9 to store the data of the store instruction before merging. If not ready for transmission to the main storage apparatus is characterized in the provision of the control circuit 7 to reregister by transmitting to said store buffer 2 via the first transmission path.
本発明は上記構成により、バッファ５のアクセス単位
内のある一部分に対するストア動作（パーシャルスト
ア）とバッファ５へのムーブイン動作とのアドレスが競
合した場合に、ムーブインデータのバリッドビットが有
効な時には、前記ムーブインバッファ３のデータと前記
ストアバッファ２のストア命令のデータとをストアフラ
ッグに従って前記マージ回路４でマージし、前記マージ
回路４からのストアデータを、前記第２の伝送路を介し
て前記バッファ５に伝送して格納するとともに、マージ
する前のストア命令のデータが主記憶装置側へ伝送でき
る状態にある場合には、前記第３の伝送路から前記選択
器９を介して主記憶装置側に送り、マージする前のスト
ア命令のデータが主記憶装置側へ伝送できる状態にない
場合には、前記第１の伝送路を介して前記ストアバッフ
ァ２に伝送して再登録してストア動作を高速化する。According to the above configuration, when the address of the store operation (partial store) for a certain part in the access unit of the buffer 5 and the address of the move-in operation to the buffer 5 conflict with each other, when the valid bit of the move-in data is valid, The data of the move-in buffer 3 and the data of the store instruction of the store buffer 2 are merged by the merge circuit 4 in accordance with a store flag, and the store data from the merge circuit 4 is transmitted via the second transmission path. When the data is transmitted to the buffer 5 and stored therein, and the data of the store instruction before the merge is ready to be transmitted to the main storage device, the data is transmitted from the third transmission path via the selector 9 to the main storage device. If the data of the store instruction before merging is not ready for transmission to the main memory, the first Sending passage to speed up the store operation and re-registered by transmitting to said store buffer 2 via the.
以下、本発明の実施例としてマージ回路の出力をスト
アバッファへ入力させるバイパスを設けた場合について
第１図に基き説明する。Hereinafter, a case where a bypass for inputting the output of the merge circuit to the store buffer is provided as an embodiment of the present invention will be described with reference to FIG.
ここに、１〜３および５〜８は従来の各部と同様とす
る。４はマージ回路で、ストアバッファ２の出力とバッ
ファ５の読み出しデータの他に、ムーブインバッファ３
の出力を必要に応じてマージする。９は選択器で、マー
ジ回路４の出力バスとストアバッファ２の出力バスとの
いずれか一方を選択して、選択したバスのデータを主記
憶装置側へ伝送する。Here, 1 to 3 and 5 to 8 are the same as the conventional units. Reference numeral 4 denotes a merge circuit which, in addition to the output of the store buffer 2 and the read data of the buffer 5,
Merge the output of as needed. A selector 9 selects one of the output bus of the merge circuit 4 and the output bus of the store buffer 2 and transmits the data of the selected bus to the main storage device.
そして、マージ回路４からの出力はバス5bを介してバ
ッファ５に入力させるとともに、バス5bからストアバッ
ファ２側へ分岐したバイパス5aを設けて、マージ回路４
の出力をストアバッファ２に再入力させることができる
ようにし、さらに、バス5bから選択器９側に分岐したバ
イパス5cを設けて、マージ回路４の出力を選択器９側に
入力させることができるようにする。The output from the merge circuit 4 is input to the buffer 5 via the bus 5b, and a bypass 5a branched from the bus 5b to the store buffer 2 is provided.
Can be re-input to the store buffer 2, and a bypass 5c branched from the bus 5b to the selector 9 side is provided, so that the output of the merge circuit 4 can be input to the selector 9 side. To do.
この構成によるバッファ記憶装置を用いると、ストア
命令のアドレスがストレージアクセスレジスタ１の内容
と比較回路８にて比較され、アドレス一致の場合にはム
ーブインバッファ３に保持されているバリッドビットを
調べ、その値が有効ならば、制御回路７からマージ回路
４に指示が出されて、ストアバッファ２とムーブインバ
ッファ３の各データがマージの対象となり、ストアバッ
ファ２内のバイトマークの内容に従ってフルストアに書
き換えられる。フルストアに書き換えられたストアデー
タは、バッファ５に書き込まれるとともに、ストアバッ
ファ２または選択器９に出力される。When the buffer storage device having this configuration is used, the address of the store instruction is compared with the contents of the storage access register 1 by the comparison circuit 8, and when the address matches, the valid bit held in the move-in buffer 3 is checked. If the value is valid, an instruction is issued from the control circuit 7 to the merge circuit 4 so that each data of the store buffer 2 and the move-in buffer 3 is to be merged, and the full store is performed in accordance with the contents of the byte mark in the store buffer 2. Is rewritten as Store data rewritten to full store is written to buffer 5 and output to store buffer 2 or selector 9.
マージ回路４にてマージされたデータは、ストアバッ
ファ２の出力条件が、主記憶装置側に伝送できる状態に
ない（ストアバッファ２内先行のストア命令が存在す
る）場合には、マージ回路４の出力はバス5bを介してバ
ッファ５に書き込まれ、また、主記憶装置側に伝送でき
る状態にある場合には、バイパス5cから選択器９を介し
て主記憶装置側へ伝送させる。また、マージ回路４にて
マージされたデータはフルストアに切換られた状態でバ
イパス5aを介してストアバッファ２に再登録される。If the output condition of the store buffer 2 is not ready to be transmitted to the main memory (there is a preceding store instruction in the store buffer 2), the data merged by the merge circuit 4 The output is written to the buffer 5 via the bus 5b, and when it can be transmitted to the main memory, the signal is transmitted from the bypass 5c to the main memory via the selector 9. The data merged by the merge circuit 4 is re-registered in the store buffer 2 via the bypass 5a in a state where the data is switched to the full store.
このようにして、バッファ５への登録をムーブイン動
作とストア命令によるストア動作を１つにでき、また主
記憶装置側に対しては部分書き込みをフルストアに変え
ることで主記憶装置側に対する動作の軽減ができるよう
になり、ストア動作の高速化が実現できる。In this way, the registration in the buffer 5 can be performed by combining the move-in operation and the store operation by the store instruction into one, and by changing the partial write to the full store for the main storage device, the operation for the main storage device can be performed. As a result, the store operation can be speeded up.
以上のように本発明では、ムーブイン中にムーブイン
データのアドレスと同じアドレスを持つストアデータの
部分書き込みの要求が競合した場合であっても、ムーブ
インデータのバリッドビットが有効な時には、前記ムー
ブインバッファ３のデータと前記ストアバッファ２のス
トア命令のデータとをストアフラッグに従って前記マー
ジ回路４でマージし、前記マージ回路４からのストアデ
ータを、前記第２の伝送路を介して前記バッファ５に伝
送して格納するとともに、マージする前のストア命令の
データが主記憶装置側へ伝送できる状態にある場合に
は、前記第３の伝送路から前記選択器９を介して主記憶
装置側に送り、マージする前のストア命令のデータが主
記憶装置側へ伝送できる状態にない場合には、前記第１
の伝送路を介して前記ストアバッファ２に伝送して再登
録することができるようにしたことにより、パーシャル
ストアの命令をフルストアに書き換えることができ、そ
のストア動作を高速に実行することができる。As described above, according to the present invention, even when a request for partial write of store data having the same address as the address of the move-in data conflicts during the move-in, the move-in data is valid when the valid bit of the move-in data is valid. The data of the in-buffer 3 and the data of the store instruction of the store buffer 2 are merged by the merge circuit 4 in accordance with the store flag, and the store data from the merge circuit 4 is transferred to the buffer 5 via the second transmission path. And when the data of the store instruction before merging is ready to be transmitted to the main storage device side, the data is transmitted from the third transmission path to the main storage device side via the selector 9. If the data of the store instruction before sending and merging is not ready for transmission to the main storage device,
Is transmitted to the store buffer 2 via the transmission path and can be re-registered, the partial store instruction can be rewritten to the full store, and the store operation can be executed at high speed. .
第１図は、実施例によるバッファ記憶装置を示す構成
図、 第２図は、従来のバッファ記憶装置を示す構成図。 １……ストレージアクセスレジスタ ２……ストアバッファ ３……ムーブインバッファ ４……マージ回路 ５……バッファ 5a,5c……バイパス 5b……バス 6,8……比較回路 ７……制御回路 ９……選択器FIG. 1 is a configuration diagram showing a buffer storage device according to an embodiment, and FIG. 2 is a configuration diagram showing a conventional buffer storage device. 1 Storage access register 2 Store buffer 3 Move-in buffer 4 Merge circuit 5 Buffer 5a, 5c Bypass 5b Bus 6, 8 Comparison circuit 7 Control circuit 9 … Selector
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０６Ｆ 12/04 ５２０ Ｇ０６Ｆ 12/04 ５２０Ｄ (56)参考文献 特開 昭54−75231（ＪＰ，Ａ) 特開 昭63−311548（ＪＰ，Ａ) 特開 昭57−189385（ＪＰ，Ａ) 特開 昭64−31238（ＪＰ，Ａ) 特開 昭64−59441（ＪＰ，Ａ) 特開 平２−259945（ＪＰ，Ａ) 特開 平２−259946（ＪＰ，Ａ) 特開 平３−171340（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 12/00 550 - 12/06 G06F 13/16 - 13/18 ──────────────────────────────────────────────────続 き Continuation of the front page (51) Int.Cl. 7 Identification code FI G06F 12/04 520 G06F 12/04 520D (56) References JP-A-54-75231 (JP, A) JP-A-63-311548 JP-A-57-189385 (JP, A) JP-A-64-31238 (JP, A) JP-A-64-59441 (JP, A) JP-A-2-259945 (JP, A) JP-A-2-259946 (JP, A) JP-A-3-171340 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 12/08-12/12 G06F 12/00 550 -12/06 G06F 13/16-13/18
Claims (1)
と、ムーブインデータを格納するムーブインバッファ
と、ストアデータおよびムーブインデータをマージする
マージ回路と、このマージ回路の出力データを格納する
バッファとを有するバッファ記憶装置において、 前記マージ回路の出力データを前記ストアバッファに伝
送するための第１の伝送路と、 前記マージ回路の出力データを前記バッファに伝送する
ための第２の伝送路と、 前記マージ回路の出力データと前記ストアバッファの出
力データとを選択して主記憶装置へ出力するための選択
器と、 前記マージ回路の出力データを前記選択器に伝送するた
めの第３の伝送路と、 前記バッファのアクセス単位内にある一部分に対するス
トア動作と前記バッファへのムーブイン動作とのアドレ
スが競合する場合に、ムーブインデータのバリッドビッ
トが有効な時には、前記ムーブインバッファのデータと
前記ストアバッファのストア命令のデータとをストアフ
ラッグに従って前記マージ回路でマージし、前記マージ
回路からのストアデータを、前記第２の伝送路を介して
前記バッファに伝送して格納するとともに、マージする
前のストア命令のデータが主記憶装置側へ伝送できる状
態にある場合には、前記第３の伝送路から前記選択器を
介して主記憶装置側に送り、マージする前のストア命令
のデータが主記憶装置側へ伝送できる状態にない場合に
は、前記第１の伝送路を介して前記ストアバッファに伝
送して再登録する制御回路と を設けたことを特徴とするバッファ記憶装置。1. A store buffer for storing store data, a move-in buffer for storing move-in data, a merge circuit for merging store data and move-in data, and a buffer for storing output data of the merge circuit. A buffer transmission device having: a first transmission line for transmitting output data of the merge circuit to the store buffer; a second transmission line for transmitting output data of the merge circuit to the buffer; A selector for selecting the output data of the merge circuit and the output data of the store buffer and outputting the selected data to the main memory; and a third transmission path for transmitting the output data of the merge circuit to the selector. The store operation for a portion of the buffer within the access unit and the move-in operation to the buffer; When the valid bits of the move-in data are valid in the case of conflicting addresses, the data in the move-in buffer and the data of the store instruction in the store buffer are merged by the merge circuit according to the store flag, and When the store data is transmitted to and stored in the buffer via the second transmission path, and when the data of the store instruction before merging can be transmitted to the main storage device, the third data is stored. If the data of the store instruction before merging is not ready to be transmitted to the main storage device from the transmission path to the main storage device via the selector, the storage command is transmitted via the first transmission path. And a control circuit for re-registering by transmitting to the buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06810790A JP3238390B2 (en) | 1990-03-20 | 1990-03-20 | Buffer storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06810790A JP3238390B2 (en) | 1990-03-20 | 1990-03-20 | Buffer storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03269650A JPH03269650A (en) | 1991-12-02 |
| JP3238390B2 true JP3238390B2 (en) | 2001-12-10 |
Family
ID=13364187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06810790A Expired - Fee Related JP3238390B2 (en) | 1990-03-20 | 1990-03-20 | Buffer storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238390B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039937A (en) * | 2004-07-27 | 2006-02-09 | Fujitsu Ltd | Cache memory control circuit, cache memory control method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004046931A1 (en) * | 2002-11-20 | 2004-06-03 | Fujitsu Limited | Memory control device and store bypass control method |
-
1990
- 1990-03-20 JP JP06810790A patent/JP3238390B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039937A (en) * | 2004-07-27 | 2006-02-09 | Fujitsu Ltd | Cache memory control circuit, cache memory control method |
| JP4550511B2 (en) * | 2004-07-27 | 2010-09-22 | 富士通株式会社 | Arithmetic processing device and control method of arithmetic processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03269650A (en) | 1991-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4736293A (en) | Interleaved set-associative memory | |
| KR960035270A (en) | A memory controller for executing a read and write command in a non-sequential order | |
| US4314332A (en) | Memory control system | |
| JP3238390B2 (en) | Buffer storage device | |
| US6571301B1 (en) | Multi processor system and FIFO circuit | |
| US5134698A (en) | Data processing system having a storage controller for transferring an arbitrary amount of data at an arbitrary address boundary between storages | |
| JPH0548497B2 (en) | ||
| JP3190847B2 (en) | Data transfer control device | |
| JP2614358B2 (en) | Block read address generation system | |
| JP2580587B2 (en) | Address translation buffer | |
| JP3157513B2 (en) | Extended storage device | |
| JP2699482B2 (en) | Data transfer control device | |
| JP2716254B2 (en) | List vector processing device | |
| JP3057754B2 (en) | Memory circuit and distributed processing system | |
| JPS607529A (en) | Buffer memory device | |
| JP2864548B2 (en) | Instruction cache device | |
| JP2636564B2 (en) | Move-in control method for cache memory | |
| JPS5815877B2 (en) | Buffer memory control method | |
| JPH0526216B2 (en) | ||
| JP2510317B2 (en) | TLB access device | |
| JPH02108139A (en) | Cache memory device | |
| JPS63259746A (en) | Inter-bank-memory data transmission system | |
| JPH0546565A (en) | Data processor | |
| JPH0322053A (en) | Move in buffer control system | |
| JPS63144496A (en) | Write control system for storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |