JP3235737B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3235737B2 JP3235737B2 JP12273392A JP12273392A JP3235737B2 JP 3235737 B2 JP3235737 B2 JP 3235737B2 JP 12273392 A JP12273392 A JP 12273392A JP 12273392 A JP12273392 A JP 12273392A JP 3235737 B2 JP3235737 B2 JP 3235737B2
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- emitter
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数段のエミツタ結合論理回路で構成される半導体
集積回路に適用して好適なものである。
特に複数段のエミツタ結合論理回路で構成される半導体
集積回路に適用して好適なものである。
【０００２】
【従来の技術】従来、最高動作速度用のデイジタル論理
集積回路はエミツタ結合形論理回路（以下ＥＣＬ（Emit
ter Coupled Logic ）回路という）により構成されてお
り、図２に示すような基本構成によつて構成されてい
る。
集積回路はエミツタ結合形論理回路（以下ＥＣＬ（Emit
ter Coupled Logic ）回路という）により構成されてお
り、図２に示すような基本構成によつて構成されてい
る。
【０００３】デイジタル論理集積回路１は２段のＥＣＬ
回路２及び３により構成され、前段のＥＣＬ回路２の論
理出力によつて後段のＥＣＬ回路３を高速駆動するよう
になされている。
回路２及び３により構成され、前段のＥＣＬ回路２の論
理出力によつて後段のＥＣＬ回路３を高速駆動するよう
になされている。
【０００４】ここでＥＣＬ回路２の出力段は差動対を構
成するＮＰＮ形トランジスタＱ１及びＱ２と当該トラン
ジスタＱ１に入力される入力データＤ１の反転出力Ｄ２
をドライブ出力Ｄ３として出力するバツフアトランジス
タＱ３とにより構成されている。
成するＮＰＮ形トランジスタＱ１及びＱ２と当該トラン
ジスタＱ１に入力される入力データＤ１の反転出力Ｄ２
をドライブ出力Ｄ３として出力するバツフアトランジス
タＱ３とにより構成されている。
【０００５】因に一対のトランジスタＱ１及びＱ２のコ
レクタには他端に接地電位が与えられる負荷抵抗Ｒ１及
びＲ２がそれぞれ接続され、またトランジスタＱ１及び
Ｑ２の共通エミツタ及びトランジスタＱ３のエミツタに
は定電流源４及び５が接続されるようになされている。
レクタには他端に接地電位が与えられる負荷抵抗Ｒ１及
びＲ２がそれぞれ接続され、またトランジスタＱ１及び
Ｑ２の共通エミツタ及びトランジスタＱ３のエミツタに
は定電流源４及び５が接続されるようになされている。
【０００６】また次段のＥＣＬ回路３の入力段は差動対
を構成するＮＰＮ形トランジスタＱ４及びＱ５によつて
構成され、ドライブ出力Ｄ３をトランジスタＱ４のベー
スに入力するとその反転出力Ｄ４をコレクタに接続され
た負荷抵抗Ｒ３より出力するようになされている。
を構成するＮＰＮ形トランジスタＱ４及びＱ５によつて
構成され、ドライブ出力Ｄ３をトランジスタＱ４のベー
スに入力するとその反転出力Ｄ４をコレクタに接続され
た負荷抵抗Ｒ３より出力するようになされている。
【０００７】因にトランジスタＱ５のコレクタには負荷
抵抗Ｒ４が接続され、両トランジスタＱ４及びＱ５の共
通エミツタには定電流源６が接続されるようになされて
いる。
抵抗Ｒ４が接続され、両トランジスタＱ４及びＱ５の共
通エミツタには定電流源６が接続されるようになされて
いる。
【０００８】
【発明が解決しようとする課題】ところがこのようなデ
イジタル論理集積回路１は設計上ＥＣＬ論理回路２及び
３を離れた位置に配置せざる得ない場合が有り、ＥＣＬ
論理回路２及び３を接続する配線７が長くなつて配線容
量Ｃ（図２において破線で示す）が大きくなり、遅延時
間が大きくなる問題があつた。
イジタル論理集積回路１は設計上ＥＣＬ論理回路２及び
３を離れた位置に配置せざる得ない場合が有り、ＥＣＬ
論理回路２及び３を接続する配線７が長くなつて配線容
量Ｃ（図２において破線で示す）が大きくなり、遅延時
間が大きくなる問題があつた。
【０００９】このため前段のＥＣＬ回路２の定電流源５
に流れ込む定電流Ｉ２を大きくすることによりＥＣＬ回
路２の駆動能力を向上させることが考えられているが、
定電流Ｉ２を増加させると消費電流が大きくならざるを
得なかつた。
に流れ込む定電流Ｉ２を大きくすることによりＥＣＬ回
路２の駆動能力を向上させることが考えられているが、
定電流Ｉ２を増加させると消費電流が大きくならざるを
得なかつた。
【００１０】そこで配線７が長くなるＥＣＬ回路２及び
３間にＥＣＬ回路２のエミツタフオロワトランジスタＱ
３とエミツタ結合されるトランジスタＱ１１を設けて出
力信号を電流変化に切り換え、当該トランジスタＱ１１
の反転出力により後段のＥＣＬ回路３を駆動することに
より消費電流を大きくすることなく高速動作を実現する
ことが考えられている（図３）。
３間にＥＣＬ回路２のエミツタフオロワトランジスタＱ
３とエミツタ結合されるトランジスタＱ１１を設けて出
力信号を電流変化に切り換え、当該トランジスタＱ１１
の反転出力により後段のＥＣＬ回路３を駆動することに
より消費電流を大きくすることなく高速動作を実現する
ことが考えられている（図３）。
【００１１】ところがこのように電圧／電流変換回路１
１を両ＥＣＬ回路２及び３間に接続すると、トランジス
タＱ３に流れるエミタフオロワ電流は従来の半分になり
論理振幅を半分とすることができるため当該論理振幅で
駆動される配線容量Ｃは見かけ上小さくすることができ
るが、デイジタル論理集積回路１の場合と同様、ＥＣＬ
回路２は配線容量Ｃを駆動しなければならなかつた。
１を両ＥＣＬ回路２及び３間に接続すると、トランジス
タＱ３に流れるエミタフオロワ電流は従来の半分になり
論理振幅を半分とすることができるため当該論理振幅で
駆動される配線容量Ｃは見かけ上小さくすることができ
るが、デイジタル論理集積回路１の場合と同様、ＥＣＬ
回路２は配線容量Ｃを駆動しなければならなかつた。
【００１２】本発明は以上の点を考慮してなされたもの
で、消費電力を増大させることなく配線容量の影響を一
段と低減し、後段のエミツタ結合論理回路を高速駆動す
ることができる半導体集積回路を提案しようとするもの
である。
で、消費電力を増大させることなく配線容量の影響を一
段と低減し、後段のエミツタ結合論理回路を高速駆動す
ることができる半導体集積回路を提案しようとするもの
である。
【００１３】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、配線７により互いに接続された第
１及び第２のエミツタ結合論理回路２１及び２２を有
し、第１のエミツタ結合論理回路２１により第２のエミ
ツタ結合論理回路２２を駆動する半導体集積回路２０に
おいて、第１のエミツタ結合論理回路２１は、それぞれ
論理信号及びバイアス電位Ｅ１が供給され、互いにエミ
ツタ結合される第１及び第２のトランジスタＱ２１及び
Ｑ２２により構成される出力段を有し、第２のエミツタ
結合論理回路２２は、配線７を介して第２のトランジス
タＱ２２にカスコード接続される第３のトランジスタＱ
２３でなる入力段を有するようにする。
め本発明においては、配線７により互いに接続された第
１及び第２のエミツタ結合論理回路２１及び２２を有
し、第１のエミツタ結合論理回路２１により第２のエミ
ツタ結合論理回路２２を駆動する半導体集積回路２０に
おいて、第１のエミツタ結合論理回路２１は、それぞれ
論理信号及びバイアス電位Ｅ１が供給され、互いにエミ
ツタ結合される第１及び第２のトランジスタＱ２１及び
Ｑ２２により構成される出力段を有し、第２のエミツタ
結合論理回路２２は、配線７を介して第２のトランジス
タＱ２２にカスコード接続される第３のトランジスタＱ
２３でなる入力段を有するようにする。
【００１４】
【作用】第１のエミツタ結合論理回路２１の出力段を互
いにエミツタ結合される第１及び第２のトランジスタＱ
２１及びＱ２２によつて構成することにより論理信号を
電流出力に変換し、当該電流出力を配線７を介して第２
のトランジスタＱ２２にカスコード接続される第３のト
ランジスタＱ２３より供給することにより、配線容量Ｃ
が寄生する第３のトランジスタＱ２３のエミツタ電位を
ほぼ一定値（ＧＮＤ−Ｖf ）に固定することができる。
いにエミツタ結合される第１及び第２のトランジスタＱ
２１及びＱ２２によつて構成することにより論理信号を
電流出力に変換し、当該電流出力を配線７を介して第２
のトランジスタＱ２２にカスコード接続される第３のト
ランジスタＱ２３より供給することにより、配線容量Ｃ
が寄生する第３のトランジスタＱ２３のエミツタ電位を
ほぼ一定値（ＧＮＤ−Ｖf ）に固定することができる。
【００１５】これにより配線容量Ｃの影響を実質上なく
すことができ、配線距離が長くなり配線容量Ｃが大きく
なるような場合にも消費電力を抑制したまま第１のエミ
ツタ結合論理回路２１によつて第２のエミツタ結合論理
回路２２を高速駆動することができる。
すことができ、配線距離が長くなり配線容量Ｃが大きく
なるような場合にも消費電力を抑制したまま第１のエミ
ツタ結合論理回路２１によつて第２のエミツタ結合論理
回路２２を高速駆動することができる。
【００１６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１７】図２との対応部分に同一符号を付して示す
図１において、２０は全体としてデイジタル論理集積回
路を示し、デイジタル論理集積回路２０は２段のＥＣＬ
回路２１及び２２より構成されている。
図１において、２０は全体としてデイジタル論理集積回
路を示し、デイジタル論理集積回路２０は２段のＥＣＬ
回路２１及び２２より構成されている。
【００１８】ここでデイジタル論理集積回路２０は、ダ
イオード接続でなりトランジスタＱ３の論理出力をレベ
ルシフトするトランジスタＱ２１と当該トランジスタＱ
２１にエミツタ結合されるトランジスタＱ２２を有する
ことを除いてＥＣＬ回路２と同様の構成を有している。
イオード接続でなりトランジスタＱ３の論理出力をレベ
ルシフトするトランジスタＱ２１と当該トランジスタＱ
２１にエミツタ結合されるトランジスタＱ２２を有する
ことを除いてＥＣＬ回路２と同様の構成を有している。
【００１９】因にトランジスタＱ２２にベース電位を与
える電圧源Ｅ１は当該トランジスタＱ２２と対をなすト
ランジスタＱ２１のベースに入力される論理信号の
「Ｈ」レベル（−ＶH −Ｖf ）と「Ｌ」レベル（−ＶL
−Ｖf ）の中間レベル（−（ＶH＋ＶL ）／２−Ｖf ）
に設定されるようになされている。
える電圧源Ｅ１は当該トランジスタＱ２２と対をなすト
ランジスタＱ２１のベースに入力される論理信号の
「Ｈ」レベル（−ＶH −Ｖf ）と「Ｌ」レベル（−ＶL
−Ｖf ）の中間レベル（−（ＶH＋ＶL ）／２−Ｖf ）
に設定されるようになされている。
【００２０】これによりトランジスタＱ２２は、トラン
ジスタＱ３の出力電圧信号をコレクタ電流に変換し、Ｅ
ＣＬ回路２２より引き込む。
ジスタＱ３の出力電圧信号をコレクタ電流に変換し、Ｅ
ＣＬ回路２２より引き込む。
【００２１】一方、ＥＣＬ回路２２は、前段のＥＣＬ回
路２１のトランジスタＱ２２と配線７を介してカスケー
ド接続されるトランジスタＱ２３とそのコレクタに接続
される負荷抵抗Ｒ２１でなる入力段を有し、当該負荷抵
抗Ｒ２１の論理出力をトランジスタＱ４に入力すること
を除いてＥＣＬ回路３と同様の構成を有している。
路２１のトランジスタＱ２２と配線７を介してカスケー
ド接続されるトランジスタＱ２３とそのコレクタに接続
される負荷抵抗Ｒ２１でなる入力段を有し、当該負荷抵
抗Ｒ２１の論理出力をトランジスタＱ４に入力すること
を除いてＥＣＬ回路３と同様の構成を有している。
【００２２】因にトランジスタＱ２３のエミツタには定
電流源２３が接続されており、アイドリング電流Ｉ２１
をトランジスタＱ２３に供給するようになされている。
電流源２３が接続されており、アイドリング電流Ｉ２１
をトランジスタＱ２３に供給するようになされている。
【００２３】以上の構成において、ＥＣＬ回路２１はト
ランジスタＱ１に入力データＤ１を入力すると当該入力
電圧Ｖ１の反転出力Ｄ２をトランジスタＱ３を介して差
動対をなすトランジスタＱ２１に与える。
ランジスタＱ１に入力データＤ１を入力すると当該入力
電圧Ｖ１の反転出力Ｄ２をトランジスタＱ３を介して差
動対をなすトランジスタＱ２１に与える。
【００２４】このときトランジスタＱ２１及びＱ２２は
互いにエミツタ結合され、各トランジスタＱ２１及びＱ
２２に流れるコレクタ電流ＩC1及びＩC2の和は一定電流
Ｉ２に保たれているため、ＥＣＬ回路２２より配線７を
介してトランジスタＱ２２に流れ込むコレクタ電流ＩC2
は反転出力Ｄ２の電圧源Ｅ１に対する差電圧に応じて増
減する。
互いにエミツタ結合され、各トランジスタＱ２１及びＱ
２２に流れるコレクタ電流ＩC1及びＩC2の和は一定電流
Ｉ２に保たれているため、ＥＣＬ回路２２より配線７を
介してトランジスタＱ２２に流れ込むコレクタ電流ＩC2
は反転出力Ｄ２の電圧源Ｅ１に対する差電圧に応じて増
減する。
【００２５】これによりＥＣＬ回路２１は入力データＤ
１の電圧変化をコレクタ電流の電流変化としてＥＣＬ回
路２２に供給し、負荷抵抗Ｒ２１において再度変換され
た入力信号電圧によりＥＣＬ回路２２の論理回路をドラ
イブする。
１の電圧変化をコレクタ電流の電流変化としてＥＣＬ回
路２２に供給し、負荷抵抗Ｒ２１において再度変換され
た入力信号電圧によりＥＣＬ回路２２の論理回路をドラ
イブする。
【００２６】ところで前段のＥＣＬ回路２１にコレクタ
電流を出力するカスコードトランジスタＱ２３には定電
流源２３に引き込まれるアイドリング電流Ｉ２１が常時
供給されているため、当該トランジスタＱ２３のエミツ
タ電位はほぼ一定電位（ＧＮＤ−Ｖf ）と安定する。
電流を出力するカスコードトランジスタＱ２３には定電
流源２３に引き込まれるアイドリング電流Ｉ２１が常時
供給されているため、当該トランジスタＱ２３のエミツ
タ電位はほぼ一定電位（ＧＮＤ−Ｖf ）と安定する。
【００２７】これによりトランジスタＱ２３のエミツタ
電位はコレクタ電流ＩC2の増減によらず一定となり、配
線距離が長くなり配線容量Ｃが大きくなる場合にも配線
容量Ｃは見かけ上ほとんど見えなくなる。
電位はコレクタ電流ＩC2の増減によらず一定となり、配
線距離が長くなり配線容量Ｃが大きくなる場合にも配線
容量Ｃは見かけ上ほとんど見えなくなる。
【００２８】この結果、消費電力の増大を抑制したまま
配線容量Ｃの影響による遅延時間を従来に比して一段と
短くすることができ、配線距離が長くなる場合にも前段
のＥＣＬ回路２１により後段のＥＣＬ回路２２を高速駆
動することができる。
配線容量Ｃの影響による遅延時間を従来に比して一段と
短くすることができ、配線距離が長くなる場合にも前段
のＥＣＬ回路２１により後段のＥＣＬ回路２２を高速駆
動することができる。
【００２９】以上の構成によれば、前段のＥＣＬ回路２
１の出力段をエミツタ結合された一対のトランジスタＱ
２１及びＱ２２で構成することにより電圧出力を電流出
力に変換すると共に、当該電流出力を入力する後段のＥ
ＣＬ回路２２の入力段を配線７を介して前段のＥＣＬ回
路２１のトランジスタＱ２２にカスケード接続されるト
ランジスタＱ２３によつて構成し、当該トランジスタＱ
２３にアイドリング電流Ｉ２１を供給することにより、
配線容量Ｃが付くトランジスタＱ２３のエミツタ電位を
常にほぼ一定にすることができる。
１の出力段をエミツタ結合された一対のトランジスタＱ
２１及びＱ２２で構成することにより電圧出力を電流出
力に変換すると共に、当該電流出力を入力する後段のＥ
ＣＬ回路２２の入力段を配線７を介して前段のＥＣＬ回
路２１のトランジスタＱ２２にカスケード接続されるト
ランジスタＱ２３によつて構成し、当該トランジスタＱ
２３にアイドリング電流Ｉ２１を供給することにより、
配線容量Ｃが付くトランジスタＱ２３のエミツタ電位を
常にほぼ一定にすることができる。
【００３０】これによりＥＣＬ回路２２は見かけ上配線
容量Ｃの影響をなくすことができ、配線距離が長くなり
配線容量Ｃが大きくなる場合にも、消費電流を大きくす
ることなく後段のＥＣＬ回路２２を前段のＥＣＬ回路２
１により高速駆動することができる。
容量Ｃの影響をなくすことができ、配線距離が長くなり
配線容量Ｃが大きくなる場合にも、消費電流を大きくす
ることなく後段のＥＣＬ回路２２を前段のＥＣＬ回路２
１により高速駆動することができる。
【００３１】なお上述の実施例においては、前段のＥＣ
Ｌ回路２１の出力段をレベルシフト用のトランジスタＱ
２１と後段のＥＣＬ回路２２のトランジスタＱ２３にカ
スケード接続されるトランジスタＱ２２とをエミツタ結
合させる場合について述べたが、本発明はこれに限ら
ず、エミツタフオロワトランジスタＱ３とトランジスタ
Ｑ２２とをエミツタ結合する場合にも広く適用し得る。
Ｌ回路２１の出力段をレベルシフト用のトランジスタＱ
２１と後段のＥＣＬ回路２２のトランジスタＱ２３にカ
スケード接続されるトランジスタＱ２２とをエミツタ結
合させる場合について述べたが、本発明はこれに限ら
ず、エミツタフオロワトランジスタＱ３とトランジスタ
Ｑ２２とをエミツタ結合する場合にも広く適用し得る。
【００３２】また上述の実施例においては、電圧源Ｅ１
をトランジスタＱ２１に入力される反転出力Ｄ２の論理
振幅の中央値に設定する場合について述べたが、本発明
はこれに限らず、論理振幅内の所定電位に設定する場合
に広く適用し得る。
をトランジスタＱ２１に入力される反転出力Ｄ２の論理
振幅の中央値に設定する場合について述べたが、本発明
はこれに限らず、論理振幅内の所定電位に設定する場合
に広く適用し得る。
【００３３】さらに上述の実施例においては、前段のト
ランジスタＱ２２にカスケード接続された後段のトラン
ジスタにアイドリング電流Ｉ２１を常時供給する場合に
ついて述べたが、本発明はこれに限らず、供給しない場
合にも広く適用し得る。
ランジスタＱ２２にカスケード接続された後段のトラン
ジスタにアイドリング電流Ｉ２１を常時供給する場合に
ついて述べたが、本発明はこれに限らず、供給しない場
合にも広く適用し得る。
【００３４】
【発明の効果】上述のように本発明によれば、第１のエ
ミツタ結合論理回路の出力段を互いにエミツタ結合され
る第１及び第２のトランジスタによつて構成することに
より第１及び第２のエミツタ結合論理回路間の信号伝達
を電流出力に変換し、また当該電流出力を入力する第２
のエミツタ結合論理回路の入力段を配線を介して第２の
トランジスタにカスコード接続される第３のトランジス
タにより構成することにより、配線容量が付く第３のエ
ミツタ電位をほぼ一定値に固定することができる。この
結果、実質的な配線容量の影響を見かけ上なくし得、第
１のエミツタ結合論理回路によつて第２のエミツタ結合
論理回路を高速駆動することができる。
ミツタ結合論理回路の出力段を互いにエミツタ結合され
る第１及び第２のトランジスタによつて構成することに
より第１及び第２のエミツタ結合論理回路間の信号伝達
を電流出力に変換し、また当該電流出力を入力する第２
のエミツタ結合論理回路の入力段を配線を介して第２の
トランジスタにカスコード接続される第３のトランジス
タにより構成することにより、配線容量が付く第３のエ
ミツタ電位をほぼ一定値に固定することができる。この
結果、実質的な配線容量の影響を見かけ上なくし得、第
１のエミツタ結合論理回路によつて第２のエミツタ結合
論理回路を高速駆動することができる。
【図１】本発明による半導体集積回路の一実施例を示す
略線的等価回路図である。
略線的等価回路図である。
【図２】従来の半導体集積回路の説明に供する略線的等
価回路図である。
価回路図である。
【図３】従来の半導体集積回路の説明に供する略線的等
価回路図である。
価回路図である。
１、１０、２０……デイジタル論理集積回路、２、３、
２１、２２……エミツタ結合論理回路、４、５、６、１
１、２３……定電流源。
２１、２２……エミツタ結合論理回路、４、５、６、１
１、２３……定電流源。
Claims (3)
- 【請求項１】配線により互いに接続された第１及び第２
のエミツタ結合論理回路を有し、上記第１のエミツタ結
合論理回路により上記第２のエミツタ結合論理回路を駆
動する半導体集積回路において、 上記第１のエミツタ結合論理回路は、それぞれ論理信号
及びバイアス電位が供給され、互いにエミツタ結合され
る第１及び第２のトランジスタにより構成される出力段
を有し、 上記第２のエミツタ結合論理回路は、上記配線を介して
上記第２のトランジスタにカスコード接続される第３の
トランジスタでなる入力段を有することを特徴とする半
導体集積回路。 - 【請求項２】上記バイアス電位は、上記第１のトランジ
スタに入力される上記論理信号の論理振幅内の所定電位
でなることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項３】上記第２のエミツタ結合論理回路は、上記
第３のトランジスタにアイドリング電流を供給する電流
源を有することを特徴とする請求項１に記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12273392A JP3235737B2 (ja) | 1992-04-15 | 1992-04-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12273392A JP3235737B2 (ja) | 1992-04-15 | 1992-04-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291937A JPH05291937A (ja) | 1993-11-05 |
| JP3235737B2 true JP3235737B2 (ja) | 2001-12-04 |
Family
ID=14843246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12273392A Expired - Fee Related JP3235737B2 (ja) | 1992-04-15 | 1992-04-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235737B2 (ja) |
-
1992
- 1992-04-15 JP JP12273392A patent/JP3235737B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291937A (ja) | 1993-11-05 |
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