JP3231981B2 - 半導体装置の配線層形成方法 - Google Patents

半導体装置の配線層形成方法

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JP3231981B2
JP3231981B2 JP26727995A JP26727995A JP3231981B2 JP 3231981 B2 JP3231981 B2 JP 3231981B2 JP 26727995 A JP26727995 A JP 26727995A JP 26727995 A JP26727995 A JP 26727995A JP 3231981 B2 JP3231981 B2 JP 3231981B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関わり、特に、半導体装置の配線層形成方法に関す
る。
【０００２】
【従来の技術】半導体装置の製造における従来の配線層
形成方法について、図１５〜図２２を参照して説明す
る。図１５に示すように、例えば二酸化シリコン（Ｓｉ
Ｏ2 ）からなる誘電体膜１２を、集積回路装置（図示せ
ず）の形成されたシリコン基板１１（すなわちシリコン
ウエハ）上に堆積する。堆積した誘電体膜の表面は例え
ば、前工程により、また下部構造により、図１５に示す
ように、通常、窪み１３を有している。
【０００３】次いで、感光性樹脂層すなわちフォトレジ
ストを誘電体膜１２上に形成した後、所定の配線パター
ンのマスクを用いてフォトレジストを露光し、次いで、
フォトレジストを現像処理し、図１６に示すようにフォ
トレジスト・パターン１４を形成する。形成されたフォ
トレジスト・パターン１４をマスクとして用い、反応性
イオン・エッチング（ＲＩＥ）法で誘電体膜１２を選択
的にエッチングする。これにより図ｌ７に示す構造を得
る。エッチング処理後、フォトレジスト・パターン１４
を除去し、図１８に示す構造を得る。
【０００４】次に、窒化チタン（ＴｉＮ）膜１５を誘電
体膜１２上に堆積して、図１９に示す構造を得る。全面
化学蒸着（ＣＶＤ）法を用いて、タングステン膜１６を
窒化チタン膜１５上に堆積し、図２０に示す構造を得
る。窒化チタン膜１５は、次の工程でのタングステン膜
の堆積用の種層(seed layer)および接着層（adhesion l
ayer) として作用する。
【０００５】この後、タングステン膜１６と窒化チタン
膜１５とを研磨する。窒化チタン膜１５とタングステン
膜１６の研磨速度は一般的に誘電体膜１２の研磨速度よ
り相当大きいので、誘電体膜１２が窒化チタン膜１５お
よびタングステン膜１６を研磨する際のスットパー層と
して機能することが期待できる。しかしながら、実際に
は、誘電膜１２が露出されるとタングステン膜１６が過
度に研磨されてしまい表面が椀状になってしまう。さら
に、研磨パッドにかかる負荷や下向きの力は誘電体膜１
２の表面に集中する傾向があり、図２１に示すような表
面形状をもたらす。その結果、配線層は薄くなり、半導
体装置の動作と信頼性とに望ましくない影響を与える。
配線層が薄くなると、配線抵抗値（すなわちシート抵抗
値）が増大する。例えば、シート抵抗値は、好ましい範
囲が０．７オーム/ □〜０．９オーム/ □であるのに対
して、上述の従来方法を適用した場合、０．８オーム/
□から２．３オーム/ □の範囲にあった。タングステン
膜１６が過度に研磨されると、また、窒化チタン膜１５
の下部に設けた誘電体膜１２が露出し、この誘電体膜１
２の表面にキズを発生し、次工程での配線層形成の際不
所望な短絡を引き起こす。
【０００６】一方、材料層すなわちタングステン膜１６
の研磨が不足すると、その平坦化は不十分となったり、
あるいは厚いままになりやすい。その結果、続いて電気
的接続処理を行っても材料層は完全には除去されず、不
所望な、開回路の電気回路が形成されてしまう。
【０００７】さらにまた、タングステン膜１６と誘電体
膜１２の研磨速度との間に十分な選択性があるものと仮
定しても、別の問題が生じる。すなわち、図２２に示す
ように、窪み１３が誘電体膜１２の表面上に存在し、そ
のため、研磨が誘電体膜１２の表面で停止した場合、窒
化チタン、タングステンは溝内に残り配線となる一方、
窪み１３内にも残ってしまうことである。金属すなわち
タングステン、窒化チタンが窪み１３内に存在すると、
短絡が生じる可能性がある。例えば上述の方法で製造し
た装置では、配線幅０．３ミクロン、配線間隔０．３ミ
クロンのパターンの場合、短絡についての歩留まり（sh
ort yield)は７７％であった。
【０００８】従来方法の問題は研磨処理に限られるもの
ではない。窒化チタン膜１５上にタングステン膜１６を
堆積するための全面ＣＶＤ法についても、いくつかの問
題がある。例えば、タングステン膜１６をウエハ上に堆
積するにつれて、タングステン膜がＣＶＤ用チャンバー
の壁面に成長する傾向がある。ＣＶＤ用チャンバーの壁
面にタングステン膜が成長した場合、トレンチの底部に
タングステンが均一に成長するのを妨げる。加えて、全
面堆積法を用いた場合、堆積速度は一般に遅く、空隙が
生じるため、狭いトレンチあるいは貫通孔（例えばコン
タクト孔やビヤ孔）に十分に充填するのは困難である。
さらに、ＣＶＤ用チャンバーの壁面に堆積したタングス
テン膜は剥離する可能性があり、ウエハの汚染を引き起
こす。
【０００９】
【発明が解決しようとする課題】このように、従来で
は、配線層が過度に研磨されて薄くなり、そのため配線
抵抗値（シート抵抗値）が増大したり、不所望な短絡を
引き起こすという問題点がある。また、研磨が不足する
と、その平面化は不十分となったり、あるいは厚いまま
になりやすく、そのため、続いて電気的接続処理を行っ
た場合、不所望な、開回路の電気回路が形成されてしま
うという問題点がある。さらにまた、配線層の研磨速度
と誘電体膜の研磨速度との間に十分な選択性がある場合
であっても、研磨が誘電体膜１２の表面で停止した場
合、誘電体膜１２の表面上に存在する窪み内に配線層の
金属が残ってしまい、この金属による短絡が生じる可能
性があるという問題点がある。また、タングステン膜１
６をウエハ上に全面ＣＶＤ法を用いて堆積する場合、タ
ングステン膜がＣＶＤ用チャンバーの壁面に成長する傾
向があり、ＣＶＤ用チャンバーの壁面に成長したタング
ステン膜が、トレンチの底部にタングステンが均一に成
長するのを妨げるという問題点がある。加えて、全面堆
積法を用いた場合、堆積速度は一般に遅く、空隙が生じ
るため、狭いトレンチあるいは貫通孔（例えばコンタク
ト孔やビヤ孔）に十分に充填するのは困難であるという
問題点がある。さらに、ＣＶＤ用チャンバーの壁面に堆
積したタングステン膜は剥離する可能性があり、ウエハ
の汚染を引き起こすという問題点がある。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、配線層が過度に研磨さ
れ薄くなるのを防止して配線層のシート抵抗値の増大な
らびに不所望な短絡の発生を防ぐとともに、研磨を十分
行い得るようにして、不所望な開回路の電気回路の形成
を防ぐことができ、かつ、誘電体膜１２の表面上の窪み
内に残存する配線層の金属を除去してこの金属による短
絡の可能性をなくし、しかも、タングステン膜１６をウ
エハ上に堆積する場合における、ＣＶＤ用チャンバーの
壁面に成長するタングステン膜を最小にとどめて、トレ
ンチの底部にタングステンを均一に成長させることがで
きるとともにＣＶＤ用チャンバーの壁面に成長したタン
グステン膜の剥がれによるウエハの汚染を実質的になく
すことができ、しかも、堆積されるタングステン膜に生
じる空隙を最小に抑えてそれにより狭いトレンチあるい
は貫通孔（例えばコンタクト孔やビヤ孔）を容易に充填
することができる、半導体装置の配線層形成方法を提供
することにある。
【００１１】
【課題を解決するための手段】この発明の半導体装置の
配線層形成方法は、基板上に誘電体膜を形成する工程
と、第１層を前記誘電体膜上に形成する工程と、前記第
１層および前記誘電膜を選択的にエッチングしてトレン
チを形成する工程と、前記誘電体膜および前記第１層上
に第２層を形成する工程と、前記第１層をストッパー層
として用いて前記第２層を研磨する工程と、導電層を前
記第１層上には堆積せず前記第２層上にのみ選択的に堆
積する工程と、前記第１層をストッパー層として用いて
前記導電層を研磨して配線層を形成する工程と、前記第
１層を除去する工程とを具備し、前記第１層の研磨速度
は前記第２層の研磨速度および前記導電層の研磨速度よ
り十分に低いことを特徴とする。
【００１２】この発明では、基板上に形成された誘電体
膜上に第１層を形成し、第１層および前記誘電膜を選択
的にエッチングしてトレンチを形成し、前記誘電体膜お
よび前記第１層上に第２層を形成し、第１層をストッパ
ー層として用いて前記第２層を研磨する。また、トレン
チ内に導電層を形成し、第１層をストッパー層として用
いてこの導電層を研磨する。この場合、第１層の研磨速
度は、第２層の研磨速度に対してもまた導電層の研磨速
度に対しても十分に低いことを特徴とする。したがっ
て、第１層は第２層の研磨時および導電層の研磨時十分
なストッパーとして機能するので研磨後の誘電体膜の表
面は椀状にはならず平坦になる。したがって、トレンチ
内に形成される導電層が薄くならず均一の厚さに形成さ
れ、それにより、形成される配線層のシート抵抗値の増
大が防がれるとともに不所望な短絡の発生が防がれる。
また、下層すなわち第１層が第２層に覆われているの
で、この第２層により誘電膜の窪みにおける短絡が防が
れる。また、導電層を前記第２層上に選択性ＣＶＤ法に
より選択的に堆積するので、ＣＶＤ用チャンバーの壁面
に成長する導電層材料膜を最小におさえられ、それによ
り導電層材料膜の剥がれが生じにくくなり、ウエハの汚
染を実質的になくすことができる。さらにまた、導電層
を前記第２層上にのみ選択的に堆積するので、トレンチ
内の空隙は実質的に形成されない。前記第１層は炭素膜
であることが好ましい。前記第１層は、酸化アルミニウ
ム膜または炭化シリコン膜であってもよい。
【００１３】
【発明の実施の形態】本発明のー実施の形態にかかる半
導体装置の配線層形成方法を添付の図面を参照して詳細
に説明する。図１ないし図１０は、それぞれ、本発明の
ー実施の形態にかかる、半導体装置の配線層形成方法の
各工程における半導体構造の断面を示すものである。
【００１４】図１に示すように、ＳｉＯ2 のような誘電
体膜２を、例えば４０００オングストロームの厚さを有
するシリコン基板１（即ちシリコンウエハ）上に堆積す
る。誘電体膜２の堆積の前工程において、装置層（図示
せず）が基板上に形成してある。この装置層の表面上に
は集積回路が形成されている。図１に示すように、誘電
膜２は前工程処理あるいは下層構造により窪み３を有す
る。
【００１５】基板１に誘電体膜２を堆積した後、図２に
示すように厚さ約８０ナノメータの炭素膜４を誘電体膜
２上に堆積する。次いで、フォトレジスト（即ち感光性
樹脂層）を炭素層４上に形成する。フォトレジストに所
望の配線パターンのマスクを介して露光し、現像処理を
経て、図３に示すようにフォトレジスト・パターン５を
形成する。炭素膜４は反射防止膜として作用し、フォト
レジスト・パターンは下層または基板からの反射の影響
を実質的に受けない。
【００１６】フォトレジスト・パターン５の形成に続い
て、このフォトレジスト・パターン５をマスクとして用
いて、例えば反応性イオン・エッチング法により炭素膜
４と誘電体膜２とを選択エッチングして、図４に示すよ
うに、トレンチ２０を形成する。トレンチの深さは約２
２０ナノメータである。次の工程で、フォトレジスト・
パターン５を化学ドライ・エッチング法（ＣＤＥ）で除
去して、図５に示す構造を得る。あるいは、Ｈ2 ＳＯ4
とＨ2 Ｏ2 との混合溶液を用いて、炭素層４を除去せず
にフォトレジスト・パターン５を選択的に除去してもよ
い。上記のパターンニング処理は例示的なものであり、
他のパターンニング処理を採用しても同様な構造が得ら
れる。
【００１７】次に、厚さ約４０ナノメータの窒化チタン
（ＴｉＮ）膜６を全面すなわち誘電体膜２および炭素膜
４上に堆積して、図６の構造を得る。この窒化チタン膜
６は、続く工程における、タングステン堆積用の接着層
および種層として働く。
【００１８】次いで、炭素膜４上の窒化チタン膜６を化
学機械的研磨法（ＣＭＰ）を用いて研磨する。炭素の研
磨速度は窒化チタンの研磨速度よりも低い。前記種々の
パラメータを持つ典型的な例で、窒化チタン膜６をＣＭ
Ｐ法で研磨したところ炭素膜４の研磨速度が毎分０．５
ナノメータと相当低いのに対し、窒化チタン膜の研磨速
度は毎分２５ナノメータであることが判明した。エッチ
ング選択性（即ち、窒化チタン膜６の研磨速度を炭素膜
４の研磨速度を除算した値）は５０であった。選択性が
５０であったので、炭素の除去は認められなかった。す
なわち、図７に示すように、研磨工程により炭素膜４が
目立って除去されることはない。このように、この実施
の形態では、窒化チタン膜６の形成に先だって窒化チタ
ン膜６の研磨速度より十分に低い研磨速度を有する炭素
膜４を誘電体膜２上に選択的に形成しておき、窒化チタ
ン膜６の研磨の際のストッパー層として十分に機能させ
ているので、誘電体膜２まで研磨が進行するのを効果的
に阻止する。したがって、誘電体膜２の表面が椀状にな
ってしまうことがない。
【００１９】窒化チタン膜６をＣＭＰ法で研磨した後、
導電層であるタングステン膜７を窒化チタン膜６上に選
択性化学蒸着（ＣＶＤ）法で堆積する。タングステン膜
７は炭素膜４上には成長せずトレンチ２０内にのみ成長
するので、図８に示す構造が得られる。選択性ＣＶＤ法
の採用により、ＣＶＤ用チャンバーの壁面上のタングス
テン膜の成長量は最小にとどまり、ＣＶＤ用チャンバー
の壁面からタングステンが剥がれる場合に起きるウエハ
の汚染は実質的に無い。このように、トレンチ２０以外
の誘電体膜２上を炭素膜４で覆っているので、タングス
テン膜７を窒化チタン膜６上にのみ選択性化学蒸着（Ｃ
ＶＤ）法で堆積することができる。選択性ＣＶＤ法の採
用を可能としたことにより、ＣＶＤ用チャンバーの壁面
上のタングステン膜の成長量は最小に抑えることができ
るのでＣＶＤ用チャンバーの壁面からのタングステンの
剥がれを可能性を小さくすることができ、それによりウ
エハの汚染を実質的に無くすことができる。さらにま
た、選択性ＣＶＤ法を用いた場合の堆積速度は比較的高
いので、空隙が生じず、狭いトレンチにも十分に充填す
ることができる。
【００２０】次いで、タングステン膜７をＣＭＰ法で研
磨し配線層を形成する。タングステンの研磨速度は炭素
の研磨速度より非常に高い。すなわち、炭素の研磨速度
はそのタングステンの研磨速度より非常に低い。その結
果、炭素膜４はタングステンを研磨する際のストッパー
層として十分に機能し、誘電体膜２が過度に研磨される
のが防止され、その表面が椀状になってしまうことがな
い。それにより、図９の構造が得られる。なお、研摩速
度が現行のＣＭＰ条件下で十分に低い他の材料、例えば
酸化アルミニウム（Ａｌ2 Ｏ3 ）、炭化シリコン（Ｓｉ
Ｃ）等を炭素膜４に代えて使用することができる。
【００２１】上記のパラメータを持つ実施の形態では、
タングステン膜７の研磨速度は毎分３００ナノメータ
で、炭素膜４の研磨速度は毎分０．５ナノメータ、Ｓｉ
Ｏ2 誘電体膜２の研磨速度は毎分３ナノメータであっ
た。前述の研磨速度を有する膜のいずれにも過度な研磨
が認められなかった。タングステン膜７のこの研磨工程
は、一般にタングステンが炭素膜４上に堆積されないの
で厳密な意味では必要ない。しかしながら、ＣＭＰ法は
タングステン膜表面の平坦化と炭素膜４上に不所望に成
長したタングステンの除去とに有用である。次いで、炭
素膜４を従来のＯ2灰化法により除去する。この灰化処
理により、残存する金属すなわち窒化チタン、タングス
テンを窪み３から除去し、図１０の構造を得る。本実施
の形態においては、灰化処理後、窒化チタンおよびタン
グステンのいずれも窪み３内で見当たらなかった。上述
の方法で製造した半導体装置では、短絡についての歩留
まり(short yield) が、線幅０．３ミクロン、線間隔
０．３ミクロンのパターンの場合で９８％であった。ま
たシート抵抗値は０．７オーム／□から１．０オーム／
□の範囲にあった。
【００２２】短絡についての歩留まりが改良されたのは
次のような理由による。第１に、下層の誘電体膜（この
実施の形態ではＳｉＯ2 膜）が炭素膜に覆われ、この炭
素膜が誘電体膜の窪みが短絡を引き起こすのを防止した
ことにある。さらに、短絡を引き起こす可能性のある、
ＣＶＤ用チャンバーの壁面上のタングステンの剥がれに
よるウエハの汚染が、選択性ＣＶＤの使用により、軽減
されたことである。
【００２３】この発明の他の実施の形態として、誘電体
膜（この実施の形態ではＳｉＯ2 膜）２をＲＩＥ処理し
た後、等方性エッチング（即ち、フォトレジストの下方
向及び横方向エッチング）することも可能である。これ
により、図５に示す構造の形成に続いて、図１１に示す
構造が得られる。すなわち、トレンチ２０を限定する誘
電体膜２の側壁部分が除去され、炭素膜４の張り出し部
が形成される。次に、窒化チタン膜６’をコリメイテッ
ド・スパッタリング堆積法を用いて堆積し、図１２に示
す構造を実現する。この場合、炭素膜４の張り出し部は
スパッタリングに対する傘部として働くので、窒化チタ
ン膜６’はトレンチの底部のみに形成され、側壁上には
生成されない。
【００２４】次いで、窒化チタン膜６’を図７を参照し
て上述したように研磨し、図１３に示す構造を得る。そ
の後、タングステン膜７’を窒化チタン膜６’上に堆積
して、図１４の構造を得る。窒化チタン膜６’はトレン
チの底部のみに形成され、側壁上には生成されていない
ので、この場合、タングステン膜７’はトレンチの側壁
上からは成長しないで、底部のみから成長する。従っ
て、トレンチ内の空隙は実質的に生じない。続いて、タ
ングステン膜７’が研磨され、かつ炭素膜４が上述の方
法で除去され、図１０の構造と同様の構造が得られる。
この実施の形態においても、第１の実施の形態における
のと同様の効果が得られるばかりでなく、上述したよう
に、誘電体膜２を等方性エッチングすることにより炭素
膜４の張り出し部を形成し、この張り出し部を傘部とし
て用いて窒化チタン膜６’をコリメイテッド・スパッタ
リング堆積法を用いて堆積しているので、窒化チタン膜
６’はトレンチの側壁上には形成されず、底部のみに形
成され、そのため、タングステン膜７’はトレンチの側
壁上からは成長しないで、底部のみから成長するので、
トレンチ内の空隙の可能性はー層低くなる。
【００２５】上記の実施の形態ではいずれも、タングス
テンからなる金属配線層を有する半導体装置の製造を参
照して本発明を説明した。しかしながら、本発明は、銅
層や窒化物層等を含む他の金属配線層を有する半導体装
置にも適用可能のものである。なお、金属層は、ビット
線、ワード線、コンタクト線、その他の導電線として、
種々の用途に適用することができる。
【００２６】以上、本発明の実施の形態を図面を参照し
て説明した。しかしながら、本発明は上記実施の形態に
限定されるものではなく、特許請求の範囲を逸脱するこ
となく他の種々の実施の形態が考えられものである。
【００２７】
【発明の効果】以上説明したようにこの発明によれば、
配線層が過度に研磨されることがなく、しかもＣＶＤ用
チャンバーからの配線層の剥がれによるウエハの汚染が
防止される。
【図面の簡単な説明】
【図１】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図２】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図３】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図４】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図５】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図６】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図７】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図８】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図９】この発明のー実施の形態にかかる、半導体装置
の配線層形成方法のー工程を示す図。
【図１０】この発明のー実施の形態にかかる、半導体装
置の配線層形成方法のー工程を示す図。
【図１１】この発明の他の実施の形態にかかる、半導体
装置の配線層形成方法のー工程を示す図。
【図１２】この発明の他の実施の形態にかかる、半導体
装置の配線層形成方法のー工程を示す図。
【図１３】この発明の他の実施の形態にかかる、半導体
装置の配線層形成方法のー工程を示す図。
【図１４】この発明の他の実施の形態にかかる、半導体
装置の配線層形成方法のー工程を示す図。
【図１５】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図１６】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図１７】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図１８】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図１９】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図２０】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図２１】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【図２２】従来の、半導体装置の配線層形成方法のー工
程を示す図。
【符号の説明】
1…シリコン基板、 2…誘電体膜、 3…窪み、 4…炭素
膜、 5…フォトレジスト・パターン、 6、6'…Ｔi Ｎ
膜、 7,7' …タングステン膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−310501（ＪＰ，Ａ) 特開 平６−85074（ＪＰ，Ａ) 特開 平６−69353（ＪＰ，Ａ) 特開 平５−335422（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 21/304

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に誘電体膜を形成する工程と、第
    １層を前記誘電体膜上に形成する工程と、前記第１層お
    よび前記誘電膜を選択的にエッチングしてトレンチを形
    成する工程と、前記誘電体膜および前記第１層上に第２
    層を形成する工程と、前記第１層をストッパー層として
    用いて前記第２層を研磨する工程と、導電層を前記第１
    層上には堆積せず前記第２層上にのみ選択的に堆積する
    工程と、前記第１層をストッパー層として用いて前記導
    電層を研磨して配線層を形成する工程と、前記第１層を
    除去する工程とを具備し、前記第１層の研磨速度は前記
    第２層の研磨速度および前記導電層の研磨速度より十分
    に低いことを特徴とする半導体装置の配線層形成方法。
  2. 【請求項２】 前記導電層がタングステン膜であること
    を特徴とする、請求項１に記載の半導体装置の配線層形
    成方法。
  3. 【請求項３】 前記第２層が窒化チタン膜であることを
    特徴とする、請求項１に記載の半導体装置の配線層形成
    方法。
  4. 【請求項４】 前記選択的にエッチングしてトレンチを
    形成する工程が等方性エッチングを含むことを特徴とす
    る、請求項１に記載の半導体装置の配線層形成方法。
  5. 【請求項５】 前記第２層を形成する工程がコリメイテ
    イッド・スパッタリングを含むことを特徴とする、請求
    項１に記載の半導体装置の配線層形成方法。
  6. 【請求項６】 前記第１層が炭素膜であることを特徴と
    する、請求項１に記載の半導体装置の配線層形成方法。
  7. 【請求項７】 前記第１層を除去する工程がＯ2 灰化処
    理を含むことを特徴とする、請求項１に記載の半導体装
    置の配線層形成方法。
  8. 【請求項８】 前記選択的にエッチングしてトレンチを
    形成する工程がマスクを前記第１層上に形成する工程
    と、前記第１層および前記誘電膜をエッチングする工程
    と、前記マスクを前記第１層から除去する工程とを含む
    ことを特徴とする、請求項１に記載の半導体装置の配線
    層形成方法。
  9. 【請求項９】 前記マスクを除去する工程が化学的ドラ
    イエッチング法を用いる工程を含むことを特徴とする、
    請求項８に記載の半導体装置の配線層形成方法。
  10. 【請求項１０】 前記マスクがフォトレジストであり、
    前記第１層が反射防止膜として作用することを特徴とす
    る、請求項８に記載の半導体装置の配線層形成方法。
  11. 【請求項１１】 前記第１層が酸化アルミニウム膜であ
    ることを特徴とする、請求項１に記載の半導体装置の配
    線層形成方法。
  12. 【請求項１２】 前記第１層が炭化シリコン膜であるこ
    とを特徴とする、請求項１に記載の半導体装置の配線層
    形成方法。
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