JP3230351B2 - 積み上げ拡散層型ｍｏｓ半導体装置の製造方法 - Google Patents
積み上げ拡散層型ｍｏｓ半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、積み上げ拡散層型ＭＯ
Ｓ半導体装置の製造方法、特に積み上げ拡散層とゲート
電極との間の寄生容量を小さくすることができ、高速性
に優れた性能の高い積み上げ拡散層型ＭＯＳ半導体装置
を得ることのできる新規な積み上げ拡散層型ＭＯＳ半導
体装置の製造方法に関する。
Ｓ半導体装置の製造方法、特に積み上げ拡散層とゲート
電極との間の寄生容量を小さくすることができ、高速性
に優れた性能の高い積み上げ拡散層型ＭＯＳ半導体装置
を得ることのできる新規な積み上げ拡散層型ＭＯＳ半導
体装置の製造方法に関する。
【０００２】
【従来の技術】図２（Ａ）乃至（Ｄ）及び図３（Ａ）乃
至（Ｃ）は積み上げ拡散層型ＭＯＳ半導体装置の製造方
法の一つの従来例を工程順に示す断面図であり、図２
（Ａ）乃至（Ｄ）は前半を、図３（Ａ）乃至（Ｃ）は後
半をそれぞれ示している。先ず、図２（Ａ）乃至（Ｄ）
に従って前半について説明する。 （Ａ）半導体基板１の表面部の選択酸化により選択酸化
膜２を形成した後、半導体基板１上に積み上げ拡散層３
を成膜し、その後、層間絶縁膜としても機能するオフセ
ット層４を形成する。図２（Ａ）はオフセット層４形成
後の状態を示す。
至（Ｃ）は積み上げ拡散層型ＭＯＳ半導体装置の製造方
法の一つの従来例を工程順に示す断面図であり、図２
（Ａ）乃至（Ｄ）は前半を、図３（Ａ）乃至（Ｃ）は後
半をそれぞれ示している。先ず、図２（Ａ）乃至（Ｄ）
に従って前半について説明する。 （Ａ）半導体基板１の表面部の選択酸化により選択酸化
膜２を形成した後、半導体基板１上に積み上げ拡散層３
を成膜し、その後、層間絶縁膜としても機能するオフセ
ット層４を形成する。図２（Ａ）はオフセット層４形成
後の状態を示す。
【０００３】（Ｂ）次に、図２（Ｂ）に示すように、レ
ジスト膜５をマスクとしてオフセット層４及び積み上げ
拡散層３を選択的にエッチングする。６はこのエッチン
グによりゲート電極を形成するべきところに形成された
凹部である。 （Ｃ）次に、図２（Ｃ）に示すように、サイドウォール
形成用絶縁膜７をＣＶＤにより形成する。 （Ｄ）次に、図２（Ｄ）に示すように上記サイドウォー
ル形成用絶縁膜７に対するＲＩＥにより上記凹部６の内
側面にサイドウォール７ａを形成する。
ジスト膜５をマスクとしてオフセット層４及び積み上げ
拡散層３を選択的にエッチングする。６はこのエッチン
グによりゲート電極を形成するべきところに形成された
凹部である。 （Ｃ）次に、図２（Ｃ）に示すように、サイドウォール
形成用絶縁膜７をＣＶＤにより形成する。 （Ｄ）次に、図２（Ｄ）に示すように上記サイドウォー
ル形成用絶縁膜７に対するＲＩＥにより上記凹部６の内
側面にサイドウォール７ａを形成する。
【０００４】次に、図３（Ａ）乃至（Ｃ）に従って従来
例の後半について説明する。 （Ａ）次に、図３（Ａ）に示すように、不純物８をイオ
ン注入することによりＶｔｈの調節を行う。 （Ｂ）次に、半導体基板１の表面部を加熱酸化すること
によりゲート絶縁膜９を形成し、その後、断面Ｔ字状の
ゲート電極１０を形成し、そして、積み上げ拡散層３内
の不純物を半導体基板１表面部に拡散させてソース１１
ｓ、ドレイン１１ｄを形成し、しかる後、層間絶縁膜１
２を形成する。図３（Ｂ）は層間絶縁膜１２形成後の状
態を示す。 （Ｃ）その後、層間絶縁膜１２、４に対する選択的エッ
チングによりコンタクトホールを形成し、しかる後、配
線膜１３を形成する。図３（Ｃ）は配線膜１３の形成を
終えた積み上げ拡散層型ＭＯＳ半導体装置を示す。
例の後半について説明する。 （Ａ）次に、図３（Ａ）に示すように、不純物８をイオ
ン注入することによりＶｔｈの調節を行う。 （Ｂ）次に、半導体基板１の表面部を加熱酸化すること
によりゲート絶縁膜９を形成し、その後、断面Ｔ字状の
ゲート電極１０を形成し、そして、積み上げ拡散層３内
の不純物を半導体基板１表面部に拡散させてソース１１
ｓ、ドレイン１１ｄを形成し、しかる後、層間絶縁膜１
２を形成する。図３（Ｂ）は層間絶縁膜１２形成後の状
態を示す。 （Ｃ）その後、層間絶縁膜１２、４に対する選択的エッ
チングによりコンタクトホールを形成し、しかる後、配
線膜１３を形成する。図３（Ｃ）は配線膜１３の形成を
終えた積み上げ拡散層型ＭＯＳ半導体装置を示す。
【０００５】
【発明が解決しようとする課題】ところで、図２、図３
に示す従来の方法により製造した積み上げ拡散層型ＭＯ
Ｓ半導体装置には、断面Ｔ字状のゲート電極１０と積み
上げ拡散層３との間の対向面積が広く、そのためその間
の寄生容量、即ち、ゲートと、ソース／ドレインとの間
の寄生容量が大きくなり、延いては性能、特に高速性の
向上が制約され、また低消費電力化も制約されるという
問題があった。
に示す従来の方法により製造した積み上げ拡散層型ＭＯ
Ｓ半導体装置には、断面Ｔ字状のゲート電極１０と積み
上げ拡散層３との間の対向面積が広く、そのためその間
の寄生容量、即ち、ゲートと、ソース／ドレインとの間
の寄生容量が大きくなり、延いては性能、特に高速性の
向上が制約され、また低消費電力化も制約されるという
問題があった。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、積み上げ拡散層型ＭＯＳ半導体装置
の製造方法において、ゲート電極とソース／ドレインと
の間の寄生容量を小さくし、延いては高速化、低消費電
力化を図り、ＭＯＳトランジスタの性能の向上を図るこ
とを目的とする。
されたものであり、積み上げ拡散層型ＭＯＳ半導体装置
の製造方法において、ゲート電極とソース／ドレインと
の間の寄生容量を小さくし、延いては高速化、低消費電
力化を図り、ＭＯＳトランジスタの性能の向上を図るこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明積み上げ拡散層型
ＭＯＳ半導体装置の製造方法は、ゲート電極の形成後オ
フセット層及びサイドウォールを除去し、ステップカバ
レッジの悪い成膜法によって層間絶縁膜を形成してサイ
ドウォールを除去した部分を外部から密閉する工程を有
することを特徴とする。
ＭＯＳ半導体装置の製造方法は、ゲート電極の形成後オ
フセット層及びサイドウォールを除去し、ステップカバ
レッジの悪い成膜法によって層間絶縁膜を形成してサイ
ドウォールを除去した部分を外部から密閉する工程を有
することを特徴とする。
【０００８】本発明積み上げ拡散層型ＭＯＳ半導体装置
の製造方法によれば、ゲート電極と積み上げ拡散層との
間に存在するサイドウォールを除去し、サイドウォール
を除去した部分をステップカバレッジの悪い成膜法によ
り形成した層間絶縁膜により外部から密閉するので、そ
の間がエアー又は真空からなる中空部となりその誘電率
が小さくなる。従って、ゲートとソース／ドレイン間の
寄生容量を小さくすることができ、延いては高速性に優
れた性能の高い積み上げ拡散層型ＭＯＳ半導体装置を得
ることができる。
の製造方法によれば、ゲート電極と積み上げ拡散層との
間に存在するサイドウォールを除去し、サイドウォール
を除去した部分をステップカバレッジの悪い成膜法によ
り形成した層間絶縁膜により外部から密閉するので、そ
の間がエアー又は真空からなる中空部となりその誘電率
が小さくなる。従って、ゲートとソース／ドレイン間の
寄生容量を小さくすることができ、延いては高速性に優
れた性能の高い積み上げ拡散層型ＭＯＳ半導体装置を得
ることができる。
【０００９】
【実施例】以下、本発明積み上げ拡散層型ＭＯＳ半導体
装置の製造方法を図示実施例に従って詳細に説明する。
図１（Ａ）乃至（Ｄ）は本発明積み上げ拡散層型ＭＯＳ
半導体装置の製造方法の一つの実施例の要部を工程順に
示す断面図である。尚、本積み上げ拡散層型ＭＯＳ半導
体装置の製造方法の説明にあたり積み上げ拡散層３及び
オフセット層４に形成した凹部６の内側面にオフセット
層７ａを形成するまでの工程については図２（Ａ）乃至
（Ｄ）に示した工程と全く同じなので図示、説明を省略
し、それ以後の工程について説明する。そして、全図を
通して共通する部分には共通の符号を付した。
装置の製造方法を図示実施例に従って詳細に説明する。
図１（Ａ）乃至（Ｄ）は本発明積み上げ拡散層型ＭＯＳ
半導体装置の製造方法の一つの実施例の要部を工程順に
示す断面図である。尚、本積み上げ拡散層型ＭＯＳ半導
体装置の製造方法の説明にあたり積み上げ拡散層３及び
オフセット層４に形成した凹部６の内側面にオフセット
層７ａを形成するまでの工程については図２（Ａ）乃至
（Ｄ）に示した工程と全く同じなので図示、説明を省略
し、それ以後の工程について説明する。そして、全図を
通して共通する部分には共通の符号を付した。
【００１０】（Ａ）サイドウォール７ａの形成後、図３
（Ａ）と全く同じように不純物８をイオン打込みしてＶ
ｔｈの調節をし、次に、半導体基板１の表面部を加熱酸
化することによりゲート絶縁膜９を形成し、その後、断
面Ｔ字状のゲート電極１０を形成し、そして、積み上げ
拡散層３内の不純物を半導体基板１表面部に拡散させて
ソース１１ｓ、ドレイン１１ｄを形成する。図１（Ａ）
はソース１１ｓ、ドレイン１１ｄ形成後の状態を示す。
（Ａ）と全く同じように不純物８をイオン打込みしてＶ
ｔｈの調節をし、次に、半導体基板１の表面部を加熱酸
化することによりゲート絶縁膜９を形成し、その後、断
面Ｔ字状のゲート電極１０を形成し、そして、積み上げ
拡散層３内の不純物を半導体基板１表面部に拡散させて
ソース１１ｓ、ドレイン１１ｄを形成する。図１（Ａ）
はソース１１ｓ、ドレイン１１ｄ形成後の状態を示す。
【００１１】（Ｂ）次に、図１（Ｂ）に示すように、オ
フセット層４及びサイドウォール７ａをエッチングによ
り除去する。 （Ｃ）次に、ステップカバレッジの悪い成膜法、例えば
スパッタリングにより図１（Ｃ）に示すように層間絶縁
膜１４を形成する。すると、該層間絶縁膜１４はゲート
電極１０と積み上げ拡散層３との間の部分、即ちサイド
ウォール７ａが除去された部分１５に入り込むことがな
く、その部分１５を外部から密閉する。従って、そのサ
イドウォール７ａが除去された部分１５は真空又はエア
ーからなる中空部となる。
フセット層４及びサイドウォール７ａをエッチングによ
り除去する。 （Ｃ）次に、ステップカバレッジの悪い成膜法、例えば
スパッタリングにより図１（Ｃ）に示すように層間絶縁
膜１４を形成する。すると、該層間絶縁膜１４はゲート
電極１０と積み上げ拡散層３との間の部分、即ちサイド
ウォール７ａが除去された部分１５に入り込むことがな
く、その部分１５を外部から密閉する。従って、そのサ
イドウォール７ａが除去された部分１５は真空又はエア
ーからなる中空部となる。
【００１２】ＳｉＯ2 からなるサイドウォール７ａは
３．９程度の比誘電率を有するが、そのサイドウォール
７ａが真空又はエアーに置換されるので、誘電率は、
３．９分の１に激減する。従って、ゲート電極・ソース
／ドレイン間寄生容量も非常に小さくなる。即ち、略
３．９分の１になる。 （Ｄ）その後、層間絶縁膜１２、４に対する選択的エッ
チングによりコンタクトホールを形成し、しかる後、配
線膜１３を形成する。図１（Ｄ）は配線膜１３の形成を
終えた積み上げ拡散層型ＭＯＳ半導体装置を示す。
３．９程度の比誘電率を有するが、そのサイドウォール
７ａが真空又はエアーに置換されるので、誘電率は、
３．９分の１に激減する。従って、ゲート電極・ソース
／ドレイン間寄生容量も非常に小さくなる。即ち、略
３．９分の１になる。 （Ｄ）その後、層間絶縁膜１２、４に対する選択的エッ
チングによりコンタクトホールを形成し、しかる後、配
線膜１３を形成する。図１（Ｄ）は配線膜１３の形成を
終えた積み上げ拡散層型ＭＯＳ半導体装置を示す。
【００１３】このような積み上げ拡散層型ＭＯＳ半導体
装置の製造方法によれば、ゲート電極と積み上げ拡散層
との間に存在するサイドウォールを除去し、サイドウォ
ールを除去した部分をステップカバレッジの悪い成膜法
により形成した層間絶縁膜により外部から密閉するの
で、その間がエアー又は真空からなる中空部となりその
誘電率が小さくなる。従って、ゲートとソース／ドレイ
ンとの間の寄生容量を小さくすることができ、延いては
高速性に優れた性能の高い積み上げ拡散層型ＭＯＳ半導
体装置を得ることができる。尚、中空部１５は必ずしも
絶縁膜１４により完全に外部から密閉されていることは
必要ではない。サイドウォール７ａが除去された部分が
エアー等の気体で満たされているか真空になっていれば
よい。
装置の製造方法によれば、ゲート電極と積み上げ拡散層
との間に存在するサイドウォールを除去し、サイドウォ
ールを除去した部分をステップカバレッジの悪い成膜法
により形成した層間絶縁膜により外部から密閉するの
で、その間がエアー又は真空からなる中空部となりその
誘電率が小さくなる。従って、ゲートとソース／ドレイ
ンとの間の寄生容量を小さくすることができ、延いては
高速性に優れた性能の高い積み上げ拡散層型ＭＯＳ半導
体装置を得ることができる。尚、中空部１５は必ずしも
絶縁膜１４により完全に外部から密閉されていることは
必要ではない。サイドウォール７ａが除去された部分が
エアー等の気体で満たされているか真空になっていれば
よい。
【００１４】
【発明の効果】本発明積み上げ拡散層型ＭＯＳ半導体装
置の製造方法は、ゲート電極の形成後、オフセット層及
びサイドウォールを除去し、サイドウォールを除去した
部分をステップカバレッジの悪い成膜により層間絶縁膜
を形成することにより該層間絶縁膜にて外部から密閉す
る工程を有することを特徴とするものである。従って、
本発明積み上げ拡散層型ＭＯＳ半導体装置の製造方法に
よれば、ゲート電極と積み上げ拡散層との間に存在する
サイドウォールを除去し、サイドウォールを除去した部
分をステップカバレッジの悪い成膜法により形成した層
間絶縁膜により外部から密閉するので、その間がエアー
又は真空からなる中空部となりその誘電率が小さくな
る。従って、ゲートとソース／ドレイン間の寄生容量を
小さくすることができ、延いては高速性に優れた性能の
高い積み上げ拡散層型ＭＯＳ半導体装置を得ることがで
きる。
置の製造方法は、ゲート電極の形成後、オフセット層及
びサイドウォールを除去し、サイドウォールを除去した
部分をステップカバレッジの悪い成膜により層間絶縁膜
を形成することにより該層間絶縁膜にて外部から密閉す
る工程を有することを特徴とするものである。従って、
本発明積み上げ拡散層型ＭＯＳ半導体装置の製造方法に
よれば、ゲート電極と積み上げ拡散層との間に存在する
サイドウォールを除去し、サイドウォールを除去した部
分をステップカバレッジの悪い成膜法により形成した層
間絶縁膜により外部から密閉するので、その間がエアー
又は真空からなる中空部となりその誘電率が小さくな
る。従って、ゲートとソース／ドレイン間の寄生容量を
小さくすることができ、延いては高速性に優れた性能の
高い積み上げ拡散層型ＭＯＳ半導体装置を得ることがで
きる。
【図１】（Ａ）乃至（Ｄ）は本発明積み上げ拡散層型Ｍ
ＯＳ半導体装置の製造方法の一つの実施例の要部を示す
断面図である。
ＯＳ半導体装置の製造方法の一つの実施例の要部を示す
断面図である。
【図２】（Ａ）乃至（Ｄ）は積み上げ拡散層型ＭＯＳ半
導体装置の製造方法の従来例の前半を工程順に示す断面
図である。
導体装置の製造方法の従来例の前半を工程順に示す断面
図である。
【図３】（Ａ）乃至（Ｃ）は積み上げ拡散層型ＭＯＳ半
導体装置の製造方法の従来例の後半を工程順に示す断面
図である。
導体装置の製造方法の従来例の後半を工程順に示す断面
図である。
１ 半導体基板 ３ 積み上げ拡散層 ４ オフセット層 ６ 凹部 ７ａ サイドウォール １０ ゲート電極 １５ 中空部
Claims (1)
- 【請求項１】 半導体基板上に積み上げ拡散層とそれを
覆うオフセット層を形成する工程と、 上記積み上げ拡散層及びオフセット層の少なくともゲー
ト電極を形成すべき部分を除去するエッチング工程と、 上記積み上げ拡散層及びオフセット層の除去によりゲー
ト電極を形成すべき部分に形成された凹部の内側面にサ
イドウォールを形成する工程と、 上記サイドウォールの内側の部分にゲート電極を形成す
る工程と、 を有する積み上げ拡散層型ＭＯＳ半導体装置の製造方法
において、 上記ゲート電極の形成後、上記オフセット層及びサイド
ウォールを除去する工程と、 ステップカバレッジの悪い成膜法によって層間絶縁膜を
形成することにより該層間絶縁膜によってサイドウォー
ルを除去した部分を外部から密閉する工程と、 を有する ことを特徴とする積み上げ拡散層型ＭＯＳ半導
体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25383493A JP3230351B2 (ja) | 1993-09-14 | 1993-09-14 | 積み上げ拡散層型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25383493A JP3230351B2 (ja) | 1993-09-14 | 1993-09-14 | 積み上げ拡散層型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786589A JPH0786589A (ja) | 1995-03-31 |
| JP3230351B2 true JP3230351B2 (ja) | 2001-11-19 |
Family
ID=17256789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25383493A Expired - Fee Related JP3230351B2 (ja) | 1993-09-14 | 1993-09-14 | 積み上げ拡散層型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230351B2 (ja) |
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|---|---|---|---|---|
| KR100360873B1 (ko) * | 1995-07-07 | 2003-03-03 | 엘지전자 주식회사 | 박막트랜지스터제조방법 |
| JP3413823B2 (ja) * | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| DE10304722A1 (de) * | 2002-05-11 | 2004-08-19 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| KR100623328B1 (ko) * | 2002-07-05 | 2006-09-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법 |
| JP4065797B2 (ja) * | 2003-03-05 | 2008-03-26 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US8729608B2 (en) | 2012-01-31 | 2014-05-20 | Panasonic Corporation | Semiconductor device and method of manufacturing the device |
| JP6233236B2 (ja) * | 2014-08-08 | 2017-11-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-09-14 JP JP25383493A patent/JP3230351B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0786589A (ja) | 1995-03-31 |
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