JP3222723B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に膜形成
を行うようにしてなる半導体装置の製造方法に関する。
を行うようにしてなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上への膜の形成は、半
導体基板を一定の温度に保持し、そこに所望の反応ガス
を流量を一定に制御して供給するようにした化学気相成
長方法や熱酸化方法によって行われてきた。
導体基板を一定の温度に保持し、そこに所望の反応ガス
を流量を一定に制御して供給するようにした化学気相成
長方法や熱酸化方法によって行われてきた。
【０００３】これらの方法を用いて形成された膜は、そ
の厚さが反応ガスの流れ及び拡散の影響を強く受けたも
のとなる。特に、複数枚の半導体基板を上下に互いに間
隔を設けて重ねた状態で膜形成を行うバッチ式の装置で
は、装置内の反応ガスの上流側にある半導体基板と下流
側にある半導体基板とで膜の成長速度が異なり、また一
枚の半導体基板上においては基板面の位置によっても膜
の成長速度が異なってくる。これにより形成された膜の
厚さに不均一性が生じ、この膜を用いて形成した素子の
安定動作に重大な影響を与えることになる。
の厚さが反応ガスの流れ及び拡散の影響を強く受けたも
のとなる。特に、複数枚の半導体基板を上下に互いに間
隔を設けて重ねた状態で膜形成を行うバッチ式の装置で
は、装置内の反応ガスの上流側にある半導体基板と下流
側にある半導体基板とで膜の成長速度が異なり、また一
枚の半導体基板上においては基板面の位置によっても膜
の成長速度が異なってくる。これにより形成された膜の
厚さに不均一性が生じ、この膜を用いて形成した素子の
安定動作に重大な影響を与えることになる。
【０００４】以下、従来例を図５乃至図７により説明す
る。図５は従来より使用されている代表的なバッチ式Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）装置の概略構成を示す縦断面図であり、図６は
ＣＶＤ装置内の異なる位置の半導体基板に形成された膜
の平均膜厚を示す図であり、図７は一枚の半導体基板に
おける膜厚分布図である。
る。図５は従来より使用されている代表的なバッチ式Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）装置の概略構成を示す縦断面図であり、図６は
ＣＶＤ装置内の異なる位置の半導体基板に形成された膜
の平均膜厚を示す図であり、図７は一枚の半導体基板に
おける膜厚分布図である。
【０００５】図５において、１はＣＶＤ装置のチャンバ
であり、チャンバ１内には内管２が立設されており、こ
の内管２内にはチャンバ１の下方側から基板保持治具３
が出し入れされるようになっている。そして基板保持治
具３には膜の形成に際し、複数枚（図５では１０枚）の
半導体基板４が上下方向に所定間隔を設けるようにして
水平に保持される。
であり、チャンバ１内には内管２が立設されており、こ
の内管２内にはチャンバ１の下方側から基板保持治具３
が出し入れされるようになっている。そして基板保持治
具３には膜の形成に際し、複数枚（図５では１０枚）の
半導体基板４が上下方向に所定間隔を設けるようにして
水平に保持される。
【０００６】また内管２の下部には内管２内部に反応ガ
スを導入するガス導入管５が設けられていると共に、チ
ャンバ１の下部には反応ガスを排出するガス排出管６が
設けられている。そしてガス導入管５から導入された反
応ガスは図５中に実線矢印で示すように内管２内を上方
に向けて流れ、内管２の上端とチャンバ１の天井面との
間の上部間隙から内管２とチャンバ１の間の側部間隙を
下方に向けて流れ、ガス排出管６から外部に排出され
る。
スを導入するガス導入管５が設けられていると共に、チ
ャンバ１の下部には反応ガスを排出するガス排出管６が
設けられている。そしてガス導入管５から導入された反
応ガスは図５中に実線矢印で示すように内管２内を上方
に向けて流れ、内管２の上端とチャンバ１の天井面との
間の上部間隙から内管２とチャンバ１の間の側部間隙を
下方に向けて流れ、ガス排出管６から外部に排出され
る。
【０００７】そして、このように構成されたＣＶＤ装置
を用いＴＥＯＳ（テトラエトキシオキシシラン）と酸素
を反応ガスとし、半導体基板４上にＳｉＯ2 膜を堆積さ
せる場合、先ず基板保持治具３に保持された半導体基板
４が所定の温度、例えば７００℃になるようにチャンバ
１内を加熱しておく。この温度状態を維持しながら内管
２内に反応ガスを継続して導入し、半導体基板４上に膜
を堆積させる。その後、内部を流通させ反応を終えた後
の反応ガスをガス排出管６から外部に排出する。
を用いＴＥＯＳ（テトラエトキシオキシシラン）と酸素
を反応ガスとし、半導体基板４上にＳｉＯ2 膜を堆積さ
せる場合、先ず基板保持治具３に保持された半導体基板
４が所定の温度、例えば７００℃になるようにチャンバ
１内を加熱しておく。この温度状態を維持しながら内管
２内に反応ガスを継続して導入し、半導体基板４上に膜
を堆積させる。その後、内部を流通させ反応を終えた後
の反応ガスをガス排出管６から外部に排出する。
【０００８】このような工程を経て基板保持治具３に保
持された半導体基板４上に所定の膜厚のＳｉＯ2 膜が堆
積される。
持された半導体基板４上に所定の膜厚のＳｉＯ2 膜が堆
積される。
【０００９】しかし、各半導体基板４上に堆積されたＳ
ｉＯ2 膜の膜厚は、図６及び図７のようなものとなって
いる。すなわち、図６に示されるように半導体基板４の
平均膜厚を比較した場合反応ガスの流れの上流側及び下
流側に位置する半導体基板４の膜厚が減少したものとな
り、下流部分では中流部分に対し１０％以下でのばらつ
きが生じる。
ｉＯ2 膜の膜厚は、図６及び図７のようなものとなって
いる。すなわち、図６に示されるように半導体基板４の
平均膜厚を比較した場合反応ガスの流れの上流側及び下
流側に位置する半導体基板４の膜厚が減少したものとな
り、下流部分では中流部分に対し１０％以下でのばらつ
きが生じる。
【００１０】これは上流側では気相での反応が十分に進
行しないうちに半導体基板４に反応ガスが到達するため
に堆積速度が低下するためであり、また下流側では上流
側で反応ガスが消費され供給不足となるためである。そ
して、この下流側での膜厚減少を防ぐために供給する反
応ガスを増加させるとガス流速が早くなり、上流側での
膜厚減少を促進してしまうことになり、均一な膜厚とな
るよう膜を形成することは非常に難しいものであった。
行しないうちに半導体基板４に反応ガスが到達するため
に堆積速度が低下するためであり、また下流側では上流
側で反応ガスが消費され供給不足となるためである。そ
して、この下流側での膜厚減少を防ぐために供給する反
応ガスを増加させるとガス流速が早くなり、上流側での
膜厚減少を促進してしまうことになり、均一な膜厚とな
るよう膜を形成することは非常に難しいものであった。
【００１１】また、図７に示すように半導体基板４上の
膜厚の分布は、中心部が外周部に比べ薄膜化する。薄膜
化の割合は直径８インチの半導体基板では５〜１０％以
下でのばらつきとなる。これはバッチ式ＣＶＤ装置で
は、半導体基板４の中心部への反応ガスの供給が熱拡散
のみで行われるためで、同様に半導体基板４上の膜厚の
分布を均一なものとすることは非常に難しいものとなっ
ていた。
膜厚の分布は、中心部が外周部に比べ薄膜化する。薄膜
化の割合は直径８インチの半導体基板では５〜１０％以
下でのばらつきとなる。これはバッチ式ＣＶＤ装置で
は、半導体基板４の中心部への反応ガスの供給が熱拡散
のみで行われるためで、同様に半導体基板４上の膜厚の
分布を均一なものとすることは非常に難しいものとなっ
ていた。
【００１２】さらに、膜形成を反応ガスを流しながら行
うために膜形成に寄与しなかった未反応の反応ガスが反
応終了後のガスと共に排出されてしまい、反応ガスを多
量にチャンバ内に導入しなければならなかった。
うために膜形成に寄与しなかった未反応の反応ガスが反
応終了後のガスと共に排出されてしまい、反応ガスを多
量にチャンバ内に導入しなければならなかった。
【００１３】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
形成された膜の半導体基板間でのばらつきが少なく、ま
た半導体基板面内でのばらつきも少ない膜厚均一性の良
好な膜形成が反応ガス量を低減させながら行える半導体
装置の製造方法を提供することにある。
みて本発明はなされたもので、その目的とするところは
形成された膜の半導体基板間でのばらつきが少なく、ま
た半導体基板面内でのばらつきも少ない膜厚均一性の良
好な膜形成が反応ガス量を低減させながら行える半導体
装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、チャンバ内に半導体基板を保持し、反応ガス
雰囲気中で気相化学反応により半導体基板にＳｉＯ ２ 膜
の形成を行うようにした半導体装置の製造方法におい
て、反応ガスを４００℃以下の第１の温度にてチャンバ
内に導入し貯溜するガス導入工程と、このガス導入工程
の後に反応ガスが熱分解して膜形成反応が行なわれる第
２の温度に、３０℃／分以上の昇温速度で昇温してＳｉ
Ｏ ２ 膜の形成を行う昇温膜形成工程とを有することを特
徴とするものであり、さらに、第１の温度での膜形成速
度が、第２の温度での薄膜形成速度の１／１０以下であ
ることを特徴とするものであり、さらに、ガス導入工程
と昇温膜形成工程とを、昇温膜形成工程後に貯溜する反
応ガスを放出するようにして少なくとも２回以上繰り返
すことによって膜形成を行うようにしたことを特徴とす
るものである。
造方法は、チャンバ内に半導体基板を保持し、反応ガス
雰囲気中で気相化学反応により半導体基板にＳｉＯ ２ 膜
の形成を行うようにした半導体装置の製造方法におい
て、反応ガスを４００℃以下の第１の温度にてチャンバ
内に導入し貯溜するガス導入工程と、このガス導入工程
の後に反応ガスが熱分解して膜形成反応が行なわれる第
２の温度に、３０℃／分以上の昇温速度で昇温してＳｉ
Ｏ ２ 膜の形成を行う昇温膜形成工程とを有することを特
徴とするものであり、さらに、第１の温度での膜形成速
度が、第２の温度での薄膜形成速度の１／１０以下であ
ることを特徴とするものであり、さらに、ガス導入工程
と昇温膜形成工程とを、昇温膜形成工程後に貯溜する反
応ガスを放出するようにして少なくとも２回以上繰り返
すことによって膜形成を行うようにしたことを特徴とす
るものである。
【００１５】
【作用】上記のように構成された半導体装置の製造方法
は、ＳｉＯ ２ 膜を形成する反応ガスを、反応ガスを４０
０℃以下の第１の温度で半導体基板近傍に導入後、反応
ガスが熱分解して膜形成反応が行なわれる第２の温度
に、３０℃／分以上の昇温速度で昇温してＳｉＯ ２ 膜の
形成を行うようにしている。このため、反応ガスを流通
させながら膜形成を行うときのように反応ガスに分布が
生じず、装置内の位置や半導体基板の面内の位置に係わ
りなく所定の膜形成温度での膜形成が均一に行われ、半
導体基板間でのばらつきが少なく、また半導体基板面内
でのばらつきが少なくて膜厚均一性の良好な膜形成が行
える。
は、ＳｉＯ ２ 膜を形成する反応ガスを、反応ガスを４０
０℃以下の第１の温度で半導体基板近傍に導入後、反応
ガスが熱分解して膜形成反応が行なわれる第２の温度
に、３０℃／分以上の昇温速度で昇温してＳｉＯ ２ 膜の
形成を行うようにしている。このため、反応ガスを流通
させながら膜形成を行うときのように反応ガスに分布が
生じず、装置内の位置や半導体基板の面内の位置に係わ
りなく所定の膜形成温度での膜形成が均一に行われ、半
導体基板間でのばらつきが少なく、また半導体基板面内
でのばらつきが少なくて膜厚均一性の良好な膜形成が行
える。
【００１６】
【実施例】以下、本発明の一実施例を図１乃至図４を参
照して説明する。図１は実施例に係るバッチ式ＣＶＤ装
置の概略構成を示す縦断面図であり、図２は膜形成のシ
ーケンス図であり、図３はＣＶＤ装置内の異なる位置の
半導体基板に形成された膜の平均膜厚を示す図であり、
図４は一枚の半導体基板における膜厚分布図である。
照して説明する。図１は実施例に係るバッチ式ＣＶＤ装
置の概略構成を示す縦断面図であり、図２は膜形成のシ
ーケンス図であり、図３はＣＶＤ装置内の異なる位置の
半導体基板に形成された膜の平均膜厚を示す図であり、
図４は一枚の半導体基板における膜厚分布図である。
【００１７】図１において、ＣＶＤ装置は図示しない断
熱壁を有するケース内にチャンバ１１を収納して構成さ
れている。チャンバ１１内には内管１２が立設されてい
て、これにより内管１２の上端とチャンバ１１の天井面
との間に上部間隙１３を形成し、内管１２とチャンバ１
１の内側壁面との間に下部が閉塞された環状の側部間隙
１４を形成している。
熱壁を有するケース内にチャンバ１１を収納して構成さ
れている。チャンバ１１内には内管１２が立設されてい
て、これにより内管１２の上端とチャンバ１１の天井面
との間に上部間隙１３を形成し、内管１２とチャンバ１
１の内側壁面との間に下部が閉塞された環状の側部間隙
１４を形成している。
【００１８】また、チャンバ１１は下端部が底板１５に
よって閉塞されており、この底板１５上には基板保持治
具１６が取り付けられている。そして底板１５を取り付
け取り外すことによって基板保持治具１６が内管１２の
下方側から出し入れ出来るようになっていて、基板保持
治具１６には、膜を形成するに際し複数枚（図１では１
０枚）の半導体基板１７が上下方向に所定間隔を設ける
ようにして水平に保持される。
よって閉塞されており、この底板１５上には基板保持治
具１６が取り付けられている。そして底板１５を取り付
け取り外すことによって基板保持治具１６が内管１２の
下方側から出し入れ出来るようになっていて、基板保持
治具１６には、膜を形成するに際し複数枚（図１では１
０枚）の半導体基板１７が上下方向に所定間隔を設ける
ようにして水平に保持される。
【００１９】一方、チャンバ１１及び内管１２の下部に
は側壁を貫通して内管１２内部に反応ガスを導入するガ
ス導入管１８が設けられ、その先端部は上方に向けて開
口している。またチャンバ１１の下部には反応ガスを排
出するガス排出管１９が設けられていると共に、ガス排
出管１９には反応ガスの排出やチャンバ１１内を排気減
圧するためのポンプ２０が挿入されている。
は側壁を貫通して内管１２内部に反応ガスを導入するガ
ス導入管１８が設けられ、その先端部は上方に向けて開
口している。またチャンバ１１の下部には反応ガスを排
出するガス排出管１９が設けられていると共に、ガス排
出管１９には反応ガスの排出やチャンバ１１内を排気減
圧するためのポンプ２０が挿入されている。
【００２０】さらに、チャンバ１１の外側には通風間隙
２１を間に設けるようにしてチャンバ１１内を加熱昇温
する加熱器２２が設けられている。なお、チャンバ１１
内の降温は、加熱器２２での加熱を停止させた後にケー
ス外から取り入れた空気を図１中に破線矢印で示すよう
通風間隙２１に強制的に流して行う。
２１を間に設けるようにしてチャンバ１１内を加熱昇温
する加熱器２２が設けられている。なお、チャンバ１１
内の降温は、加熱器２２での加熱を停止させた後にケー
ス外から取り入れた空気を図１中に破線矢印で示すよう
通風間隙２１に強制的に流して行う。
【００２１】次に、図２により上述のように構成したＣ
ＶＤ装置による半導体基板１７上への膜、例えばＳｉＯ
2 膜の形成方法について説明する。
ＶＤ装置による半導体基板１７上への膜、例えばＳｉＯ
2 膜の形成方法について説明する。
【００２２】先ず、第１の工程で常温状態で平円板状の
半導体基板１７を、相互の上下方向の間隔を１ｃｍに保
持して１０枚搭載した基板保持治具１６をチャンバ１１
内に収納する。
半導体基板１７を、相互の上下方向の間隔を１ｃｍに保
持して１０枚搭載した基板保持治具１６をチャンバ１１
内に収納する。
【００２３】続いて、第２の工程でガス導入管１８を閉
止し、ポンプ２０によりチャンバ１１内の圧力が１ｍｍ
Ｔｏｒｒ（約０．１３パスカル）になるまで真空引きす
る。チャンバ１１内が所定の圧力となった時点でポンプ
２０を停止しガス排出管１９を閉止する。
止し、ポンプ２０によりチャンバ１１内の圧力が１ｍｍ
Ｔｏｒｒ（約０．１３パスカル）になるまで真空引きす
る。チャンバ１１内が所定の圧力となった時点でポンプ
２０を停止しガス排出管１９を閉止する。
【００２４】その後、第３の工程で加熱器２２によりチ
ャンバ１１内を加熱昇温し、反応ガスとして使用するＴ
ＥＯＳがほとんど熱分解しない４００℃以下の第１の温
度、例えば３００℃にした状態にする。このようにした
状態でチャンバ１１内の圧力が１Ｔｏｒｒ（約１．３×
１０2 パスカル）となるまでガス導入管１８を介して反
応ガスのＴＥＯＳを導入する。チャンバ１１内が所定の
圧力となった時点で反応ガスの導入を停止し、ガス導入
管１８を閉止して、反応ガスをチャンバ１１内に封じ込
めた状態にする。なお、本工程での反応ガスを導入する
際の第１の温度は、その温度での膜形成速度が本工程以
降の第５の工程での膜形成時の第２の温度での膜形成速
度の１／１０以下となるようにする。
ャンバ１１内を加熱昇温し、反応ガスとして使用するＴ
ＥＯＳがほとんど熱分解しない４００℃以下の第１の温
度、例えば３００℃にした状態にする。このようにした
状態でチャンバ１１内の圧力が１Ｔｏｒｒ（約１．３×
１０2 パスカル）となるまでガス導入管１８を介して反
応ガスのＴＥＯＳを導入する。チャンバ１１内が所定の
圧力となった時点で反応ガスの導入を停止し、ガス導入
管１８を閉止して、反応ガスをチャンバ１１内に封じ込
めた状態にする。なお、本工程での反応ガスを導入する
際の第１の温度は、その温度での膜形成速度が本工程以
降の第５の工程での膜形成時の第２の温度での膜形成速
度の１／１０以下となるようにする。
【００２５】次に、第４の工程でさらに加熱器２２によ
りチャンバ１１内を加熱昇温し、反応ガスのＴＥＯＳが
熱分解を開始する温度以上である膜形成を行う６５０℃
〜７５０℃の第２の温度、例えば７００℃の状態になる
ようにする。この時の昇温速度は、反応ガスが熱分解開
始温度を越えると半導体基板１７上への膜形成が始まる
ために早い方がよく、また膜形成を行う温度が高いほど
早い方がよく、例えば３０℃／分以上の速度となるよう
にする。
りチャンバ１１内を加熱昇温し、反応ガスのＴＥＯＳが
熱分解を開始する温度以上である膜形成を行う６５０℃
〜７５０℃の第２の温度、例えば７００℃の状態になる
ようにする。この時の昇温速度は、反応ガスが熱分解開
始温度を越えると半導体基板１７上への膜形成が始まる
ために早い方がよく、また膜形成を行う温度が高いほど
早い方がよく、例えば３０℃／分以上の速度となるよう
にする。
【００２６】そして、第５の工程でチャンバ１１内を膜
形成を行う温度の７００℃の状態を５分間保持し、半導
体基板１７上へＳｉＯ2 膜の形成を行う。この１回５分
間の形成時間の間に膜厚が約０．０２μｍ程度のＳｉＯ
2 膜の堆積形成が行われる。膜の形成速度は反応ガスが
新たに供給されないので堆積が進むにつれて遅くなる。
なお、１回の形成時間は、堆積が行われることによって
チャンバ１１内の反応ガスの圧力が低下しＳｉＯ2 膜の
形成速度が減少するので、当初に封じ込める反応ガスの
ガス圧力、膜形成を行う温度、さらに形成される膜厚や
半導体基板１７の保持間隔等を考慮して予め設定するな
どして制御することができる。
形成を行う温度の７００℃の状態を５分間保持し、半導
体基板１７上へＳｉＯ2 膜の形成を行う。この１回５分
間の形成時間の間に膜厚が約０．０２μｍ程度のＳｉＯ
2 膜の堆積形成が行われる。膜の形成速度は反応ガスが
新たに供給されないので堆積が進むにつれて遅くなる。
なお、１回の形成時間は、堆積が行われることによって
チャンバ１１内の反応ガスの圧力が低下しＳｉＯ2 膜の
形成速度が減少するので、当初に封じ込める反応ガスの
ガス圧力、膜形成を行う温度、さらに形成される膜厚や
半導体基板１７の保持間隔等を考慮して予め設定するな
どして制御することができる。
【００２７】次に、第６の工程で加熱器２２による加熱
を停止し、冷却空気を通風間隙２１に強制的に流してチ
ャンバ１１内の降温を行う。降温は反応ガスがほとんど
熱分解しない第１の温度、例えば３００℃にチャンバ１
１内がなるまで行う。
を停止し、冷却空気を通風間隙２１に強制的に流してチ
ャンバ１１内の降温を行う。降温は反応ガスがほとんど
熱分解しない第１の温度、例えば３００℃にチャンバ１
１内がなるまで行う。
【００２８】次に、第７の工程でポンプ２０によりチャ
ンバ１１内の圧力が１ｍｍＴｏｒｒ（約０．１３パスカ
ル）になるまで真空引きし、チャンバ１１内に残留する
反応副生成物を排出する。そしてチャンバ１１内が所定
の圧力となった時点でポンプ２０を停止しガス排出管１
９を閉止する。
ンバ１１内の圧力が１ｍｍＴｏｒｒ（約０．１３パスカ
ル）になるまで真空引きし、チャンバ１１内に残留する
反応副生成物を排出する。そしてチャンバ１１内が所定
の圧力となった時点でポンプ２０を停止しガス排出管１
９を閉止する。
【００２９】次に、第８の工程でチャンバ１１内の温度
を反応ガスがほとんど熱分解しない第１の温度の３００
℃以下に維持した状態で、再びチャンバ１１内の圧力が
１Ｔｏｒｒ（約１．３×１０2 パスカル）となるまでガ
ス導入管１８を介して反応ガスのＴＥＯＳを導入する。
チャンバ１１内が所定の圧力となった時点で反応ガスの
導入を停止し、ガス導入管１８を閉止して、反応ガスを
チャンバ１１内に封じ込めた状態にする。
を反応ガスがほとんど熱分解しない第１の温度の３００
℃以下に維持した状態で、再びチャンバ１１内の圧力が
１Ｔｏｒｒ（約１．３×１０2 パスカル）となるまでガ
ス導入管１８を介して反応ガスのＴＥＯＳを導入する。
チャンバ１１内が所定の圧力となった時点で反応ガスの
導入を停止し、ガス導入管１８を閉止して、反応ガスを
チャンバ１１内に封じ込めた状態にする。
【００３０】その後、上記の第４の工程から第６の工程
を間に第７及び第８の工程を挟み入れて２回繰り返し、
半導体基板１７の上面に膜厚が約０．０２μｍのＳｉＯ
2 膜を全部で３層、約０．０６μｍ程度となるように堆
積形成させ、所望の膜厚となるようにする。そしてＳｉ
Ｏ2 膜の膜厚が約０．０６μｍとなった時点で減圧状態
のチャンバ１１内を常圧状態に復帰させ、チャンバ１１
内から所定膜厚のＳｉＯ2 膜が形成された半導体基板１
７を取り出す。
を間に第７及び第８の工程を挟み入れて２回繰り返し、
半導体基板１７の上面に膜厚が約０．０２μｍのＳｉＯ
2 膜を全部で３層、約０．０６μｍ程度となるように堆
積形成させ、所望の膜厚となるようにする。そしてＳｉ
Ｏ2 膜の膜厚が約０．０６μｍとなった時点で減圧状態
のチャンバ１１内を常圧状態に復帰させ、チャンバ１１
内から所定膜厚のＳｉＯ2 膜が形成された半導体基板１
７を取り出す。
【００３１】このような各工程を経てＳｉＯ2 膜が形成
された半導体基板１７について、その形成されたＳｉＯ
2 膜の膜厚の分布を調べたところ、図３及び図４に示す
結果が得られた。
された半導体基板１７について、その形成されたＳｉＯ
2 膜の膜厚の分布を調べたところ、図３及び図４に示す
結果が得られた。
【００３２】すなわち、ＣＶＤ装置内の異なる位置ａ，
ｂ，〜，ｊにそれぞれ配置された半導体基板１７上のＳ
ｉＯ2 膜の平均膜厚は、図３に示されるように１回目、
２回目、さらに３回目の堆積で形成された各層の膜厚と
も半導体基板１７が配置された位置に関係されることな
くほとんど差がなく、３層合計の膜厚についても半導体
基板１７が配置された位置に関係なくほとんど差がない
均等なものとなっている。また、一枚の半導体基板１７
の上面に形成されたＳｉＯ2 膜の膜厚分布は、図４に示
されるように中心部と外周部とで差がなく、半導体基板
１７の上面全体が均等な膜厚となっている。
ｂ，〜，ｊにそれぞれ配置された半導体基板１７上のＳ
ｉＯ2 膜の平均膜厚は、図３に示されるように１回目、
２回目、さらに３回目の堆積で形成された各層の膜厚と
も半導体基板１７が配置された位置に関係されることな
くほとんど差がなく、３層合計の膜厚についても半導体
基板１７が配置された位置に関係なくほとんど差がない
均等なものとなっている。また、一枚の半導体基板１７
の上面に形成されたＳｉＯ2 膜の膜厚分布は、図４に示
されるように中心部と外周部とで差がなく、半導体基板
１７の上面全体が均等な膜厚となっている。
【００３３】以上の通り、本実施例によれば形成された
膜は装置内の依存性が少なくて半導体基板１７間での膜
厚のばらつきが少なく、また同一の半導体基板１７面内
での依存性も少なくて膜厚のばらつきも少なくなってお
り、膜厚均一性の優れた膜形成が行える。さらに、形成
工程の繰り返し回数によらず均一な膜厚が得られるの
で、所望膜厚が得られるまで反応ガスの供給、昇温、膜
形成、降温の上記の各工程を繰り返し行うことで均一で
より厚い膜厚の膜を半導体基板１７に形成することがで
きる。
膜は装置内の依存性が少なくて半導体基板１７間での膜
厚のばらつきが少なく、また同一の半導体基板１７面内
での依存性も少なくて膜厚のばらつきも少なくなってお
り、膜厚均一性の優れた膜形成が行える。さらに、形成
工程の繰り返し回数によらず均一な膜厚が得られるの
で、所望膜厚が得られるまで反応ガスの供給、昇温、膜
形成、降温の上記の各工程を繰り返し行うことで均一で
より厚い膜厚の膜を半導体基板１７に形成することがで
きる。
【００３４】また、チャンバ１１内には１回の反応で形
成する膜厚に対応した反応ガスのみを導入し反応を完結
させればよく、余分に反応ガスを導入して未反応のまま
排出させてしまうことがない。このため、所定の厚さの
膜を形成する際に要する反応ガス量を少なくすることが
できる。
成する膜厚に対応した反応ガスのみを導入し反応を完結
させればよく、余分に反応ガスを導入して未反応のまま
排出させてしまうことがない。このため、所定の厚さの
膜を形成する際に要する反応ガス量を少なくすることが
できる。
【００３５】なお、上記の膜形成ではＳｉＯ2 膜を反応
ガスにＴＥＯＳを用いて行うシーケンスを示したが、こ
れに限定されるものではなく、反応ガスに酸素を用いて
反応ガスの供給、昇温、膜形成、降温の各工程を経て熱
酸化を行ってＳｉＯ2 膜を形成するようにしてもよく、
また多結晶シリコン、非晶質シリコン、ドープトシリコ
ン等の膜を所定の反応ガスを用い、反応ガスの供給、昇
温、膜形成、降温の各工程を対応する温度状態にして実
行し形成するようにしてもよい。
ガスにＴＥＯＳを用いて行うシーケンスを示したが、こ
れに限定されるものではなく、反応ガスに酸素を用いて
反応ガスの供給、昇温、膜形成、降温の各工程を経て熱
酸化を行ってＳｉＯ2 膜を形成するようにしてもよく、
また多結晶シリコン、非晶質シリコン、ドープトシリコ
ン等の膜を所定の反応ガスを用い、反応ガスの供給、昇
温、膜形成、降温の各工程を対応する温度状態にして実
行し形成するようにしてもよい。
【００３６】
【発明の効果】以上の説明から明らかなように本発明
は、ＳｉＯ ２ 膜を形成するに際し、反応ガスを４００℃
以下の第１の温度で半導体基板近傍に導入後、反応ガス
が熱分解して膜形成反応が行なわれる第２の温度に、３
０℃／分以上の昇温速度で昇温して膜の形成を行う構成
としたことにより、形成された膜の半導体基板間でのば
らつきが少なく、また半導体基板面内でのばらつきが少
なく膜厚均一性も良好な膜形成が行え、さらに所要とす
る反応ガス量を低減することができる等の効果を奏す
る。
は、ＳｉＯ ２ 膜を形成するに際し、反応ガスを４００℃
以下の第１の温度で半導体基板近傍に導入後、反応ガス
が熱分解して膜形成反応が行なわれる第２の温度に、３
０℃／分以上の昇温速度で昇温して膜の形成を行う構成
としたことにより、形成された膜の半導体基板間でのば
らつきが少なく、また半導体基板面内でのばらつきが少
なく膜厚均一性も良好な膜形成が行え、さらに所要とす
る反応ガス量を低減することができる等の効果を奏す
る。
【図１】本発明の一実施例に係るバッチ式ＣＶＤ装置の
概略構成を示す縦断面図である。
概略構成を示す縦断面図である。
【図２】本発明の一実施例における膜形成のシーケンス
図である。
図である。
【図３】本発明の一実施例における装置内位置の異なる
半導体基板での平均膜厚を示す図である。
半導体基板での平均膜厚を示す図である。
【図４】本発明の一実施例における一枚の半導体基板内
での膜厚分布図である。
での膜厚分布図である。
【図５】従来技術に係るバッチ式ＣＶＤ装置の概略構成
を示す縦断面図である。
を示す縦断面図である。
【図６】従来技術における装置内位置の異なる半導体基
板での平均膜厚を示す図である。
板での平均膜厚を示す図である。
【図７】従来技術における一枚の半導体基板内での膜厚
分布図である。
分布図である。
１１…チャンバ １２…内管 １７…半導体基板 １８…ガス導入管 １９…ガス排出管 ２１…通風間隙 ２２…加熱器
Claims (3)
- 【請求項１】 チャンバ内に半導体基板を保持し、反応
ガス雰囲気中で気相化学反応により前記半導体基板にＳ
ｉＯ ２ 膜の形成を行うようにした半導体装置の製造方法
において、前記反応ガスを４００℃以下の第１の温度に
て前記チャンバ内に導入し貯溜するガス導入工程と、こ
のガス導入工程の後に前記反応ガスが熱分解して膜形成
反応が行なわれる第２の温度に、３０℃／分以上の昇温
速度で昇温して前記ＳｉＯ ２ 膜の形成を行う昇温膜形成
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 第１の温度での膜形成速度が、第２の温
度での薄膜形成速度の１／１０以下であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 ガス導入工程と昇温膜形成工程とを、前
記昇温膜形成工程後に貯溜する反応ガスを放出するよう
にして少なくとも２回以上繰り返すことによって膜形成
を行うようにしたことを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08276195A JP3222723B2 (ja) | 1995-04-07 | 1995-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08276195A JP3222723B2 (ja) | 1995-04-07 | 1995-04-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279506A JPH08279506A (ja) | 1996-10-22 |
| JP3222723B2 true JP3222723B2 (ja) | 2001-10-29 |
Family
ID=13783436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08276195A Expired - Fee Related JP3222723B2 (ja) | 1995-04-07 | 1995-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222723B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017029470A1 (en) * | 2015-08-14 | 2017-02-23 | Simon Charles Stewart Thomas | A method of producing a two-dimensional material |
| US9821496B2 (en) | 2011-11-01 | 2017-11-21 | Camplas Technology Limited | Method of forming one or more flanges on or in a hollow continuously wound structural member |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4585205B2 (ja) * | 1996-12-03 | 2010-11-24 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2001061736A1 (fr) * | 2000-02-18 | 2001-08-23 | Tokyo Electron Limited | Procede de traitement d'une plaquette |
-
1995
- 1995-04-07 JP JP08276195A patent/JP3222723B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9821496B2 (en) | 2011-11-01 | 2017-11-21 | Camplas Technology Limited | Method of forming one or more flanges on or in a hollow continuously wound structural member |
| WO2017029470A1 (en) * | 2015-08-14 | 2017-02-23 | Simon Charles Stewart Thomas | A method of producing a two-dimensional material |
| IL257456A (en) * | 2015-08-14 | 2018-04-30 | Paragraf Ltd | A method of producing two-dimensional material |
| RU2718927C2 (ru) * | 2015-08-14 | 2020-04-15 | Параграф Лимитед | Способ получения двумерного материала |
| US11217447B2 (en) | 2015-08-14 | 2022-01-04 | Paragraf Ltd. | Method of producing a two-dimensional material |
| EP3985147A1 (en) * | 2015-08-14 | 2022-04-20 | Paragraf Limited | A method of producing a two-dimensional material |
| US11456172B2 (en) | 2015-08-14 | 2022-09-27 | Paragraf Ltd. | Method of producing a two-dimensional material |
| US11848206B2 (en) | 2015-08-14 | 2023-12-19 | Paragraf Ltd. | Method of producing a two-dimensional material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08279506A (ja) | 1996-10-22 |
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Legal Events
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