JP3214831B2

JP3214831B2 - データ処理装置

Info

Publication number: JP3214831B2
Application number: JP6315698A
Authority: JP
Inventors: 憲司平野; 臣二北村
Original assignee: カネボウ株式会社
Priority date: 1998-03-13
Filing date: 1998-03-13
Publication date: 2001-10-02
Anticipated expiration: 2018-03-13
Also published as: JPH11259453A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、離散コサイン変換
または逆離散コサイン変換を行うデータ処理装置に関す
る。

【０００２】

【従来の技術】画像データは非常に多くの情報量を含ん
でいる。そのため、画像データをそのままの形で処理す
るのは、メモリ容量および通信速度の点で実用的ではな
い。そこで、画像データ圧縮技術が重要となる。

【０００３】画像データ圧縮技術の国際標準の一つとし
てＪＰＥＧ（Joint Photographic Expert Group)があ
る。ＪＰＥＧでは、非可逆符号化を行うＤＣＴ（離散コ
サイン変換）方式と、二次元空間でＤＰＣＭ（Differen
tial PCM) を行う可逆符号化方式が採用されている。以
下、ＤＣＴ方式の画像データ圧縮を説明する。

【０００４】図７はＤＣＴ方式の画像データ圧縮および
画像データ伸長を実行するためのシステムの基本構成を
示すブロック図である。

【０００５】符号化側では、ＤＣＴ処理部１００が、入
力される原画像データに離散コサイン変換（以下、ＤＣ
Ｔと呼ぶ）処理を行い、ＤＣＴ係数を出力する。量子化
部２００は、量子化テーブル４００を参照してＤＣＴ処
理部１００から出力されたＤＣＴ係数に量子化を行い、
量子化されたＤＣＴ係数を出力する。この量子化により
画質および符号化情報量が制御される。ハフマン符号化
部３００は、符号化テーブル５００を参照して量子化部
２００から出力されたＤＣＴ係数にハフマン符号化処理
を行い、圧縮画像データを出力する。

【０００６】復号化側では、ハフマン復号化部６００
が、符号化テーブル５００を参照して圧縮画像データに
ハフマン復号化処理を行い、量子化されたＤＣＴ係数を
出力する。逆量子化部７００は、量子化テーブル４００
を参照して量子化されたＤＣＴ係数に逆量子化を行い、
ＤＣＴ係数を出力する。逆ＤＣＴ処理部８００は、ＤＣ
Ｔ係数に逆ＤＣＴ処理を行い、再生画像データを出力す
る。

【０００７】次に、ＤＣＴ処理部１００によるＤＣＴ処
理について説明する。まず、図８に示すように、画像デ
ータを複数の８×８画素ブロックに分割する。図９に示
すように、１つの８×８画素ブロック内には、６４個の
画素データＰ_XY（Ｘ，Ｙ＝０，…，７）が含まれる。分
割された各８×８画素ブロックに対して、数１による二
次元ＤＣＴを行う。

【０００８】

【数１】

【０００９】ここで、Ｓ_UV（Ｕ，Ｖ＝０，…，７）はＤ
ＣＴ係数を表す。画素データＰ_XYのビット精度が８ビッ
トの場合にはＬ_S＝１２８となり、画素データＰ_XYのビ
ット精度が１２ビットの場合にはＬ_S＝２０４８とな
る。

【００１０】ＤＣＴ処理の結果、６４個のＤＣＴ係数Ｓ
_UVが得られる。ＤＣＴ係数Ｓ₀₀はＤＣ係数と呼ばれ、残
りの６３個のＤＣＴ係数はＡＣ係数と呼ばれる。図９に
示すように、ＤＣＴ処理されたブロックの左から右に進
むにつれて高周波の水平周波数成分を多く含み、上から
下へ進むにつれて高周波の垂直周波数成分を多く含むこ
とになる。

【００１１】一方、逆ＤＣＴ処理部８００では、数２に
示す逆ＤＣＴ処理によりＤＣＴ係数Ｓ_UVから６４個の画
素データＰ_XY（Ｘ，Ｙ＝０，…，７）を得る。

【００１２】

【数２】

【００１３】図１０に示すように、二次元ＤＣＴは、２
つの一次元ＤＣＴ回路１１０，１３０および転置メモリ
１２０により行われる。ここで、８×８画素ブロックの
横方向を行方向とし、縦方向を列方向とする。

【００１４】一次元ＤＣＴ回路１１０は、画素データｆ
_Xに関して数３による一次元ＤＣＴを行い、その結果を
示す一次順ＤＣＴ係数（一次ＦＤＣＴ係数）Ｆ_Uを転置
メモリ１２０の各行に書き込む。

【００１５】

【数３】

【００１６】一次元ＤＣＴ回路１３０は、転置メモリ１
２０の各列に記憶される一次順ＤＣＴ係数Ｆ_Uに関して
一次元ＤＣＴを行い、その結果をＤＣＴ係数（二次順Ｄ
ＣＴ係数）Ｓ_UVとして出力する。

【００１７】同様に、２次元逆ＤＣＴは、２つの一次元
逆ＤＣＴ回路により行われる。この場合、１つの一次元
逆ＤＣＴ回路が二次順ＤＣＴ係数を一次逆ＤＣＴ係数
（一次ＩＤＣＴ係数）に変換し、もう１つの一次元逆Ｄ
ＣＴ回路が一次逆ＤＣＴ係数を画素データに変換する。

【００１８】なお、一次元逆ＤＣＴは、数４により表さ
れる。

【００１９】

【数４】

【００２０】数３の一次元ＤＣＴは、図１１に示される
行列式（Ａ１）で表される。また、数４の一次元逆ＤＣ
Ｔは、図１２に示される行列式（Ａ２）で表される。行
列式（Ａ１），（Ａ２）において、Ｆ０〜Ｆ７は一次順
ＤＣＴ係数または一次逆ＤＣＴ係数（以下、ＤＣＴ係数
と呼ぶ）を表し、ｆ０〜ｆ７は画素データを表す。係数
Ｃ１〜Ｃ７はそれぞれ１／４・ｃｏｓ（１・π／１６）
〜１／４・ｃｏｓ（７・π／１６）を示している。

【００２１】行列式（Ａ１）に示すように、ＤＣＴ係数
Ｆ０〜Ｆ７の各々は８個の係数と８個の画素データｆ０
〜ｆ７との積和により求められる。同様に、行列式（Ａ
２）に示すように、画素データｆ０〜ｆ７の各々は８個
の係数と８個のＤＣＴ係数Ｆ０〜Ｆ７との積和により求
められる。

【００２２】したがって、ＤＣＴ係数Ｆ０〜Ｆ７を算出
するためには６４回の乗算が必要となる。同様に、画素
データｆ０〜ｆ７を算出するためには６４回の乗算が必
要となる。そのため、ＤＣＴ処理および逆ＤＣＴ処理を
高速に実行することができない。また、乗算器の回路規
模は大きいため、システムの小型化が妨げられる。

【００２３】乗算器を用いずに画素データｆ０〜ｆ７か
らＤＣＴ係数Ｆ０〜Ｆ７を求めるためまたはＤＣＴ係数
Ｆ０〜Ｆ７から画素データｆ０〜ｆ７を求めるためには
演算テーブルが用いられる。ここで、図１３を用いて演
算テーブルについて説明する。

【００２４】図１３（ａ）は乗算器を用いて入力Ａと入
力Ｂとの積を求める方法を示し、図１３（ｂ）は演算テ
ーブルを用いて入力Ａと入力Ｂとの積を求める方法を示
す。

【００２５】図１３（ａ）において、乗算器３００に入
力Ａおよび入力Ｂを与えると、乗算器３００により入力
Ａと入力Ｂとの積が計算され、計算結果が出力される。

【００２６】一方、図１３（ｂ）において、演算テーブ
ル３１０は記憶部３１１およびセレクタ３１２からな
る。記憶部３１１には、Ａ＝０，Ｂ＝０の場合の計算結
果、Ａ＝０，Ｂ＝１の場合の計算結果、Ａ＝１，Ｂ＝０
の場合の計算結果およびＡ＝１，Ｂ＝１の場合の計算結
果が予め記憶される。入力Ａおよび入力Ｂに基づいてセ
レクタ３１２により記憶部３１１に記憶された４つの計
算結果のうち１つが選択されて出力される。演算テーブ
ル３１０を用いた方法では、予め計算結果が記憶部３１
１に記憶されているので、計算結果を高速に得ることが
できる。

【００２７】図１４は演算テーブルを用いた一次元ＤＣ
Ｔ回路の構成を示すブロック図である。

【００２８】図１４に示す一次元ＤＣＴ回路は、メモリ
からなる８個の演算テーブル５０１，５０２，…，５０
８により構成される。ここで、画素データｆ０〜ｆ７は
例えば８ビットであり、ＤＣＴ係数Ｆ０〜Ｆ７は例えば
１１ビットである。

【００２９】演算テーブル５０１には８個の係数と８個
の画素データｆ０〜ｆ７との積和により得られるＤＣＴ
係数Ｆ０の計算結果が記憶される。各画素データｆ０〜
ｆ７は８ビットであるため、８個の係数と８個の画素デ
ータｆ０〜ｆ７との積和の計算結果は（２⁸）⁸＝２⁶⁴
通りになる。

【００３０】これらの２⁶⁴通りの計算結果は、画素デー
タｆ０〜ｆ７の値に相当する記憶位置に格納される。そ
れにより、画素データｆ０〜ｆ７を演算テーブル５０１
にアドレスとして与えることにより、演算テーブル５０
１から画素データｆ０〜ｆ７の値に応じた計算結果をＤ
ＣＴ係数Ｆ０として読み出すことができる。

【００３１】同様に、演算テーブル５０２〜５０８に
は、８個の係数と８個の画素データｆ０〜ｆ７との積和
により得られるＤＣＴ係数Ｆ１〜Ｆ７の計算結果がそれ
ぞれ予め記憶される。各ＤＣＴ係数Ｆ１〜Ｆ７の計算結
果もそれぞれ２⁶⁴通りになる。画素データｆ０〜ｆ７を
演算テーブル５０２〜５０８の各々にアドレスとして与
えることにより、演算テーブル５０２〜５０８から画素
データｆ０〜ｆ７の値に応じた計算結果をＤＣＴ係数Ｆ
１〜Ｆ７として読み出すことができる。

【００３２】

【発明が解決しようとする課題】しかしながら、上記の
演算テーブル５０１〜５０８を用いた一次元ＤＣＴ回路
では、演算テーブル５０１〜５０８の各々が２⁶⁴ワード
の記憶容量を必要とし、一次元ＤＣＴ回路の全体として
２⁶⁴×８ワードの記憶容量が必要となる。そのため、回
路規模が大きくなり、システムの小型化および低コスト
化が妨げられる。演算テーブルを用いた一次元逆ＤＣＴ
回路においても同様の問題が生じる。

【００３３】本発明の目的は、高速に積和による演算結
果を得ることができかつ小型化および低コスト化を図る
ことができるデータ処理装置を提供することである。

【００３４】

【課題を解決するための手段および発明の効果】（１）
第１の発明第１の発明に係るデータ処理装置は、ｍ個のｎビットデ
ータとｍ個の係数との積和による演算結果を出力するデ
ータ処理装置であって、ｍは２以上の整数であり、ｍ個
のｎビットデータおよび対応する係数は複数のグループ
に区分され、複数のグループにそれぞれ対応して設けら
れかつ対応するグループに属するｎビットデータに等し
い数の１ビットの二値データと対応するグループに属す
る係数との積和の計算結果をそれぞれ記憶する複数の記
憶手段と、複数のグループにそれぞれ対応して設けられ
かつ対応するグループに属するｎビットデータの同一桁
の１ビットずつから構成されるアドレスを対応する記憶
手段に順に入力する複数の入力手段と、複数の記憶手段
から読み出された計算結果を加算する第１の加算手段
と、第１の加算手段から前回出力された加算結果を１ビ
ットシフトして加算手段から現在出力された加算結果に
順に加算する演算手段とを備えたものである。

【００３５】本発明に係るデータ処理装置においては、
ｍ個のｎビットデータおよび対応する係数が複数のグル
ープに区分され、複数のグループにそれぞれ対応して複
数の記憶手段および複数の入力手段が設けられる。

【００３６】複数の記憶手段の各々には、対応するグル
ープに属するｎビットデータの同一桁の１ビットずつか
ら構成されるアドレスが順に入力される。それにより、
記憶手段の各々から、対応するグループに属するｎビッ
トデータの同一桁の値に応じて１ビットの二値データと
係数との積和の計算結果が順に読み出され、複数の記憶
手段から読み出された計算結果が第１の加算手段により
加算される。さらに、第１の加算手段から前回出力され
た加算結果が１ビットシフトされて第１の加算手段から
現在出力された加算結果に加算される。それにより、ｍ
個のｎビットデータの各桁に対応する積和の計算結果が
順に２倍されながら加算され、最終的にｍ個のｎビット
データとｍ個の係数との積和による演算結果が得られ
る。

【００３７】この場合、各グループに属するｎビットデ
ータの数をｋとすると、各グループに属する１ビットの
二値データと対応するグループに属する係数との積和の
計算結果は２^k通りとなる。したがって、記憶手段の小
型化が図られる。

【００３８】また、各記憶手段からの計算結果の読み出
し処理、第１の加算手段による加算処理、および演算手
段によるシフトおよび加算処理によりｍ個のｎビットデ
ータとｍ個の係数との積和による演算結果が得られるの
で、処理速度が速くなる。

【００３９】したがって、高速にｍ個のｎビットデータ
とｍ個の係数との積和による演算結果を得ることができ
かつ小型化および低コスト化を図ることができるデータ
処理装置が提供される。

【００４０】（２）第２の発明第２の発明に係るデータ処理装置は、第１の発明に係る
データ処理装置の構成において、演算手段は第２の加算
手段および保持手段を備え、保持手段は、第２の加算手
段から出力されたデータを保持し、保持したデータを１
ビットシフトして第２の加算手段に与え、第２の加算手
段は、保持手段から与えられたデータを第１の加算手段
から出力された加算結果に加算するものである。

【００４１】この場合、第２の加算手段および保持手段
により第１の加算手段から前回出力された加算結果が１
ビットシフトされて第１の加算手段から現在出力された
加算結果に順次加算され、最終的にｍ個のｎビットデー
タとｍ個の係数との積和による演算結果が得られる。

【００４２】（３）第３の発明第３の発明に係るデータ処理装置は、第１または第２の
発明に係るデータ処理装置の構成において、複数の入力
手段の各々は、対応するグループに属するｎビットデー
タを１ビットずつシフトしつつ対応する記憶手段に順に
与えるシフトレジスタを含むものである。

【００４３】この場合、シフトレジスタにより各グルー
プに属する１または複数個のｎビットデータが１ビット
ずつシフトされつつ対応する記憶手段に順に与えられ
る。それにより、各グループに属するｎビットデータの
同一桁のビットからなるアドレスが対応する記憶手段に
順に入力される。

【００４４】（４）第４の発明第４の発明に係るデータ処理装置は、第１〜第３のいず
れかの発明に係るデータ処理装置の構成において、ｎビ
ットデータは画素データまたは一次順ＤＣＴ係数であ
り、演算結果は一次順ＤＣＴ係数または二次順ＤＣＴ係
数であることを特徴とする。

【００４５】この場合、画素データに基づいて一次元離
散コサイン変換が行われ、一次順ＤＣＴ係数が高速に得
られ、または一次順ＤＣＴ係数に基づいて一次元離散コ
サイン変換が行われ、二次順ＤＣＴ係数が高速に得られ
る。

【００４６】（５）第５の発明第５の発明に係るデータ処理装置は、第１〜第３のいず
れかの発明に係るデータ処理装置の構成において、ｎビ
ットデータは二次順ＤＣＴ係数または一次逆ＤＣＴ係数
であり、演算結果は一次逆ＤＣＴ係数または画素データ
であることを特徴とする。

【００４７】この場合、二次順ＤＣＴ係数に基づいて一
次元逆離散コサイン変換が行われ、一次逆ＤＣＴ係数が
高速に得られ、または一次逆ＤＣＴ係数に基づいて一次
元逆離散コサイン変換が行われ、画素データが高速に得
られる。

【００４８】

【発明の実施の形態】図１は本発明の第１の実施例にお
けるデータ処理装置の主として前段部の構成を示すブロ
ック図、図２は第１の実施例のデータ処理装置の主とし
て後段部の構成を示すブロック図である。本実施例のデ
ータ処理装置は一次元ＤＣＴ処理を行う一次元ＤＣＴ回
路である。

【００４９】図１および図２において、データ処理装置
は、８個の８ビットのシフトレジスタ１１〜１８、８個
の演算テーブル２１〜２８、８個の加算器３１〜３８お
よび８個のレジスタ４１〜４８を備える。なお、演算テ
ーブル２１〜２８は図１および図２の両方に示されてい
る。

【００５０】シフトレジスタ１１〜１８には、それぞれ
８ビットの画素データｆ０〜ｆ７が入力され、１ビット
ずつシフトされつつ最下位ビットから順に出力される。

【００５１】図１において、ｆ０（０）〜ｆ０（７）、
ｆ１（０）〜ｆ１（７）、ｆ２（０）〜ｆ２（７）、ｆ
３（０）〜ｆ３（７）、ｆ４（０）〜ｆ４（７）、ｆ５
（０）〜ｆ５（７）、ｆ６（０）〜ｆ６（７）およびｆ
７（０）〜ｆ７（７）は、それぞれ画素データｆ０、ｆ
１、ｆ２、ｆ３、ｆ４、ｆ５、ｆ６およびｆ７の最下位
ビット（第１ビット）から最上位ビット（第８ビット）
を表している。

【００５２】演算テーブル２１〜２８の各々には、シフ
トレジスタ５１〜５８から１ビットずつ出力される画素
データｆ０〜ｆ７がアドレスとして与えられる。すなわ
ち、各演算テーブル２１〜２８には、画素データｆ０〜
ｆ７の同一桁のビットからなる合計８ビットのアドレス
が与えられる。

【００５３】演算テーブル２１〜２８の各々はＲＡＭ
（ランダムアクセスメモリ）等のメモリからなり、２⁸
ワードの記憶容量を有する。これらの演算テーブル２１
〜２８は、それぞれ２⁸通りの計算結果を記憶する。画
素データｆ０〜ｆ７の同一桁のビットからなるアドレス
に基づいて演算テーブル２１〜２８の各々に記憶される
２⁸通りの計算結果のうち１つが読み出される。

【００５４】演算テーブル２１〜２８からそれぞれ読み
出される計算結果は、それぞれ加算器３１〜３８の一方
の入力端子に与えられる。加算器３１〜３８の出力端子
からそれぞれ出力されるデータは、それぞれレジスタ４
１〜４８を介して１ビットシフトされて加算器３１〜３
８の他方の入力端子に与えられる。後述するように、最
終的に加算器３１〜３８の出力端子から出力されるデー
タがそれぞれ例えば１１ビットのＤＣＴ係数Ｆ０〜Ｆ７
となる。

【００５５】本実施例では、シフトレジスタ１１〜１８
が入力手段に相当し、演算テーブル２１〜２８が記憶手
段に相当し、加算器３１〜３８およびレジスタ４１〜４
８が演算手段に相当する。また、加算器３１〜３８が加
算手段に相当し、レジスタ４１〜４８が保持手段に相当
する。

【００５６】次に、図３および図４を参照しながら図１
および図２のデータ処理装置の動作を説明する。

【００５７】８ビットの画素データｆｘは次式で表され
る。ｆｘ＝ｆｘ（０）・２⁰＋ｆｘ（１）・２¹＋…＋ｆｘ（７）・２⁷ ここで、ｘ＝０，１，…，７である。ｆｘ（０），ｆｘ
（１），…，ｆｘ（７）は画素データｆｘの最下位ビッ
ト（第１ビット）から最上位ビット（第８ビット）を表
している。

【００５８】したがって、図１１の行列式（Ａ１）にお
けるＤＣＴ係数Ｆ０〜Ｆ７は図３の式（Ｂ０）〜（Ｂ
７）で表される。

【００５９】図３のＤＣＴ係数Ｆ０の式（Ｂ０）におい
て、画素データｆ０〜ｆ７の第１ビットｆ０（０）〜ｆ
７（０）と各係数との積和の計算結果をＦ０（０）とす
る。同様に、ＤＣＴ係数Ｆ０の式（Ｂ０）において、画
素データの第ｉビットｆ０（ｉ−１）〜ｆ７（ｉ−１）
と各係数との積和の計算結果をＦ０（ｉ−１）とする。
ここで、ｉ＝１，２，…，８である。他のＤＣＴ係数Ｆ
１〜Ｆ７についても同様にすると、図３の式（Ｂ０）〜
（Ｂ７）は図４の行列式（Ｃ０）で表される。

【００６０】図１および図２の演算テーブル２１には、
画素データｆ０〜ｆ７の最下位ビットｆ０（０）〜ｆ７
（０）と各係数との積和の計算結果Ｆ０（０）が記憶さ
れる。ｆ０（０）〜ｆ７（０）はそれぞれ２つの値をと
るので、計算結果Ｆ０（０）は２⁸通りとなる。

【００６１】同様に、演算テーブル２２〜２８には、そ
れぞれ積和の計算結果Ｆ１（０）〜Ｆ７（０）が記憶さ
れる。

【００６２】まず、シフトレジスタ１１〜１８から画素
データｆ０〜ｆ７の最下位ビットｆ０（０）〜ｆ７
（０）が出力され、演算テーブル２１〜２８の各々にｆ
０（０）〜ｆ７（０）からなる８ビットのアドレスが与
えられる。それにより、演算テーブル２１〜２８からｆ
０（０）〜ｆ７（０）の値に応じて積和の計算結果Ｆ０
（０）〜Ｆ７（０）がそれぞれ読み出される。

【００６３】演算テーブル２１〜２８から読み出された
計算結果Ｆ０（０）〜Ｆ７（０）は、それぞれ加算器３
１〜３８の一方の入力端子に与えられる。加算器３１〜
３８の出力端子から出力されるデータは、それぞれレジ
スタ４１〜４８により保持される。

【００６４】続いて、シフトレジスタ１１〜１８から画
素データｆ０〜ｆ７の第２ビットｆ０（１）〜ｆ７
（１）が出力され、演算テーブル２１〜２８の各々にｆ
０（１）〜ｆ７（１）からなる８ビットのアドレスが与
えられる。それにより、演算テーブル２１〜２８からｆ
０（１）〜ｆ７（１）の値に応じて積和の計算結果Ｆ０
（１）〜Ｆ７（１）がそれぞれ読み出される。

【００６５】演算テーブル２１〜２８から読み出された
計算結果Ｆ０（１）〜Ｆ７（１）はそれぞれ加算器３１
〜３８の一方の入力端子に与えられる。このとき、レジ
スタ４１〜４８から出力されるデータが１ビットシフト
されて加算器３１〜３８の他方の入力端子に与えられ
る。

【００６６】それにより、前に与えられた計算結果Ｆ０
（０）〜Ｆ７（０）が１ビットシフトされて現在与えら
れた計算結果Ｆ０（１）〜Ｆ７（１）に加算される。こ
れは、現在与えられた計算結果Ｆ０（１）〜Ｆ７（１）
に２を乗算して前に与えられた計算結果Ｆ０（０）〜Ｆ
７（０）に加算することを意味する。したがって、加算
器３１〜３８の出力端子からは、それぞれ現在与えられ
た計算結果Ｆ０（１）〜Ｆ７（１）を２倍して前に与え
られた計算結果Ｆ０（０）〜Ｆ７（０）に加算した結果
が出力される。

【００６７】同様にして、シフトレジスタ１１〜１８か
ら画素データｆ０〜ｆ７の第３ビットｆ０（２）〜ｆ７
（２）から最上位ビットｆ０（７）〜ｆ７（７）までが
順次出力され、演算テーブル２１〜２８の各々に８ビッ
トのアドレスとして順次与えられる。

【００６８】それにより、演算テーブル２１〜２８から
は、それぞれ積和の計算結果Ｆ０（２）〜Ｆ７（２）か
ら積和の計算結果Ｆ０（７）〜Ｆ７（７）が順に読み出
され、加算器３１〜３８の一方の入力端子にそれぞれ与
えられる。最終的に、加算器３１〜３８から図４の行列
式（Ｃ０）におけるＤＣＴ係数Ｆ０〜Ｆ７がそれぞれ出
力される。

【００６９】このように、本実施例のデータ処理装置で
は、画素データｆ０〜ｆ７を同一桁ごとに分割し、１ビ
ットずつシフトしながら同一桁の８ビットからなるアド
レスとして演算テーブル２１〜２８の各々に与えること
により、演算テーブル２１〜２８の各々に必要な記憶容
量が２⁸ワードとなり、データ処理装置の全体として必
要な記憶容量は２⁸×８ワードとなる。したがって、本
実施例のデータ処理装置に必要なメモリの記憶容量は、
図１１の一次元ＤＣＴ回路に必要な記憶容量２⁶⁴×８の
２⁵⁶分の１になる。

【００７０】また、本実施例のデータ処理装置では、演
算テーブル２１〜２８からの計算結果の読み出し処理
と、加算器３１〜３８およびレジスタ４１〜４８による
シフトおよび加算処理とによりＤＣＴ係数Ｆ０〜Ｆ７が
得られるので、処理速度が速くなる。

【００７１】図５は本発明の第２の実施例におけるデー
タ処理装置の主として前段部の構成を示すブロック図、
図２は第２の実施例のデータ処理装置の主として後段部
の構成を示すブロック図である。本実施例のデータ処理
装置も、第１の実施例のデータ処理装置と同様に、一次
元ＤＣＴ処理を行う一次元ＤＣＴ回路である。

【００７２】図５および図６において、データ処理装置
は、８個の８ビットのシフトレジスタ５１〜５８、８対
の演算テーブル６１ａ，６１ｂ〜６８ａ，６８ｂ、８個
の加算器７１〜７８、８個の加算器８１〜８８および８
個のレジスタ９１〜９８を備える。なお、演算テーブル
６１ａ，６１ｂ〜６８ａ，６８ｂは図５および図６の両
方に示されている。

【００７３】シフトレジスタ５１〜５８には、８ビット
の画素データｆ０〜ｆ７が入力され、１ビットずつシフ
トされつつ最下位ビットから順に出力される。

【００７４】演算テーブル６１ａ〜６８ａの各々には、
４個のシフトレジスタ５１〜５４から１ビットずつ出力
される画素データｆ０〜ｆ３がアドレスとして与えられ
る。すなわち、各演算テーブル６１ａ〜６８ａには、画
素データｆ０〜ｆ３の同一桁のビットからなる合計４ビ
ットのアドレスが与えられる。

【００７５】また、演算テーブル６１ｂ〜６８ｂの各々
には、他の４個のシフトレジスタ５５〜５８から１ビッ
トずつ出力される画素データｆ４〜ｆ７がアドレスとし
て与えられる。すなわち、各演算テーブル６１ｂ〜６８
ｂには、画素データｆ４〜ｆ７の同一桁のビットからな
る合計４ビットのアドレスが与えられる。

【００７６】演算テーブル６１ａ，６１ｂ〜６８ａ，６
８ｂの各々はＲＡＭ等のメモリからなり、２⁴ワードの
記憶容量を有する。これらの演算テーブル６１ａ，６１
ｂ〜６８ａ，６８ｂは、それぞれ２⁴通りの計算結果を
記憶する。

【００７７】各演算テーブル６１ａ〜６８ａに記憶され
る２⁴通りの計算結果は、画素データｆ０〜ｆ３の同一
桁のビットからなるアドレスに基づいて読み出される。
同様に、各演算テーブル６１ｂ〜６８ｂに記憶される２
⁴通りの計算結果は、画素データｆ４〜ｆ７の同一桁の
ビットからなるアドレスに基づいて読み出される。

【００７８】演算テーブル６１ａ〜６８ａからそれぞれ
読み出される計算結果は、それぞれ加算器７１〜７８の
一方の入力端子に与えられる。演算テーブル６１ｂ〜６
８ｂからそれぞれ読み出される計算結果は、それぞれ加
算器７１〜７８の他方の入力端子に与えられる。加算器
７１〜７８の出力端子からそれぞれ出力される加算結果
は、それぞれ加算器８１〜８８の一方の入力端子に与え
られる。

【００７９】加算器８１〜８８の出力端子からそれぞれ
出力されるデータは、それぞれレジスタ９１〜９８を介
して１ビットシフトされて加算器８１〜８８の他方の入
力端子に与えられる。後述するように、最終的に加算器
８１〜８８の出力端子から出力されるデータがそれぞれ
例えば１１ビットのＤＣＴ係数Ｆ０〜Ｆ７となる。

【００８０】本実施例では、シフトレジスタ５１〜５８
が入力手段に相当し、演算テーブル６１ａ，６１ｂ〜６
８ａ，６８ｂが記憶手段に相当し、加算器７１〜７８が
第１の加算手段に相当し、加算器８１〜８８およびレジ
スタ９１〜９８が演算手段に相当する。また、加算器８
１〜８８が第２の加算手段に相当し、レジスタ９１〜９
８が保持手段に相当する。

【００８１】次に、図５および図６のデータ処理装置の
動作を説明する。図５および図６の演算テーブル６１ａ
〜６８ａの各々には、画素データｆ０〜ｆ３の最下位ビ
ットｆ０（０）〜ｆ３（０）と各係数との積和の計算結
果が記憶される。ｆ０（０）〜ｆ３（０）はそれぞれ２
つの値をとるので、計算結果は２⁴通りとなる。同様
に、演算テーブル６１ｂ〜６８ｂの各々には、画素デー
タｆ４〜ｆ７の最下位ビットｆ４（０）〜ｆ７（０）と
各係数との積和の計算結果が記憶される。この場合に
も、ｆ４（０）〜ｆ７（０）はそれぞれ２つの値をとる
ので、計算結果は２⁴通りとなる。

【００８２】まず、シフトレジスタ５１〜５４から画素
データｆ０〜ｆ３の最下位ビットｆ０（０）〜ｆ３
（０）が出力され、演算テーブル６１ａ〜６８ａの各々
にｆ０（０）〜ｆ３（０）からなる４ビットのアドレス
が与えられる。また、シフトレジスタ５５〜５８から画
素データｆ４〜ｆ７の最下位ビットｆ４（０）〜ｆ７
（０）が出力され、演算テーブル６１ｂ〜６８ｂの各々
にｆ４（０）〜ｆ７（０）からなる４ビットのアドレス
が与えられる。

【００８３】それにより、演算テーブル６１ａ〜６８ａ
からｆ０（０）〜ｆ３（０）の値に応じて積和の計算結
果がそれぞれ読み出される。また、演算テーブル６１ｂ
〜６８ｂからｆ４（０）〜ｆ７（０）の値に応じて積和
の計算結果がそれぞれ読み出される。

【００８４】演算テーブル６１ａ〜６８ａから読み出さ
れた計算結果は、それぞれ加算器７１〜７８の一方の入
力端子に与えられる。演算テーブル６１ｂ〜６８ｂから
読み出された計算結果は、それぞれ加算器７１〜７８の
他方の入力端子に与えられる。それにより、加算器７１
からは、ｆ０（０）〜ｆ３（０）と各係数との積和およ
びｆ４（０）〜ｆ７（０）と各係数との積和の加算結果
Ｆ０（０）が出力される。同様に、加算器７２〜７８か
らは、それぞれ加算結果Ｆ１（０）〜Ｆ７（０）が出力
される。

【００８５】加算器７１〜７８から出力された加算結果
Ｆ０（０）〜Ｆ７（０）は、それぞれ加算器８１〜８８
の一方の入力端子に与えられる。加算器８１〜８８の出
力端子から出力されるデータは、それぞれレジスタ９１
〜９８に保持される。

【００８６】続いて、シフトレジスタ５１〜５４から画
素データｆ０〜ｆ３の第２ビットｆ０（１）〜ｆ３
（１）が出力され、演算テーブル６１ａ〜６８ａの各々
にｆ０（１）〜ｆ３（１）からなる４ビットのアドレス
が与えられる。また、シフトレジスタ５５〜５８から画
素データｆ４〜ｆ７の第２ビットｆ４（１）〜ｆ７
（１）が出力され、演算テーブル６１ｂ〜６８ｂの各々
にｆ４（１）〜ｆ７（１）からなる４ビットのアドレス
が与えられる。

【００８７】それにより、演算テーブル６１ａ〜６８ａ
からｆ０（１）〜ｆ３（１）の値に応じて積和の計算結
果がそれぞれ読み出され、演算テーブル６１ｂ〜６８ｂ
からｆ４（１）〜ｆ７（１）の値に応じて積和の計算結
果がそれぞれ読み出される。そして、加算器７１〜７８
からはｆ０（１）〜ｆ３（１）に関する積和とｆ４
（１）〜ｆ７（１）に関する積和との加算結果Ｆ０
（１）〜ｆ７（１）がそれぞれ出力される。

【００８８】加算器７１〜７８から出力された加算結果
Ｆ０（１）〜Ｆ７（１）は、それぞれ加算器８１〜８８
の一方の入力端子に与えられる。このとき、レジスタ９
１〜９８から出力されるデータが１ビットシフトされて
加算器８１〜８８の他方の入力端子に与えられる。

【００８９】それにより、前に与えられた加算結果Ｆ０
（０）〜Ｆ７（０）が１ビットシフトされて現在与えら
れた加算結果Ｆ０（１）〜Ｆ７（１）に加算される。こ
れは、現在与えられた加算結果Ｆ０（１）〜Ｆ７（１）
に２を乗算して前に与えられた加算結果Ｆ０（０）〜Ｆ
７（０）に加算することを意味する。したがって、加算
器８１〜８８の出力端子からは、それぞれ現在与えられ
た加算結果Ｆ０（１）〜Ｆ７（１）を２倍して前に与え
られた加算結果Ｆ０（０）〜Ｆ７（０）に加算した結果
が出力される。

【００９０】同様にして、シフトレジスタ５１〜５４か
ら画素データｆ０〜ｆ３の第３ビットｆ０（２）〜ｆ３
（２）から最上位ビットｆ０（７）〜ｆ３（７）までが
順次出力され、演算テーブル６１ａ〜６８ａの各々にア
ドレスとして順次与えられる。また、シフトレジスタ５
５〜５８から画素データｆ４〜ｆ７の第３ビットｆ４
（２）〜ｆ７（２）から最上位ビットｆ４（７）〜ｆ７
（７）までが順次出力され、演算テーブル６１ｂ〜６８
ｂの各々にアドレスとして順次与えられる。

【００９１】それにより、演算テーブル６１ａ〜６８ａ
からは、ｆ０（２）〜ｆ３（２）に関する積和の計算結
果からｆ０（７）〜ｆ３（７）に関する積和の計算結果
が順に読み出され、加算器７１〜７８の一方の入力端子
にそれぞれ与えられる。また、演算テーブル６１ｂ〜６
８ｂからは、ｆ４（２）〜ｆ７（２）に関する積和の計
算結果からｆ４（７）〜ｆ７（７）に関する積和の計算
結果が順に読み出され、加算器７１〜７８の他方の入力
端子にそれぞれ与えられる。

【００９２】加算器７１〜７８の出力端子からは、それ
ぞれ加算結果Ｆ０（２）〜Ｆ７（２）から加算結果Ｆ０
（７）〜ｆ７（７）までが順に出力され、加算器８１〜
８８の一方の入力端子にそれぞれ与えられる。最終的
に、加算器８１〜８８から図４の行列式（Ｃ０）におけ
るＤＣＴ係数Ｆ０〜Ｆ７がそれぞれ出力される。

【００９３】このように、本実施例のデータ処理装置で
は、画素データｆ０〜ｆ７を２つのグループに分割し、
画素データｆ０〜ｆ３を同一桁ごとに分割し、１ビット
シフトしながら同一桁の４ビットからなるアドレスとし
て演算テーブル６１ａ〜６８ａの各々に与え、かつ画素
データｆ４〜ｆ７を同一桁ごとに分割し、１ビットシフ
トしながら同一桁の４ビットからなるアドレスとして演
算テーブル６１ｂ〜６８ｂの各々に与えることにより、
演算テーブル６１ａ，６１ｂ〜６８ａ，６８ｂの各々に
必要な記憶容量が２⁴ワードとなり、データ処理装置の
全体として必要な記憶容量は２⁴×１６ワードとなる。
したがって、本実施例のデータ処理装置に必要なメモリ
の記憶容量は、図１１の一次元ＤＣＴ回路に必要な記憶
容量２⁶⁴×８の２⁵⁹分の１になる。

【００９４】また、本実施例のデータ処理装置では、演
算テーブル６１ａ，６１ｂ〜６８ａ，６８ｂからの計算
結果の読み出し処理と、加算器７１〜７８による加算処
理と、加算器８１〜８８およびレジスタ９１〜９８によ
るシフトおよび加算処理とによりＤＣＴ係数Ｆ０〜Ｆ７
が得られるので、処理速度が速くなる。

【００９５】上述では、画素データを一次順ＤＣＴ係数
に変換する場合を説明したが、上記第１および第２の実
施例のデータ処理装置は一次順ＤＣＴ係数を二次順ＤＣ
Ｔ係数に変換する場合にも用いることができる。

【００９６】なお、上記第１および第２の実施例では、
本発明を一次元ＤＣＴ処理を行うデータ処理装置に適用
した場合を説明したが、本発明は一次元逆ＤＣＴ処理を
行うデータ処理装置にも適用することができる。

【００９７】一次元逆ＤＣＴ処理を行うデータ処理装置
では、図１２の行列式（Ａ２）に従ってＤＣＴ係数（一
次逆ＤＣＴ係数）Ｆ０〜Ｆ７を画素データｆ０〜ｆ７に
変換する。この場合、ＤＣＴ係数Ｆ０〜Ｆ７は例えば１
１ビットであるので、シフトレジスタ１１〜１８または
５１〜５８として１１ビットのシフトレジスタを用い
る。同様に、この一次元逆ＤＣＴ処理を行うデータ処理
装置では、二次順ＤＣＴ係数を一次逆ＤＣＴ係数に変換
することもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデータ処理装置
の主として前段部の構成を示すブロック図である。

【図２】本発明の第１の実施例におけるデータ処理装置
の主として後段部の構成を示すブロック図である。

【図３】画素データから一次元ＤＣＴ係数を求めるため
の行列式を示す図である。

【図４】図３の行列式を変形した行列式を示す図であ
る。

【図５】本発明の第２の実施例におけるデータ処理装置
の主として前段部の構成を示すブロック図である。

【図６】本発明の第２の実施例におけるデータ処理装置
の主として後段部の構成を示すブロック図である。

【図７】ＤＣＴ方式の画像データ圧縮および画像データ
伸長を実行するためのシステムの基本構成を示すブロッ
ク図である。

【図８】画像データのブロック化を示す図である。

【図９】８×８画素ブロックおよびＤＣＴ処理されたブ
ロックを示す図である。

【図１０】転置メモリを用いた二次元ＤＣＴを説明する
ためのブロック図である。

【図１１】画素データから一次元ＤＣＴ係数を求めるた
めの行列式を示す図である。

【図１２】一次元ＤＣＴ係数から画素データを求めるた
めの行列式を示す図である。

【図１３】乗算器および演算テーブルを用いて２つの入
力の積を求める方法を示す図である。

【図１４】演算テーブルを用いた一次元ＤＣＴ回路の構
成を示すブロック図である。

【符号の説明】

１１〜１８，５１〜５８シフトレジスタ２１〜２８，６１ａ〜６８ａ，６１ｂ〜６８ｂ演算テ
ーブル３１〜３８，７１〜７８，８１〜８８加算器４１〜４８，９１〜９８レジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−153402（ＪＰ，Ａ) 特開平７−152730（ＪＰ，Ａ) 特開平４−53362（ＪＰ，Ａ) 特開平６−274524（ＪＰ，Ａ) 特開昭59−32061（ＪＰ，Ａ) 特開平７−262175（ＪＰ，Ａ) 特開平７−306849（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/10 G06F 17/14 G06T 1/00 H04N 1/41 H04N 7/30 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】ｍ個のｎビットデータとｍ個の係数との
積和による演算結果を出力するデータ処理装置であっ
て、前記ｍは２以上の整数であり、前記ｍ個のｎビットデータおよび対応する係数は複数の
グループに区分され、前記複数のグループにそれぞれ対応して設けられ、対応
するグループに属するｎビットデータに等しい数の１ビ
ットの二値データと対応するグループに属する係数との
積和の計算結果をそれぞれ記憶する複数の記憶手段と、前記複数のグループにそれぞれ対応して設けられ、対応
するグループに属するｎビットデータの同一桁の１ビッ
トずつから構成されるアドレスを対応する記憶手段に順
に入力する複数の入力手段と、前記複数の記憶手段から読み出された計算結果を加算す
る第１の加算手段と、前記第１の加算手段から前回出力された加算結果を１ビ
ットシフトして前記加算手段から現在出力された加算結
果に順に加算する演算手段とを備えたことを特徴とする
データ処理装置。
【請求項２】前記演算手段は第２の加算手段および保
持手段を備え、前記保持手段は、前記第２の加算手段から出力されたデ
ータを保持し、保持したデータを１ビットシフトして前
記第２の加算手段に与え、前記第２の加算手段は、前記保持手段から与えられたデ
ータを前記第１の加算手段から出力された加算結果に加
算することを特徴とする請求項１記載のデータ処理装
置。
【請求項３】前記複数の入力手段の各々は、対応する
グループに属するｎビットデータを１ビットずつシフト
しつつ対応する記憶手段に順に与えるシフトレジスタを
含むことを特徴とする請求項１または２記載のデータ処
理装置。
【請求項４】前記ｎビットデータは画素データまたは
一次順ＤＣＴ係数であり、前記演算結果は一次順ＤＣＴ
係数または二次順ＤＣＴ係数であることを特徴とする請
求項１〜３のいずれかに記載のデータ処理装置。
【請求項５】前記ｎビットデータは二次順ＤＣＴ係数
または一次逆ＤＣＴ係数であり、前記演算結果は一次逆
ＤＣＴ係数または画素データであることを特徴とする請
求項１〜３のいずれかに記載のデータ処理装置。