JP3214024B2 - Thin film transistor and manufacturing method thereof - Google Patents

Thin film transistor and manufacturing method thereof

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JP3214024B2 JP1894192A JP1894192A JP3214024B2 JP 3214024 B2 JP3214024 B2 JP 3214024B2 JP 1894192 A JP1894192 A JP 1894192A JP 1894192 A JP1894192 A JP 1894192A JP 3214024 B2 JP3214024 B2 JP 3214024B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、液晶表示装置などを駆
動する薄膜トランジスタとその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor for driving a liquid crystal display and the like and a method for manufacturing the same.

【0002】[0002]

【従来の技術】従来の薄膜トランジスタとその製造方法
は、ガラス基板の上に、ソース,ドレイン領域及びチャ
ネル層となるべき第一多結晶珪素層を形成し、該膜の表
面に熱酸化法などによってゲート絶縁膜となる第一二酸
化珪素層を形成する。次に、図2(a)のようにゲート
電極や前記ゲート電極と同層の配線膜となるべき第二多
結晶珪素層を形成したのちに、前記第二多結晶珪素層に
燐を拡散させることにより該膜の抵抗値を低下させて
属的性質を持たせる。単結晶珪素基板の上にアクティブ
素子を形成するLSI産業では、該膜の配線抵抗を低下
させたいときは高融点金属シリサイド膜が用いられてい
た。次に、ソース及びドレイン領域を形成するために前
記ゲート電極をマスクにして、不純物イオンを前記第一
多結晶珪素層のソース及びドレインとなるべき領域に打
ち込む。次に、図2(b)のように層間絶縁膜となる第
三二酸化珪素層を化学気相成長法やスパッタ法などで形
成し、前記第三二酸化珪素層の膜質向上と、前記ソース
及びドレイン領域に導入された不純物イオンを活性化す
ために、約1000℃の温度でアニールする。次に、
ソース及びドレイン領域そしてゲート電極から引出し配
線を形成するために、前記第三二酸化珪素膜にコンタク
トホールを開口して、スパッタ法などで形成されたアル
ミニウム膜を配線膜として使用してきた。」
2. Description of the Related Art A conventional thin film transistor and a method of manufacturing the same include forming a first polycrystalline silicon layer to be a source / drain region and a channel layer on a glass substrate and forming the first polycrystalline silicon layer on the surface of the film by a thermal oxidation method or the like. A first silicon dioxide layer serving as a gate insulating film is formed. Next, as shown in FIG. 2A, after forming a gate electrode and a second polycrystalline silicon layer to be a wiring film in the same layer as the gate electrode, phosphorus is diffused into the second polycrystalline silicon layer. As a result, the resistance value of the film is reduced , and the film has metallic properties. In the LSI industry in which active elements are formed on a single crystal silicon substrate, a refractory metal silicide film has been used to reduce the wiring resistance of the film. Next, using the gate electrode as a mask to form source and drain regions, impurity ions are implanted into regions of the first polycrystalline silicon layer to be source and drain. Next, as shown in FIG. 2B, a third silicon dioxide layer serving as an interlayer insulating film is formed by a chemical vapor deposition method, a sputtering method, or the like to improve the film quality of the third silicon dioxide layer. Activating impurity ions introduced into the source and drain regions
For that, annealing at a temperature of about 1000 ° C.. next,
In order to form a wiring drawn from the source and drain regions and the gate electrode, a contact hole has been opened in the third silicon dioxide film, and an aluminum film formed by a sputtering method or the like has been used as a wiring film. "

【0003】[0003]

【発明が解決しようとする課題】しかし、上記の従来の
技術では、ゲ−ト電極と同層の配線膜が燐を拡散させた
第二多結晶珪素層だけで形成されているために、前記配
線膜の配線抵抗が比較的高い。従って、薄膜トランジス
タを用いたアクティブマトリックス素子では、前記配線
膜は走査線として利用されるために、該膜配線抵抗が高
く、画面の左右ムラやフリッカ−が発生し、表示特性が
向上しなかった。
However, in the above prior art, since the wiring film of the same layer as the gate electrode is formed only of the second polycrystalline silicon layer in which phosphorus is diffused, The wiring resistance of the wiring film is relatively high. Therefore, in an active matrix element using a thin film transistor, since the wiring film is used as a scanning line, the wiring resistance of the film is high, and left and right unevenness and flicker of the screen occur, and the display characteristics are not improved.

【0004】通常、前記第二多結晶珪素層の抵抗をでき
るだけ低くするために、熱拡散によって燐を導入する
が、前記第二多結晶珪素層の膜厚が5000Åのとき、
該膜抵抗は15Ω/□まで低くするのが限界である。今
後の液晶表示パネルの大型化及び高精細化の進行を実現
するためには、前記走査線の配線抵抗の低下が必要であ
る。そのために、走査線を前記第二多結晶珪素層から、
第二多結晶珪素層と高融点金属シリサイド層を堆積した
2層構造に変更する方法がある。このような方法は、L
SIプロセスにおいて、耐熱性が必要で低い配線抵抗が
要求される場合に使用されている。
Normally, phosphorus is introduced by thermal diffusion in order to reduce the resistance of the second polycrystalline silicon layer as much as possible. However, when the thickness of the second polycrystalline silicon layer is 5000 °,
The limit is to reduce the film resistance to 15Ω / □. In order to realize a larger and higher definition liquid crystal display panel in the future, it is necessary to lower the wiring resistance of the scanning line. For that purpose, a scanning line is provided from the second polycrystalline silicon layer.
There is a method of changing to a two-layer structure in which a second polycrystalline silicon layer and a refractory metal silicide layer are deposited. Such a method is called L
It is used in the SI process when heat resistance is required and low wiring resistance is required.

【0005】ここで、前記第二多結晶硅素層と高融点金
属シリサイドの2層構造からなるゲ−ト電極や走査線を
形成し、前記2層構造膜をマスクにして不純物イオンを
前記第一多結晶硅素層に打ち込んで、ソ−ス及びドレイ
ン領域を形成した後に、層間絶縁膜となる第三二酸化硅
素層を気相成長法やスパッタ法で堆積すると、前記多結
晶硅素層と高融点金属シリサイド層の2層構造膜の高融
点金属シリサイド膜にクラックが生じていた。前記クラ
ックは、ゲ−ト電極や走査線となる膜を、従来の燐を拡
散させた多結晶硅素膜から多結晶硅素層と高融点金属シ
リサイド層の2層構造膜にしたことで生じたことにな
る。配線膜にクラックが生じると、膜抵抗が膜自身の持
つ物性値まで低下しないばかりか、配線間にも抵抗のば
らつきが生じ、液晶を用いた表示素子等にしたときに
は、表示のムラやフリッカ−などを引き起こす。
Here, a gate electrode and a scanning line having a two-layer structure of the second polycrystalline silicon layer and the refractory metal silicide are formed, and impurity ions are implanted into the first layer using the two-layer structure film as a mask. After the source and drain regions are formed by implantation into the polycrystalline silicon layer, a third silicon dioxide layer serving as an interlayer insulating film is deposited by a vapor deposition method or a sputtering method. Cracks occurred in the high melting point metal silicide film of the two-layer structure film of the melting point metal silicide layer. The cracks were caused by changing the film used as the gate electrode and the scanning line from a conventional polycrystalline silicon film in which phosphorus was diffused to a polycrystalline silicon layer and a refractory metal silicide layer. become. When a crack occurs in the wiring film, not only does the film resistance not decrease to the physical property value of the film itself, but also a variation in resistance occurs between the wirings, and when a display element or the like using a liquid crystal is formed, display unevenness or flicker occurs. And so on.

【0006】そこで、前記問題点を解決するために、前
記第二多結晶硅素層と高融点金属シリサイド層の2層構
造からなるゲ−ト電極や走査線を形成した後に、前記2
層構造膜の表面および側面を湿式酸化し、熱酸化膜を形
成した後に、層間絶縁膜となる第三二酸化硅素層を気相
成長法やスパッタ法で堆積すると、前記第二多結晶硅素
層や高融点金属の2層構造膜にクラックが生じなくな
る。こうすることで、配線膜抵抗を、配線膜自身の抵抗
値まで低下させることができ、抵抗値のばらつきも解消
させることを目的とする。
In order to solve the above problems, a gate electrode and a scanning line having a two-layer structure of the second polycrystalline silicon layer and the refractory metal silicide layer are formed.
After the surface and side surfaces of the layer structure film are wet-oxidized to form a thermal oxide film, a third silicon dioxide layer serving as an interlayer insulating film is deposited by a vapor deposition method or a sputtering method. Cracks do not occur in the layer or the two-layer structure film of the refractory metal. By doing so, the wiring film resistance can be reduced to the resistance value of the wiring film itself, and the object is to eliminate the variation in the resistance value.

【0007】[0007]

【課題を解決するための手段】本発明は、基板上に形成
された薄膜トランジスタにおいて、ゲート電極と該ゲー
ト電極と同層からなる配線層を、多結晶珪素層と、金属
1に対して珪素の含有量が2.3から3.0のターゲッ
トを使用して形成された高融点金属シリサイド層との積
層膜により構成し、前記積層膜の表面及び側面に高融点
金属シリサイド層のクラック発生が起きない膜厚の熱酸
化膜が形成されてなることを特徴とする。
According to the present invention, there is provided a thin film transistor formed on a substrate, comprising: a gate electrode; a wiring layer formed of the same layer as the gate electrode; a polycrystalline silicon layer; It is composed of a laminated film with a refractory metal silicide layer formed using a target having a content of 2.3 to 3.0 , and cracks of the refractory metal silicide layer occur on the surface and side surfaces of the laminated film. It is characterized in that a thermally oxidized film having a different thickness is formed.

【0008】また、本発明は、基板上に形成した薄膜ト
ランジスタのゲート電極と該ゲート電極と同層からなる
配線層を、多結晶珪素層と高融点金属シリサイド層との
積層膜により構成してなる薄膜トランジスタの製造方法
であって、前記多結晶珪素層を形成した後、該多結晶珪
素層上に、金属1に対して珪素の含有量が2.3から
3.0のターゲットを使用して前記高融点金属シリサイ
ド層を積層して積層膜を形成する工程と、前記積層膜を
パターニングして前記ゲート電極及び前記配線層を形成
する工程と、前記積層膜の表面及び側面に高融点金属シ
リサイド層のクラック発生が起きない膜厚の熱酸化膜を
形成する工程とを有することを特徴とする。
According to the present invention, a gate electrode of a thin film transistor formed on a substrate and a wiring layer formed of the same layer as the gate electrode are constituted by a laminated film of a polycrystalline silicon layer and a refractory metal silicide layer. A method for manufacturing a thin film transistor, wherein after forming the polycrystalline silicon layer, the content of silicon with respect to metal 1 is 2.3 on the polycrystalline silicon layer.
Stacking the refractory metal silicide layer using a target of 3.0 to form a stacked film; patterning the stacked film to form the gate electrode and the wiring layer; Forming a thermal oxide film with a thickness that does not cause cracking of the refractory metal silicide layer on the surface and side surfaces of the metal oxide film.

【0009】前記熱酸化膜は、ウエット酸化により形成
することを特徴とする。
The thermal oxide film is formed by wet oxidation.

【0010】前記高融点金属シリサイドはモリブデンシ
リサイドであって、前記積層膜を800℃以上の温度で
熱酸化して前記熱酸化膜を形成することを特徴とする。
The high-melting-point metal silicide is molybdenum silicide, and the thermal oxidation of the laminated film is performed at a temperature of 800 ° C. or more to form the thermal oxide film.

【0011】[0011]

【0012】[0012]

【0013】[0013]

【実施例】以下、本発明について、実施例に基づき詳細
に説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on embodiments.

【0014】図2にあるように、ガラス基板の上に、ゲ
−ト電極やゲ−ト電極と同層からなる配線膜を、第二多
結晶硅素層で5000Åの厚さに形成したときは、配線
膜の絶縁をとるための層間絶縁膜となる第三二酸化硅素
層を、化学的気相成長法やスパッタ法で1μm程度以上
堆積しても、第二多結晶珪素層にクラックが生じること
はなかった。ところが、配線抵抗を低下させるべくゲ−
ト電極とゲ−ト電極と同層からなる配線膜に、多結晶珪
素層と高融点金属シリサイド層を2層構造にして使用す
ると、層間絶縁膜となる第三二酸化珪素層を化学的気相
成長法やスパッタ法で3000Å以上堆積したところ
で、前記高融点金属シリサイド膜にクラックが生じてい
る。ここで、薄膜トランジスタをアクティブマトリック
ス素子として使うことを考えると、ゲ−ト電極と同層の
配線膜は走査線となる。前記走査線の配線抵抗が高い
と、ガラス基板の上に作成した薄膜トランジスタを用い
た液晶表示素子の表示品質において、画面に左右ムラが
生じる、フリッカ−が目立つ等の問題点があるために、
高融点金属シリサイド膜を堆積することで、膜の配線抵
抗を低下させている。
As shown in FIG. 2, when a gate electrode or a wiring film composed of the same layer as the gate electrode is formed on the glass substrate by the second polycrystalline silicon layer to a thickness of 5000.degree. Even when a third silicon dioxide layer serving as an interlayer insulating film for insulating a wiring film is deposited to a thickness of about 1 μm or more by a chemical vapor deposition method or a sputtering method, cracks are formed in the second polycrystalline silicon layer. It did not occur. However, to reduce the wiring resistance,
When a polycrystalline silicon layer and a refractory metal silicide layer are used in a two-layer structure in a wiring film composed of the same layer as the gate electrode and the gate electrode, the third silicon dioxide layer serving as an interlayer insulating film is chemically formed. Cracks have occurred in the refractory metal silicide film when deposited at 3000 ° or more by vapor phase growth or sputtering. Here, considering that the thin film transistor is used as an active matrix element, the wiring film in the same layer as the gate electrode becomes a scanning line. When the wiring resistance of the scanning line is high, in display quality of a liquid crystal display element using a thin film transistor formed on a glass substrate, left and right unevenness occurs on a screen, and there are problems such as noticeable flicker.
By depositing the refractory metal silicide film, the wiring resistance of the film is reduced.

【0015】前記の高融点金属シリサイド膜に生じるク
ラックを解消するためには、図1(a)に示すように、
ゲ−ト電極や走査線となる第二多結晶珪素層と高融点金
属シリサイド層の2層構造膜をパタ−ニングした後で、
図1(b)のように2層構造膜の表面と側面を熱酸化
し、その後、図1(c)のように層間絶縁膜となる第二
二酸化珪素膜を堆積することである。薄膜トランジスタ
のソ−スおよびドレイン領域形成のための第一多結晶珪
素層へのイオンインプランテ−ションは、図1(b)の
酸化工程の前に行っても、後で行っても、薄膜トランジ
スタの特性に変化を与えるようなことはない。
As shown in FIG. 1A, in order to eliminate cracks generated in the refractory metal silicide film, as shown in FIG.
After patterning a two-layer structure film of a second polycrystalline silicon layer serving as a gate electrode and a scanning line and a refractory metal silicide layer,
The surface and side surfaces of the two-layer structure film are thermally oxidized as shown in FIG. 1B, and then a second silicon dioxide film to be an interlayer insulating film is deposited as shown in FIG. 1C. The ion implantation into the first polycrystalline silicon layer for forming the source and drain regions of the thin film transistor can be performed before or after the oxidation step shown in FIG. There is no change in the characteristics.

【0016】図1において、101は石英を含むガラス
基板であり、102は、薄膜トランジスタのソ−ス及び
ドレイン領域を示し、103はチャネル領域を示す。1
02,103は、両方ともに第一多結晶珪素層で形成さ
れている。104はゲ−ト酸化膜であり、105,10
6は、それぞれゲ−ト電極や走査線のポリシリコン部
分,高融点金属シリサイド部分を示す。高融点金属シリ
サイド膜の形成には、組成制御がしやすい,高純度のタ
−ゲットが得られるために不純物が少ないなどの理由か
ら、スパッタ法で形成することが望まれる。107は、
ポリシリコン膜及び高融点金属シリサイド膜の露出部分
に形成された熱酸化膜であり、108は化学的気相成長
法またはスパッタ法で堆積した第三二酸化硅素膜であ
る。
In FIG. 1, 101 is a glass substrate containing quartz, 102 is a source and drain region of a thin film transistor, and 103 is a channel region. 1
02 and 103 are both formed of the first polycrystalline silicon layer. 104, a gate oxide film;
Reference numeral 6 denotes a polysilicon portion and a refractory metal silicide portion of the gate electrode and the scanning line, respectively. For the formation of the refractory metal silicide film, it is desirable to form the refractory metal silicide film by a sputtering method because the composition can be easily controlled and a high-purity target can be obtained, so that there are few impurities. 107 is
A thermal oxide film is formed on the exposed portions of the polysilicon film and the refractory metal silicide film. Reference numeral 108 denotes a third silicon dioxide film deposited by a chemical vapor deposition method or a sputtering method.

【0017】前記高融点金属シリサイドには、モリブデ
ンシリサイド,タングステンシリサイド,タンタルシリ
サイド,チタンシリサイドなどが挙げられる。モリブデ
ンシリサイド,タングステンシリサイドは高温で酸化す
ると、金属酸化膜は成長せずに、酸化珪素膜が成長する
傾向にある。この中で、モリブデンシリサイド膜の熱酸
化膜は、モリブデン酸化物が790℃で昇華するので、
800℃以上の温度で酸化をすれば酸化硅素だけが形成
される。このときの酸化硅素膜は二酸化硅素膜になり、
107は第二二酸化珪素膜となる。したがって、800
℃以上の温度で第二多結晶珪素層とモリブデンシリサイ
ド層を熱酸化すれば、図1(c)の106の上にコンタ
クトホ−ルを開口するときには、107および108が
二酸化硅素膜となり、一度でエッチング可能となる。
The refractory metal silicide includes molybdenum silicide, tungsten silicide, tantalum silicide, titanium silicide and the like. When molybdenum silicide and tungsten silicide are oxidized at a high temperature, a silicon oxide film tends to grow without growing a metal oxide film. Among them, the molybdenum silicide thermal oxide film is formed by molybdenum oxide sublimating at 790 ° C.
If oxidized at a temperature of 800 ° C. or more, only silicon oxide is formed. At this time, the silicon oxide film becomes a silicon dioxide film,
107 is a second silicon dioxide film. Therefore, 800
If the second polycrystalline silicon layer and the molybdenum silicide layer are thermally oxidized at a temperature of not less than ℃, when the contact holes are opened above 106 in FIG. Can be etched.

【0018】層間絶縁膜を形成した際に生じる高融点金
属シリサイド膜のクラック防止のために、図1(b)の
ように、ゲ−ト電極や走査線となる第二多結晶珪素層と
高融点金属シリサイド層の2層構造膜の表面及び側面を
酸化するわけであるが、モリブデンシリサイドの場合
は、図3の斜線の領域にモリブデンシリサイド膜厚と第
二二酸化珪素膜厚の関係があれば、モリブデンシリサイ
ド膜にクラックが生じない。モリブデンシリサイド膜の
クラックの生じ方は、多結晶珪素層とモリブデンシリサ
イド層の2層構造膜であっても、モリブデンシリサイド
層の膜厚だけの関数であり、多結晶珪素層の膜厚には依
存しない。
As shown in FIG. 1B, in order to prevent cracking of the refractory metal silicide film which occurs when an interlayer insulating film is formed, the second polycrystalline silicon layer serving as a gate electrode and a scanning line is connected to a high polycrystalline silicon layer. The surface and side surfaces of the two-layer structure film of the melting point metal silicide layer are oxidized. In the case of molybdenum silicide, the relationship between the thickness of the molybdenum silicide and the thickness of the second silicon dioxide is shown in the hatched region in FIG. If there is, no crack occurs in the molybdenum silicide film. The manner in which cracks in the molybdenum silicide film occur is a function of only the thickness of the molybdenum silicide layer and depends on the thickness of the polycrystalline silicon layer even in a two-layer structure film of a polycrystalline silicon layer and a molybdenum silicide layer. do not do.

【0019】図3は、スパッタタ−ゲットの組成がモリ
ブデン1に対してシリコンの含有量が2.3から3.0
のタ−ゲットを使用し、スパッタ時の圧力は0.1Pa
から2.0Paの範囲内で成膜した場合の関係図を示し
ている。301は、モリブデンシリサイド膜にクラック
が生じるか否かの境界線で、302は該膜にクラックの
生じない領域を示す。スパッタ装置を別のものにする
と、境界線301は変動することもあるが、石英基板を
はじめとするガラス基板の上に薄膜トランジスタを形成
する場合には、前記の境界線は必ず存在し、形成される
熱酸化膜が厚くなるに従って、クラックの生じなくなる
点がある。しかし、インライン式のスパッタ装置をモリ
ブデンシリサイドのスパッタに用いれば、図3とほぼ同
じ関係図は得られる。
FIG. 3 shows that the composition of the sputter target is such that the content of silicon with respect to molybdenum 1 is 2.3 to 3.0.
And the pressure during sputtering is 0.1 Pa
FIG. 2 shows a relationship diagram when a film is formed within a range of from 2.0 Pa to 2.0 Pa. Reference numeral 301 denotes a boundary line for determining whether or not cracks occur in the molybdenum silicide film, and reference numeral 302 denotes a region in which no crack occurs in the film. If a different sputtering apparatus is used, the boundary line 301 may fluctuate. However, when a thin film transistor is formed over a glass substrate such as a quartz substrate, the boundary line always exists and is formed. As the thickness of the thermal oxide film increases, cracks may not be generated. However, if an in-line type sputtering apparatus is used for sputtering of molybdenum silicide, the same relationship diagram as FIG. 3 can be obtained.

【0020】ゲ−ト電極や走査線は、図1に示されてい
るようなトランジスタのチャネル部の上だけでなく、ガ
ラス基板の上にも形成されているが、ここでも表面及び
側面を酸化すると、クラック防止の効果がある。また、
残っている第二多結晶珪素層とモリブデンシリサイド層
の2層構造膜の面積によって、クラックの生じ方が変化
するようなことはない。第二多結晶珪素層の酸化レ−ト
は、モリブデンシリサイド層の酸化レ−トの1.5倍程
になるが、第二多結晶珪素層とモリブデンシリサイド層
の合計の膜厚が5000Å以内ならば、2層構造膜は、
図1(c)108の酸化膜の上に配線膜をはわせても断
線が生じるような逆テ−パをした断面形状になることは
ない。
The gate electrode and the scanning line are formed not only on the channel portion of the transistor as shown in FIG. 1 but also on a glass substrate. Then, there is an effect of preventing cracks. Also,
The manner in which cracks occur does not change depending on the area of the remaining two-layer structure film of the second polycrystalline silicon layer and the molybdenum silicide layer. The oxide rate of the second polycrystalline silicon layer is about 1.5 times the oxide rate of the molybdenum silicide layer, but if the total film thickness of the second polycrystalline silicon layer and the molybdenum silicide layer is within 5000 mm. For example, a two-layer film
Even if a wiring film is put on the oxide film shown in FIG. 1 (c) 108, the cross-section does not have a reverse tapered shape to cause disconnection.

【0021】次に、ゲ−ト電極や走査線となる前記第二
多結晶珪素層とモリブデンシリサイド層の2層構造膜の
熱酸化膜の形成方法は、水蒸気を含んだ酸素ガスを炉の
中に導入する湿式酸化法を用いるのがよい。図4に酸化
システムの配管図を示す。401はガスパイプ、402
はガス流量コントロ−ラ、403はガス弁、404は純
水を入れる石英フラスコ、405は純水でフラスコの7
〜8分目程度の量をいれておき、水の温度は80℃以上
にしておく必要がある。406はアニ−ル炉であり、ガ
スパイプ口Aからは酸素ガスを流し、ガスパイプ口Bか
らは窒素ガスを流すものとする。
Next, a method for forming a thermal oxide film having a two-layer structure film of the second polycrystalline silicon layer and the molybdenum silicide layer, which is to be a gate electrode and a scanning line, comprises: supplying an oxygen gas containing water vapor into a furnace. It is preferable to use a wet oxidation method to be introduced into the substrate. FIG. 4 shows a piping diagram of the oxidation system. 401 is a gas pipe, 402
Is a gas flow controller, 403 is a gas valve, 404 is a quartz flask for holding pure water, and 405 is pure water in the flask.
It is necessary to keep the temperature of the water at 80 ° C. or higher by adding an amount of about 8 minutes. Reference numeral 406 denotes an annealing furnace in which oxygen gas flows from the gas pipe port A and nitrogen gas flows from the gas pipe port B.

【0022】アニ−ル炉の中に、湿式酸素ガス導入口と
窒素ガス導入口の2つがあるのは、湿式酸化をした後
に、基板を炉の外に出さずに連続で窒素雰囲気中アニ−
ルを実施するからである。湿式酸化をした後に基板をア
ニ−ル炉の中から大気中に引き出すと、炉の中の水分が
結露して基板に付着する。基板の一部に露がつくと、薄
膜トランジスタの動作不良を引き起こすことになる。窒
素雰囲気アニ−ルの条件は、湿式酸化の温度よりも高温
で30分以上の時間で実施する必要がある。
In the annealing furnace, there are two inlets, a wet oxygen gas inlet and a nitrogen gas inlet. The reason is that after the wet oxidation, the substrate is continuously placed in a nitrogen atmosphere without leaving the substrate outside the furnace.
This is because the When the substrate is drawn out of the annealing furnace into the atmosphere after the wet oxidation, the moisture in the furnace is condensed and adheres to the substrate. When a part of the substrate is exposed, a malfunction of the thin film transistor is caused. The nitrogen atmosphere needs to be annealed at a temperature higher than the wet oxidation temperature for 30 minutes or more.

【0023】湿式酸化法が乾式酸化法に比較して優れて
いることは、次の2点である。第一には、モリブデンシ
リサイド層の上に成長する二酸化硅素膜の成膜速度が、
乾式酸化法の約10倍あり速くできることである。第二
には、図3において、乾式酸化法を採用すると、クラッ
クが生じるか否かの境界線301の傾きが急になること
である。従って、モリブデンシリサイドの膜厚が同じな
らば、乾式酸化法ではより厚い酸化膜が必要となる。図
1(b)で熱酸化膜107の膜厚が厚くなると、104
のゲ−ト酸化膜の膜厚も厚くなり、102,103をな
す第一多結晶硅素層の膜厚が薄くなり、薄膜トランジス
タの信頼性を損ねやすくなる。
The wet oxidation method is superior to the dry oxidation method in the following two points. First, the deposition rate of the silicon dioxide film growing on the molybdenum silicide layer is:
It is about 10 times faster than dry oxidation. Second, in FIG. 3, when the dry oxidation method is employed, the slope of the boundary line 301 as to whether or not cracks occur becomes steep. Therefore, if the film thickness of molybdenum silicide is the same, the dry oxidation method requires a thicker oxide film. When the thickness of the thermal oxide film 107 is increased in FIG.
The thickness of the gate oxide film is also increased, and the thickness of the first polycrystalline silicon layers 102 and 103 is reduced, which tends to impair the reliability of the thin film transistor.

【0024】[0024]

【発明の効果】以上述べた本発明によれば、薄膜トラン
ジスタのゲ−ト電極及び前記ゲ−ト電極と同層に形成さ
れた配線膜の配線抵抗を下げるべく、金属シリサイド膜
を形成すると、この上にスパッタ法やCVD法で二酸化
硅素膜を堆積させると金属シリサイド膜にクラックが生
じていた。しかし、多結晶珪素層と金属シリサイド層の
2層構造膜の表面と側面を、熱酸化すると前記クラック
を解消することができ、有効に動作する薄膜トランジス
タを作成することができる。また、熱酸化法を湿式酸化
にすると、酸化膜厚が薄くとも金属シリサイド膜にクラ
ックが生じない様にでき、第一多結晶珪素層の膜厚の減
少も抑えられるので信頼性が高く、スル−プットの良い
薄膜トランジスタを提供することができる。
According to the present invention described above, when a metal silicide film is formed to reduce the wiring resistance of the gate electrode of a thin film transistor and the wiring film formed on the same layer as the gate electrode, When a silicon dioxide film was deposited thereon by sputtering or CVD, cracks occurred in the metal silicide film. However, when the surface and side surfaces of the two-layer structure film of the polycrystalline silicon layer and the metal silicide layer are thermally oxidized, the cracks can be eliminated, and a thin film transistor that operates effectively can be manufactured. Further, when the thermal oxidation method is wet oxidation, cracks can be prevented from occurring in the metal silicide film even if the oxide film thickness is small, and a decrease in the film thickness of the first polycrystalline silicon layer can be suppressed. -It is possible to provide a thin film transistor having good put.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の薄膜トランジスタの形成工程の断面
図。
FIG. 1 is a cross-sectional view of a step of forming a thin film transistor of the present invention.

【図2】従来の薄膜トランジスタの形成工程の断面図。FIG. 2 is a cross-sectional view of a step of forming a conventional thin film transistor.

【図3】モリブデンシリサイドと酸化膜厚のクラックの
生じ方に対する関係図。
FIG. 3 is a graph showing the relationship between molybdenum silicide and oxide film thickness and how cracks occur.

【図4】湿式酸化システムの配管図。FIG. 4 is a piping diagram of a wet oxidation system.

【符号の説明】[Explanation of symbols]

101 ガラスまたは二酸化珪素層 102 ソ−スまたはドレイン領域 103 チャネル層 104 第一二酸化珪素膜 105 第二多結晶珪素層 106 金属シリサイド層 107 第二二酸化珪素膜 108 第三二酸化珪素膜 201 ガラスまたは二酸化珪素層 202 ソ−スまたはドレイン領域 203 チャネル層 204 第一二酸化珪素膜 205 第二多結晶珪素層 206 第三二酸化珪素膜 301 クラックの生じる生じないの境界線 302 クラックの生じない領域 401 ガスパイプ 402 ガス流量コントロ−ラ 403 弁 404 石英フラスコ 405 純水 406 アニ−ル炉 101 Glass or silicon dioxide layer 102 Source or drain region 103 Channel layer 104 First silicon dioxide film 105 Second polycrystalline silicon layer 106 Metal silicide layer 107 Second silicon dioxide film 108 Third silicon dioxide Film 201 glass or silicon dioxide layer 202 source or drain region 203 channel layer 204 first silicon dioxide film 205 second polycrystalline silicon layer 206 third silicon dioxide film 301 boundary where cracks do not occur 302 Crack-free area 401 Gas pipe 402 Gas flow controller 403 Valve 404 Quartz flask 405 Pure water 406 Anneal furnace

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/3205 H01L 21/336 H01L 29/40 H01L 29/43 G02F 1/1368 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/3205 H01L 21/336 H01L 29/40 H01L 29/43 G02F 1/1368

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板上に形成された薄膜トランジスタに
おいて、 ゲート電極と該ゲート電極と同層からなる配線層を、多
結晶珪素層と、金属1に対して珪素の含有量が2.3か
ら3.0のターゲットを使用して形成された高融点金属
シリサイド層との積層膜により構成し、前記積層膜の表
面及び側面に高融点金属シリサイド層のクラック発生が
起きない膜厚の熱酸化膜が形成されてなることを特徴と
する薄膜トランジスタ。
1. A thin film transistor formed on a substrate, or a wiring layer consisting of the gate electrode and the gate electrode in the same layer, and a polycrystalline silicon layer, the content of silicon to the metal 1 2.3
And a high-melting-point metal silicide layer formed by using a target having a thickness of 3.0 mm and having a thickness that does not cause cracking of the high-melting-point metal silicide layer on the surface and side surfaces of the stacked film. A thin film transistor comprising a film.
【請求項2】 基板上に形成した薄膜トランジスタのゲ
ート電極と該ゲート電極と同層からなる配線層を、多結
晶珪素層と高融点金属シリサイド層との積層膜により構
成してなる薄膜トランジスタの製造方法であって、 前記多結晶珪素層を形成した後、該多結晶珪素層上に、
金属1に対して珪素の含有量が2.3から3.0のター
ゲットを使用して前記高融点金属シリサイド層を積層し
て積層膜を形成する工程と、 前記積層膜をパターニングして前記ゲート電極及び前記
配線層を形成する工程と、 前記積層膜の表面及び側面に高融点金属シリサイド層の
クラック発生が起きない膜厚の熱酸化膜を形成する工程
とを有することを特徴とする薄膜トランジスタの製造方
法。
2. A method for manufacturing a thin film transistor, comprising: a gate electrode of a thin film transistor formed on a substrate; and a wiring layer formed of the same layer as the gate electrode, which is formed by a laminated film of a polycrystalline silicon layer and a refractory metal silicide layer. After forming the polycrystalline silicon layer, on the polycrystalline silicon layer,
Stacking the refractory metal silicide layer using a target having a silicon content of 2.3 to 3.0 with respect to metal 1 to form a stacked film; and patterning the stacked film to form the gate. Forming an electrode and the wiring layer; and forming a thermal oxide film on the surface and side surfaces of the stacked film with a thickness that does not cause cracking of the refractory metal silicide layer. Production method.
【請求項3】 前記熱酸化膜は、ウエット酸化により形
成することを特徴とする請求項2記載の薄膜トランジス
タの製造方法。
3. The method according to claim 2, wherein the thermal oxide film is formed by wet oxidation.
【請求項4】 前記高融点金属シリサイドはモリブデン
シリサイドであって、前記積層膜を800℃以上の温度
で熱酸化して前記熱酸化膜を形成することを特徴とする
請求項2又は3記載の薄膜トランジスタの製造方法。
4. The thermal oxide film according to claim 2, wherein the high-melting-point metal silicide is molybdenum silicide, and the laminated film is thermally oxidized at a temperature of 800 ° C. or more to form the thermal oxide film. A method for manufacturing a thin film transistor.
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