JP3212369U - インクカートリッジチップ - Google Patents

Abstract

【課題】インクカートリッジチップを提供する。【解決手段】インクカートリッジチップであって、印刷結像消耗品の技術分野に属する。本考案のインクカートリッジチップは電源処理モジュールを包括し、前記電源処理モジュールは、入力側ＶＤＤＨとバンドギャップリファレンス回路とリニアレギュレータとメモリとを含み、前記入力側ＶＤＤＨが前記バンドギャップリファレンス回路と前記リニアレギュレータに各々接続し、前記バンドギャップリファレンス回路が基準電圧ＶＲＥＦを前記リニアレギュレータに出力し、前記リニアレギュレータが出力電圧ＶＤＤを前記メモリに出力することで、メモリに電圧が安定化された給電源を提供する。本考案のインクカートリッジチップはコストが低く、結線が簡単で、且つ電圧が安定した給電源を提供できる。【選択図】図２

Description

本考案は、印刷結像消耗品の技術分野に関し、特に、インクカートリッジチップに関する。

従来のチップは、一般的に回路基板の形で存在し、チップ上に電源（ＶＤＤ）接点、クロック（ＣＬＫ）接点、データ（ＤＡＴＡ）接点、接地（ＧＮＤ）接点等のような電気的接続部を設ける。チップ上にチップ回路モジュールを更に設け、チップ回路モジュールは主にストレージユニットと論理制御ユニットとを含み、前記ストレージユニットがインクの種類、インクカートリッジ製年月日のデータ、印刷ページ数、インク残量等の情報を保存するために用いられ、前記論理制御ユニットがチップデータの演算に用いられる。

現在、市場上のキャノンシリーズを用いるオリジナルインクカートリッジチップ或いは互換チップの電気的接続部は、５接点の構造が用いられ、具体的に電源（ＶＤＤ）接点とメインクロック（ＣＬＫ）接点とデータ（ＤＡＴＡ）接点と接地（ＧＮＤ）接点とサブクロック（ＣＬＫ０）接点とを含む。該チップが作動する時、サブクロック接点は周波数が約１６１．６２の低周波振動を生じ、毎回サブクロック接点の信号がトリップした時、電源信号にクロストークをもたらし、これはチップ電源信号の安定性に影響を及ぼし、更にインクカートリッジチップのストレージユニット内の読み書き操作にも干渉し、効果的にインクカートリッジの情報を保存できない。

このため、現在よく見られる改良方式は、図１のように、チップ回路モジュールの電源入力側ＶＤＤＨとＶＤＤ接点の間に約０．２Ｖの順方向ダイオードを直列接続し、また電源入力側ＶＤＤＨとＧＮＤ接点の間に約１００Ｋの抵抗器と０．１μＦ のコンデンサを各々直接接続し、電源入力側ＶＤＤＨが外部電源のインクカートリッジチップに給電する入力側で、一般的にプリンタから提供される。この方式は、チップ電源信号の安定性を確実に保証するものであるが、次の問題点が存在する。つまり、一、補助電気素子とバインド用線を別途追加する必要があるため、大幅にコストが増える。二、１個のチップ上に複数の電気素子を設けるため、結線を複雑にさせ、加工や保守の難易度が増す。三、複雑な接続方式は、信号の効果的な伝送に影響を及ぼす。

よって、チップが正常にプリンタと通信できることを保証する条件において、通信タイミングの安定、電源の安定、チップの周辺コスト及びチップコストを削減することが、現時点での大きな難題となっている。

そこで、本考案は、上記技術的な課題を解決するため、コストが低く、接続が簡単で、電源信号が安定するインクカートリッジチップを提供することを目的とする。

本考案は、電源処理モジュールを包括するインクカートリッジチップを提供する。前記電源処理モジュールは、入力側とバンドギャップリファレンス回路とリニアレギュレータとメモリとを含み、前記入力側が前記バンドギャップリファレンス回路と前記リニアレギュレータに各々接続し、前記バンドギャップリファレンス回路が基準電圧を前記リニアレギュレータに出力し、前記リニアレギュレータが出力電圧を前記メモリに出力することで、メモリに電圧が安定化された給電源を提供する。

前記バンドギャップリファレンス回路は、起動回路と電圧安定化回路とを含み、前記入力側が前記起動回路、前記電圧安定化回路に各々接続し、前記起動回路が前記電圧安定化回路に接続し、前記電圧安定化回路と前記起動回路が基準電圧出力側に各々接続し、前記電圧安定化回路と前記起動回路が各々接地することが好適である。

前記起動回路は、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタと第３ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタとを含み；前記入力側が前記第１ＰＭＯＳトランジスタのソース、第２ＰＭＯＳトランジスタのソース、第３ＮＭＯＳトランジスタのドレイン、第３ＰＭＯＳトランジスタのソースに各々接続し；第１ＰＭＯＳトランジスタのゲート、第１ＮＭＯＳトランジスタのソース、第２ＮＭＯＳトランジスタのソース、第３ＮＭＯＳトランジスタのソースが各々接地し；前記第１ＰＭＯＳトランジスタのドレインが第１ＮＭＯＳトランジスタのドレイン、第２ＰＭＯＳトランジスタのゲート、第２ＮＭＯＳトランジスタのゲート、第３ＮＭＯＳトランジスタのゲートに各々接続し；前記第２ＰＭＯＳトランジスタのドレインが前記第２ＮＭＯＳトランジスタのドレイン、第３ＰＭＯＳトランジスタのゲートに各々接続し；前記第１ＮＭＯＳトランジスタのゲートが基準電圧出力側に接続し；前記第３ＰＭＯＳトランジスタのドレインが前記電圧安定化回路に接続することが好適である。

前記電圧安定化回路は、第４ＰＭＯＳトランジスタと第５ＰＭＯＳトランジスタと第６ＰＭＯＳトランジスタと第１トライオードと第２トライオードと第１抵抗器と第２抵抗器と第３抵抗器と第４抵抗器と第１演算増幅器とを含み；前記入力側が前記第４ＰＭＯＳトランジスタのソース、第５ＰＭＯＳトランジスタのソース、第６ＰＭＯＳトランジスタのソースに各々接続し；前記第４ＰＭＯＳトランジスタのドレインが各々第１抵抗器を経由して接地し、並びに第２抵抗器と第１トライオードを経由して接地し；前記第４ＰＭＯＳトランジスタのゲートが第１演算増幅器の出力側、第５ＰＭＯＳトランジスタのゲート、第６ＰＭＯＳトランジスタのゲートに各々接続し；前記第５ＰＭＯＳトランジスタのドレインは第２トライオードと第３抵抗器を経由して各々接地し、前記第５ＰＭＯＳトランジスタのドレインが前記起動回路に接続し；前記第６ＰＭＯＳトランジスタのドレインが第４抵抗器を経由して接地し、前記第６ＰＭＯＳトランジスタのドレインが基準電圧出力側に接続し、前記第１演算増幅器の正入力側が前記第４ＰＭＯＳトランジスタのドレインに接続し、前記第１演算増幅器の負入力側が前記第５ＰＭＯＳトランジスタのドレインに接続することが好適である。

前記バンドギャップリファレンス回路は、第５抵抗器と第１コンデンサを更に含み；前記電圧安定化回路が前記第５抵抗器を経由して基準電圧出力側に接続し、前記第５抵抗器が更に前記第１コンデンサを経由して接地することが好適である。

前記リニアレギュレータは、第２演算増幅器と第６抵抗器と第７抵抗器と第７ＰＭＯＳトランジスタとを含み；前記第２演算増幅器の出力側が前記第７ＰＭＯＳトランジスタのゲートに接続し；前記第７ＰＭＯＳトランジスタのソースが前記入力側に接続し；前記第７ＰＭＯＳトランジスタのドレインが順次に第６抵抗器、第７抵抗器を経由して接地し、前記第７ＰＭＯＳトランジスタのドレインが更に出力電圧の出力側に接続し；前記第６抵抗器と前記第７抵抗器の間の接続ケーブルが前記第２演算増幅器の正入力側に接続し、前記バンドギャップリファレンス回路の基準電圧出力側が前記第２演算増幅器の負入力側に接続することが好適である。

前記リニアレギュレータは、前記第２演算増幅器の出力側と前記第７ＰＭＯＳトランジスタのドレインの間に設けられた補償回路を更に含むことが好適である。

前記インクカートリッジチップの回路基板は、クロック接点とグランド接点とデータ接点と電源接点とチップ回路モジュールとを含み、前記クロック接点、前記データ接点、前記電源接点が前記チップ回路モジュールに各々接続し、前記チップ回路モジュール内に前記電源処理モジュールが設けられ、前記グランド接点が前記チップ回路モジュールに直接接続することが好適である。

本考案は、ＣＬＫＯ接点を除去し、その他の４つのチャンネルを通じても安定して作動でき、またプリンタ認証を通過できるインクカートリッジチップを提供し、該インクカートリッジチップコストが低廉で、加工も便利となり、安定した電源信号を提供できる。

従来技術におけるインクカートリッジチップの電気接続図である。 本考案のインクカートリッジチップ内の電源処理モジュールの回路ブロック図である。 図２内のバンドギャップリファレンス回路の回路ブロック図である。 図２内のリニア方式電圧安定化回路の回路ブロック図である。 本考案のインクカートリッジチップの電気接続図である。 図１の状態のプリンタ出力タイミングチャートである。 図５の状態のプリンタ出力タイミングチャートである。

以下、添付図面を組み合わせて、本考案について更に詳細に説明する。

図１は、従来技術におけるインクカートリッジチップの電気接続図である。インクカートリッジチップチップは、５接点構造の電気的接続部を含み、１がＣＬＫメインクロック接点、２がＧＮＤグランド接点、３がＤＡＴＡデータ接点、４がＶＤＤ電源接点、５がＣＬＫ０サブクロック接点となる。インクカートリッジチップにはチップ回路モジュールを更に含み、一般的にウエハ状態を呈する。ウエハの外周において、ＣＬＫ接点、ＤＡＴＡ接点、ＣＬＫ０接点がチップ回路モジュールに各々接続し、ＧＮＤグランド接点が抵抗器、コンデンサを経由してチップ回路モジュールに接続し、ＶＤＤ接点が発光ダイオード、抵抗器を経由してチップ回路モジュールに接続することが見られる。ウエハ内において、ＶＤＤ接点とチップ回路モジュールに使用する電源ＶＤＤＨの間に１個の順方向ダイオードを直列接続する。ＧＮＤ接点とチップ回路モジュールのＶＤＤＨの間に抵抗器、コンデンサを直列接続しない、及びＶＤＤ接点とＶＤＤＨの間にダイオードを直列接続しない場合において、直接接続処理し、２個のクロック接点が設けられるため、ＣＬＫ０接点の通信時、高低電力レベルのデューティーサイクルが３２：１で、周波数が１６１．６２ＨＺの時、低周波振動が発生する。この種の振動はインクカートリッジチップ電源信号の安定性に影響を及ぼす。ＣＬＫＯ接点信号にトリップが生じる度に、電源信号にクロストークをもたらす。図１のような設置は、チップ電源信号の安定性を確保できるが、同時にウエハの外周に周辺コンポーネントの抵抗器、コンデンサが増えることで、インクカートリッジチップの回路基板の結線を複雑にさせてしまう。同時に、ウエハ内でダイオードのみを加えて電圧を安定化し、構造が簡単であるが、ダイオードの電圧安定性が比較的悪く、容易に逆方向ブレークダウンが発生してしまい、効果的に電源の電圧安定化を実現できない。

このため、本考案は、インクカートリッジチップを設計し、そのウエハ内に電圧安定性がより一層優れた電源処理モジュールを設け、またそのウエハの外周で周辺コンポーネントの配置構造を簡素化する。

ＣＬＫ０の電源信号安定性に対する干渉が著しいことを考慮し、またインクカートリッジチップ上の回路基板構造を簡素化し、このため図１構造について、ＣＬＫＯ接点を除去した。この時図５のインクカートリッジチップがＣＬＫメインクロック接点１とＧＮＤグランド接点２とＤＡＴＡデータ接点３とＶＤＤ電源接点４とを有する。同時に、ＣＬＫＯ接点の除去により、ＣＬＫ０接点で生じる低周波振動を解決するために設けられた周辺コンポーネントである１００Ｋの抵抗器、０．１μＦのコンデンサ、７５０オームの抵抗器も除去された。この時、該インクカートリッジチップの回路基板上のクロック接点、データ接点、電源接点は、チップ回路モジュールに各々接続し、前記グランド接点が前記チップ回路モジュールに直接接続する。周辺コンポーネントの減少により、回路基板のバインドが本来の８つのバインドから５つのバインドに減り、回路基板の電気的接続を簡素化して、取り付けや保守に便利になる。ただしインクカートリッジチップがクロック振動により存在する電源の不安定性は、やはり存在し、且つ電源の不安定性がメモリの読み書き、プリンタのタスクに対し一定の干渉がある場合、ウエハ内であるチップ回路モジュール内に電源処理モジュールを設ける必要がある。

図２に示すように、前記電源処理モジュールは、入力側ＶＤＤＨとバンドギャップリファレンス回路とリニアレギュレータとメモリとを含み、前記入力側ＶＤＤＨが前記バンドギャップリファレンス回路と前記リニアレギュレータに各々接続し、前記バンドギャップリファレンス回路が基準電圧ＶＲＥＦを前記リニアレギュレータに出力し、前記リニアレギュレータが出力電圧ＶＤＤを前記メモリに出力することで、メモリに電圧が安定化された給電源を提供する。前記メモリは、ＦＬＡＳＨメモリとＳＲＡＭメモリとＥＰＲＯＭメモリ等とを含み、メモリがＦＬＡＳＨメモリの場合、バンドギャップリファレンス回路が出力した基準電圧ＶＲＥＦをＦＬＡＳＨメモリに出力できる。該電源処理モジュールは、１個又は複数のメモリのために電圧が安定された給電源を提供でき、またチップ内部その他のユニット、例えば論理制御ユニットにも給電できる。

図３に示すように、前記バンドギャップリファレンス回路は、起動回路と電圧安定化回路とを含み、前記入力側ＶＤＤＨが前記起動回路、前記電圧安定化回路に各々接続し、前記起動回路が前記電圧安定化回路に接続し、前記電圧安定化回路と前記起動回路が基準電圧出力側ＶＲＥＦに各々接続し、前記電圧安定化回路と前記起動回路が各々接地ＧＮＤする。

前記起動回路は、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２と第３ＰＭＯＳトランジスタＭＰ３と第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２と第３ＮＭＯＳトランジスタＭＮ３とを含み、該起動回路が回路の通電時縮退状態から離脱することを確保する。前記入力側ＶＤＤＨが前記第１ＰＭＯＳトランジスタＭＰ１のソース、第２ＰＭＯＳトランジスタＭＰ２のソース、第３ＮＭＯＳトランジスタＭＮ３のドレイン、第３ＰＭＯＳトランジスタＭＰ３のソースに各々接続する。第１ＰＭＯＳトランジスタＭＰ１のゲート、第１ＮＭＯＳトランジスタＭＮ１のソース、第２ＮＭＯＳトランジスタＭＮ２のソース、第３ＮＭＯＳトランジスタＭＮ３のソースが各々接地する。前記第１ＰＭＯＳトランジスＭＰ１タのドレインが第１ＮＭＯＳトランジスタＭＮ１のドレイン、第２ＰＭＯＳトランジスタＭＰ２のゲート、第２ＮＭＯＳトランジスタＭＮ２のゲート、第３ＮＭＯＳトランジスタＭＮ３のゲートに各々接続する。前記第２ＰＭＯＳトランジスＭＰ２タのドレインが前記第２ＮＭＯＳトランジスタＭＮ２のドレイン、第３ＰＭＯＳトランジスタＭＰ３のゲートに各々接続する。前記第１ＮＭＯＳトランジスタＭＮ１のゲートが基準電圧出力側ＶＲＥＦに接続し、前記第３ＰＭＯＳトランジスタＭＰ３のドレインが前記電圧安定化回路に接続する。

前記電圧安定化回路は、第４ＰＭＯＳトランジスタＭＰ４と第５ＰＭＯＳトランジスタＭＰ５と第６ＰＭＯＳトランジスタＭＰ６と第１トライオードＱ１と第２トライオードＱ２と第１抵抗器Ｒ１と第２抵抗器Ｒ２と第３抵抗器Ｒ３と第４抵抗器Ｒ４と第１演算増幅器Ａとを含む。前記入力側ＶＤＤＨが前記第４ＰＭＯＳトランジスタＭＰ４のソース、第５ＰＭＯＳトランジスタＭＰ５のソース、第６ＰＭＯＳトランジスタＭＰ６のソースに各々接続する。前記第４ＰＭＯＳトランジスタＭＰ４のドレインが各々第１抵抗器Ｒ１を経由して接地し、並びに第２抵抗器Ｒ２と第１トライオードＱ１を経由して接地する。前記第１トライオードＱ１のエミッタと前記第２抵抗器Ｒ２が接続し、前記第１トライオードＱ１のコレクタ及びベースが接地する。前記第４ＰＭＯＳトランジスタＭＰ４のゲートが第１演算増幅器Ａ１の出力側、第５ＰＭＯＳトランジスタＭＰ５のゲート、第６ＰＭＯＳトランジスタＭＰ６のゲートに各々接続する。前記第５ＰＭＯＳトランジスタＭＰ５のドレインは第２トライオードＱ２と第３抵抗器Ｒ３を経由して各々接地し、前記第５ＰＭＯＳトランジスタＭＰ５のドレインが前記起動回路に接続する。前記第２トライオードＱ２のエミッタは前記第５ＰＭＯＳトランジスタＭＰ５のドレインに接続し、前記第２トライオードＱ２のコレクタ及びベースが接地する。前記第６ＰＭＯＳトランジスタＭＰ６のドレインが第４抵抗器Ｒ４を経由して接地し、前記第６ＰＭＯＳトランジスタＭＰ６のドレインが基準電圧出力側ＶＲＥＦに接続する。前記第１演算増幅器Ａ１の正入力側は前記第４ＰＭＯＳトランジスタＭＰ４のドレインに接続し、前記第１演算増幅器Ａ１の負入力側が前記第５ＰＭＯＳトランジスタＭＰ５のドレインに接続する。前記電圧安定化回路は、第５ＰＭＯＳトランジスタＭＰ５に通過する電流が下式で表わす通りとすることを確保するため、演算増幅器の２つの入力側電圧が一致する。
（数１）
Ｉ_ＭＰ５＝［Ｖ_ＢＥ（Ｑ２）−Ｖ_ＢＥ（Ｑ１）］／Ｒ２＋Ｖ_ＤＥ（Ｑ２）／Ｒ３
式中、［Ｖ_ＢＥ（Ｑ２）−Ｖ_ＢＥ（Ｑ１）］／Ｒ２は、正温度係数電流で、Ｖ_ＤＥ（Ｑ２）／Ｒ３が負温度係数電流である。Ｒ２、Ｒ３の抵抗値の選択を通じてＩ_ＭＰ５が温度係数を持たない電流に達させた場合、下式で表す通りとなる。
（数２）
Ｖ_ＲＥＦ＝Ｎ＊Ｉ_ＭＰ３＝Ｎ＊［Ｖ_ＢＥ（Ｑ２）−Ｖ_ＢＥ（Ｑ１）］／Ｒ２＋Ｖ_ＤＥ（Ｑ２）／Ｒ３
Ｎは、温度係数を持たない電圧の発生を確保するため、第５ＰＭＯＳトランジスタＭＰ５と第６ＰＭＯＳトランジスタＭＰ６の寸法比例とする。

前記バンドギャップリファレンス回路は、第５抵抗器Ｒ５と第１コンデンサＣ１を更に含む。前記電圧安定化回路は前記第５抵抗器Ｒ５を経由して基準電圧出力側ＶＲＥＦに接続し、前記第５抵抗器Ｒ５が更に前記第１コンデンサＣ１を経由して接地する。

図４に示すように、前記リニアレギュレータは、第２演算増幅器Ａ２と第６抵抗器Ｒ６と第７抵抗器Ｒ７と第７ＰＭＯＳトランジスタＭＰ７とを含む。前記第２演算増幅器Ａ２の出力側は前記第７ＰＭＯＳトランジスタＭＰ７のゲートに接続し、前記第７ＰＭＯＳトランジスタＭＰ７のソースが前記入力側ＶＤＤＨに接続する。前記第７ＰＭＯＳトランジスタＭＰ７のドレインは順次に第６抵抗器Ｒ６、第７抵抗器Ｒ７を経由して接地し、前記第７ＰＭＯＳトランジスタＭＰ７のドレインが更に出力電圧の出力側ＶＤＤに接続し、前記第６抵抗器Ｒ６と前記第７抵抗器Ｒ７の間の接続ケーブルが前記第２演算増幅器Ａ２の正入力側に接続し、前記バンドギャップリファレンス回路の基準電圧出力側ＶＲＥＦが前記第２演算増幅器Ａ２の負入力側に接続する。前記第２演算増幅器Ａ２を利用して第２演算増幅器Ａ２の２つの入力側の電圧の一致を確保し、下式で表わす。
（数３）
Ｖ_ＤＤ＝Ｖ_ＲＥＦ×（Ｒ６＋Ｒ７）／Ｒ７
第７ＰＭＯＳトランジスタＭＰ７、第６抵抗器Ｒ６、第７抵抗器Ｒ７、第２演算増幅器Ａ２で構成される負帰還回路の安定性を確保し、振動を発生しないため、前記リニアレギュレータは前記第２演算増幅器Ａ２の出力側と前記第７ＰＭＯＳトランジスタＭＰ７のドレインの間に設けられる補償回路を更に含み、前記補償回路が互いに直接接続する第８抵抗器Ｒ８と第２コンデンサＣ２とを包括する。

図７は、本考案のプリンタ出力タイミングチャートで、図６が従来技術（図１）のプリンタタイミングチャートである。Ｔ１はチップの自動初期化時間で、Ｔ２がチップ内部制御の待ち時間で、コマンドＡはプリンタがタスク確定を発するコマンドで、コマンドＢがプリンタ読み取りコマンドで、コマンドＣがプリンタ読み書きの操作コマンドである。図６、図７を参照すると、本考案はＣＬＫＯ接点を除去した後、内部が電源処理モジュールを用いることで、本考案のインクカートリッジチップが安定した電源信号を提供させることができる。

以上に述べた実施例は、あくまでも本考案の好適な実施形態を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本考案の設計構想から逸脱することなく、当業者が本考案の技術方案について行った様々な変形と改良は、いずれも本考案の保護範囲に入り、本考案の保護を請求する技術内容の全部がすでに実用新案登録請求の範囲内に記載されているものとする。

Claims (8)

1. 電源処理モジュールを包括するインクカートリッジチップであって、前記電源処理モジュールは、入力側とバンドギャップリファレンス回路とリニアレギュレータとメモリとを含み、前記入力側が前記バンドギャップリファレンス回路と前記リニアレギュレータに各々接続し、前記バンドギャップリファレンス回路が基準電圧を前記リニアレギュレータに出力し、前記リニアレギュレータが出力電圧を前記メモリに出力することで、前記メモリに電圧が安定化された給電源を提供することを特徴とするインクカートリッジチップ。
2. 前記バンドギャップリファレンス回路は、起動回路と電圧安定化回路とを含み、前記入力側が前記起動回路、前記電圧安定化回路に各々接続し、前記起動回路が前記電圧安定化回路に接続し、前記電圧安定化回路と前記起動回路が基準電圧出力側に各々接続し、前記電圧安定化回路と前記起動回路が各々接地することを特徴とする請求項１に記載のインクカートリッジチップ。
3. 前記起動回路は、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタと第３ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタとを含み；前記入力側が前記第１ＰＭＯＳトランジスタのソース、前記第２ＰＭＯＳトランジスタのソース、前記第３ＮＭＯＳトランジスタのドレイン、前記第３ＰＭＯＳトランジスタのソースに各々接続し；前記第１ＰＭＯＳトランジスタのゲート、前記第１ＮＭＯＳトランジスタのソース、前記第２ＮＭＯＳトランジスタのソース、前記第３ＮＭＯＳトランジスタのソースが各々接地し；前記第１ＰＭＯＳトランジスタのドレインが前記第１ＮＭＯＳトランジスタのドレイン、前記第２ＰＭＯＳトランジスタのゲート、前記第２ＮＭＯＳトランジスタのゲート、前記第３ＮＭＯＳトランジスタのゲートに各々接続し；前記第２ＰＭＯＳトランジスタのドレインが前記第２ＮＭＯＳトランジスタのドレイン、前記第３ＰＭＯＳトランジスタのゲートに各々接続し；前記第１ＮＭＯＳトランジスタのゲートが前記基準電圧出力側に接続し；前記第３ＰＭＯＳトランジスタのドレインが前記電圧安定化回路に接続することを特徴とする請求項２に記載のインクカートリッジチップ。
4. 前記電圧安定化回路は、第４ＰＭＯＳトランジスタと第５ＰＭＯＳトランジスタと第６ＰＭＯＳトランジスタと第１トライオードと第２トライオードと第１抵抗器と第２抵抗器と第３抵抗器と第４抵抗器と第１演算増幅器とを含み；前記入力側が前記第４ＰＭＯＳトランジスタのソース、前記第５ＰＭＯＳトランジスタのソース、前記第６ＰＭＯＳトランジスタのソースに各々接続し；前記第４ＰＭＯＳトランジスタのドレインが各々前記第１抵抗器を経由して接地し、並びに前記第２抵抗器と第１トライオードを経由して接地し；前記第４ＰＭＯＳトランジスタのゲートが前記第１演算増幅器の出力側、前記第５ＰＭＯＳトランジスタのゲート、前記第６ＰＭＯＳトランジスタのゲートに各々接続し；前記第５ＰＭＯＳトランジスタのドレインは前記第２トライオードと前記第３抵抗器を経由して各々接地し、前記第５ＰＭＯＳトランジスタのドレインが前記起動回路に接続し；前記第６ＰＭＯＳトランジスタのドレインが前記第４抵抗器を経由して接地し、前記第６ＰＭＯＳトランジスタのドレインが前記基準電圧出力側に接続し、前記第１演算増幅器の正入力側が前記第４ＰＭＯＳトランジスタのドレインに接続し、前記第１演算増幅器の負入力側が前記第５ＰＭＯＳトランジスタのドレインに接続することを特徴とする請求項２に記載のインクカートリッジチップ。
5. 前記バンドギャップリファレンス回路は、第５抵抗器と第１コンデンサを更に含み；前記電圧安定化回路が前記第５抵抗器を経由して前記基準電圧出力側に接続し、前記第５抵抗器が更に前記第１コンデンサを経由して接地することを特徴とする請求項２に記載のインクカートリッジチップ。
6. 前記リニアレギュレータは、第２演算増幅器と第６抵抗器と第７抵抗器と第７ＰＭＯＳトランジスタとを含み；前記第２演算増幅器の出力側が前記第７ＰＭＯＳトランジスタのゲートに接続し；前記第７ＰＭＯＳトランジスタのソースが前記入力側に接続し；前記第７ＰＭＯＳトランジスタのドレインが順次に前記第６抵抗器、前記第７抵抗器を経由して接地し、前記第７ＰＭＯＳトランジスタのドレインが更に出力電圧の出力側に接続し；前記第６抵抗器と前記第７抵抗器の間の接続ケーブルが前記第２演算増幅器の正入力側に接続し、前記バンドギャップリファレンス回路の前記基準電圧出力側が前記第２演算増幅器の負入力側に接続することを特徴とする請求項１に記載のインクカートリッジチップ。
7. 前記リニアレギュレータは、前記第２演算増幅器の出力側と前記第７ＰＭＯＳトランジスタのドレインの間に設けられた補償回路を更に含むことを特徴とする請求項６に記載のインクカートリッジチップ。
8. 前記インクカートリッジチップの回路基板は、クロック接点とグランド接点とデータ接点と電源接点とチップ回路モジュールとを含み、前記クロック接点、前記データ接点、前記電源接点が前記チップ回路モジュールに各々接続し、前記チップ回路モジュール内に前記電源処理モジュールが設けられ、前記グランド接点が前記チップ回路モジュールに直接接続することを特徴とする請求項１〜７のいずれか一項に記載のインクカートリッジチップ。

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