JP3210713B2

JP3210713B2 - 所定の特徴及び許容差の識別のための画像化パターンの収縮、拡張及び処理を用いた幾何学的パターン検査方法及び装置

Info

Publication number: JP3210713B2
Application number: JP02832492A
Authority: JP
Inventors: ロバート・ビショップ; リチャード・デイモン
Original assignee: ベルトロニクス，インコーポレイテッド
Priority date: 1992-02-14
Filing date: 1992-02-14
Publication date: 2001-09-17
Anticipated expiration: 2016-09-17
Also published as: JPH05281148A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の特徴を識別する
ための幾何学的パターンの走査検査に関し、特に例え
ば、固体ウェハ内のシリコンその他の基板、印刷回路基
板、レチクル及び関連装置に設けられた導体その他のパ
ターンにおける製造上のエラー又は欠陥の検査に関する
が、より広範に幾何的パターンの一般的な二次元走査画
像にも応用可能である。

【０００２】

【従来の技術】印刷回路基板その他のシステムにおける
エラー又は欠陥の走査検査及び検出のために、多くのア
プローチが取られてきた。その中には、走査画像を「テ
ンプレート」標準パターンとマッチングする技法が含ま
れ、より最近では、本出願人に発行された米国特許第
４，５８９，１４０号及び第４，８９３，３４６号のよ
うな、画像形状学習及び比較技法がある。これらの技法
は上記の目的に最も有用であるが、前述のウェハ、レチ
クルその他の装置などについては、より複雑でなくより
費用の掛からない技法が好ましい場合がある。それは特
徴の位置決めや、所望ならば欠落している特徴の検査に
全く関与しないといった利点を含むものである。

【０００３】例えば本出願人の米国特許第４，４４３，
８５５号に開示された画像拡張及び収縮技法を含めて、
インライン検査技法は技術的によく知られている。しか
しながら、画像収縮及び拡張処理に新規な種類のインテ
リジェントシーケンスを加えることで、上述の及び関連
する問題を解決する本発明の基礎となる知見を生み出し
得ることは、これまでに見出されていない。

【０００４】

【発明が解決しようとする課題】従って本発明の目的
は、新規なインテリジェント走査画像パターン収縮及び
拡張を用いた、所定の特徴を識別するための、幾何学的
パターン検査のための新規且つ改良された方法及び装置
を提供することである。こうした特徴には、特に固体ウ
ェハ及びレチクルといったデバイス、より一般的には幾
何学的パターンの２次元走査画像おける製造エラーや欠
陥を含み、これには印刷回路のレイアウト、設計、基板
その他における欠陥検出を含むが、これらに限定される
訳ではない。

【０００５】さらに別の目的は、上記のような装置に対
し、特徴の配向に対する依存度が低く、所望の場合には
欠落している特徴を検査することのできる、改良された
特性をもたらすことである。

【０００６】さらに別の目的は、こうした検査上の改良
を、今日の技法と比較して相対的に低いコストで提供す
ることである。

【０００７】別の目的は、上述の目的に特に適合してお
り、より一般的にも有用な、新規な収縮又は拡張ステー
ジを提供することである。

【０００８】さらに別の目的は、かかる収縮及び拡張を
行って、ライン幅及びライン間隔について許容される範
囲を決定し、また必要な場合には、基体上の導体ライン
を取り囲む画像化された材料との関連において上記許容
範囲を決定することである。

【０００９】さらに別の目的については、以下において
説明され、特に特許請求の範囲において記述される。

【００１０】

【課題を解決するための手段】しかして本発明は概略的
に言えば、その広範な観点のうちの１つからすると、走
査画像化された導体ラインの幅が、許容可能な画素数に
ついての所定の範囲を逸脱していることを検出するため
の方法であって、前記導体ラインが、ウェハや印刷回路
基板のような、当該ラインを囲む他の材料製の基体上に
担持された特定の金属材料からなるものにおいて、前記
導体ライン及びその周囲の基体領域を走査画像化するス
テップと；ライン幅に関し許容可能な画素数について許
される所定の範囲と、ラインと周囲領域について許され
る組み合わせとを、各々確立しプログラミングするステ
ップと；前記画像化された導体ラインを、多数の順次連
続する縮小ステージでもって１回に１画素ずつ、画像化
されたラインがある１つのステージにおいて１画素にな
るまで、順次電子的に縮小するステップと；かくして縮
小された画像を、前記プログラミングに従い、前記周囲
の基体領域との関連において検査し、ラインと周囲領域
について許される前記組み合わせであることを検証する
ステップと；及びラインと周囲領域について許される前
記組み合わせであることが検証されなかった場合、また
は前記１つのステージの番号が前記許容可能な画素数に
ついて許される前記範囲に対応するステージ番号よりも
大きいか又は小さい場合にエラーを表示するステップと
から成る方法を包含している。

【００１１】好適な装置設計の特徴及び最良の形態の実
施状態は、例示的なウェハ及び印刷回路基板への適用の
それぞれに関して詳細に後述される。

【００１２】

【実施例】上述のように、本発明の新規な方法及び装置
によれば、インテリジェントな収縮及び拡張に関する新
規な手順が提供される。これは、基体材料などの上の導
体ラインの許容可能な幅、間隔及び位置といった、ある
種の特徴を識別するように構成される。ウェハパターン
の実施例においては、かかる特徴は、太い導体ライン、
狭い又は広い間隔、傷、破損、突起などである。印刷回
路基板などの場合には、細い又は太いライン、間隔、
傷、破損、短絡、突起、ホールなどが検査される特徴で
ある。前述したように、この技法の大きな利点は、分析
が特徴の配向に全く無関係なことである。さらに、本発
明は、導体とそれを取り囲む基体領域の組み合わせをも
分析して、検査プロセスを検証する。

【００１３】本発明について、まずパターンの「ドント
ケア」領域のマーキングに有用な各種アルゴリズムまた
は操作ステップの考え方について一般的に論じ、次いで
ウェハ、回路基板その他のパターン内の導体ライン幅エ
ラーの検査について、さらに、環状リング内のホール、
環状リング幅及び破損及びラインの突出といった回路基
板への応用に固有な処理について論じる。

【００１４】基礎アルゴリズムまたは操作ステップ（決
定規則）ステップ１「ドントケア」領域のマーキング従来の画像検査システムにおけるように、この技法は、
前述の特許に開示されているようなＣＣＤその他画像走
査センサでのパターン走査により開始される。本発明の
目的には、図１の「ストリップ１」、「ストリップ２」
などのような一部が重なる連続したストリップ内のパタ
ーンを走査することが便利であり、各ストリップは走査
センサの幅に等しい。パターンを走査する間、各瞬間の
Ｘ−Ｙ空間座標が、「ドントケア」座標の所定の記憶リ
ストと比較される。「ドントケア」座標であった場合に
は、それは無効領域としてマーキングされ、これらの領
域には欠陥なしのフラグが立てられる。実行モードに応
じて、この画像は図１５及び図１６の実施例に関して後
述するように、「ドントケア」領域がマーキングされる
メモリ内に配置されるか、又はそのデータが順次処理さ
れる。後者の場合、データには有効ビットが付され、
「ドントケア」領域をマーキングするように用いられ
る。対象物が、例えば印刷回路基板の場合のようにホー
ルを含む場合には、各連続ストリップでホールを分析で
きるように、少なくとも１つのストリップの画像がメモ
リに置かれねばならない。

【００１５】ステップ２ホール処理回路基板、又はホールを含む他の２次元パターンを処理
するために、本発明の基礎となる技法は、図１Ａ及び図
１Ｂに典型的には環状導体リング回路トレースＤ０及び
Ｄ１として示されるような、２つの画像データ経路を用
いる。これらは最初は同一であり、導体リングライン内
に定義されるバイアホール（VIA HOLE）の走査画像を表
す。データビットＤ０はバイアホールを識別し充填する
べく処理されるが、データビットＤ１は変更されず、後
述のように後の段階で処理される。

【００１６】図１Ｂの画像Ｄ０内の空白領域は、前述の
米国特許第４，４４３，８５５号の技法の如きによって
縮小され、導体材料により囲まれる空白の単一画素ポイ
ントが探索される。図２Ａ乃至図２Ｃは、この画像を導
く後述の適当な縮小手順（図１５、図１６及び図１７）
を示しており、図２Ａは最初のＤ０ビット画像を示し、
図２Ｂは数回の縮小後の小さくなった画像を示し、図２
Ｃは最後の縮小及びＤ０中央が孤立した単一画素になる
に際しての停止を示している。

【００１７】本発明の方法によれば、縮小は、連続性が
変化しないように行われる。従って、たとえ他の大きな
ホールの縮小が実行中であっても、単一画素の空白ポイ
ントは決して充填されず、またラインが交わることはな
い。所定の回数の縮小が行われると、全ての良好なホー
ルが単一の空白画素にまで減じられたことを保証するべ
く、縮小は停止される。しかしながら、ピンホールが故
意に形成されたバイアホールと誤られないように、最小
回数の縮小が必要である。

【００１８】それから、全ての単一孤立空白ポイントに
「ホール」とマーキングが施される。画像Ｄ０における
全ての他のポイントは「ホールでない」としてマーキン
グされる。こうして、画像Ｄ０は全てのホールの中央位
置をマーキングするポイントのみを含み、全ての他の情
報は消去される。

【００１９】「ホール」であるとマーキングされたポイ
ントは、次いで、図３Ａ乃至図３Ｄに示されたように、
図１Ｂの画像Ｄ１内で導体ではないとマーキングされた
全ての位置に関して、画像Ｄ０内で拡張される。図３Ａ
は、ポイントが「ホール」としてマーキングされた後の
画像ビットＤ０を示しており、図３Ｂは、数回の拡張後
の同様のビットを示しており、図３Ｃは半径Ｒを有する
最後の拡張を示している。図３Ｃの最後の拡張は、前述
の図１Ａの画像Ｄ０の縮小及び拡張のインテリジェント
な順序付けの結果生じたものである。図１Ａの画像Ｄ０
は図１Ｂの画像ビットＤ１と組み合わされて、両方の画
像ビットが一緒に処理され、その場合に、ビットＤ０が
ホールの位置を示し、Ｄ１は導体の位置を示すことにな
るが、これについては図１５及び図１７において後述す
る。（ホールを含まない画像では、最後のステップは省
略可能である。）ステップ３ライン及び環状リング幅エラー検査次いで、環状リング幅を含むライン幅エラーがチェック
される。

【００２０】メモリ内の画像は、図１５及び図１６のイ
ンテリジェントなプログラム可能拡張又は縮小モジュー
ルに送られる。パターンはまず、ウェハ、印刷回路基板
などの場合にはラインが、印刷回路基板などの場合には
環状リングが、図４Ａ乃至図４Ｄに示すように単一画素
幅の特徴に減少されるまで縮小される。図４Ａの元の画
像には、説明のために、上部導体ラインがＮ画素幅で示
され、上部環状リングがＭ画素幅で示され、下部ライン
がＷ画素幅で示されている。Ｍ回の縮小後、環状ホール
の上方境界は、環状リング導体の上方境界となり、ライ
ンは図４Ｂに示すようにＮ−Ｍ画素に縮小される。図４
Ｃ及び図４Ｄはそれぞれ、Ｎ回のさらなる縮小及びＷ回
のさらなる縮小の結果を示しており、上部ライン及び環
状リングは減少されて単一画素のライン及びホールにな
り、下部導体ラインは減少されて単一画素のラインにな
る。

【００２１】プログラム可能な拡張又は縮小ユニット
は、図５ではＩ乃至Ｚ、及び図１５乃至図１７ではＣ1
−ＣN、Ｄ1−ＤNで示すように、連続ステージにより段
階的に行われることが好ましく、各ユニットは個々に、
所定のインテリジェンスを用いて、そのユニットを通過
するデータをどのように分析するかがプログラミングさ
れている。本発明によれば、各ユニットに組み込まれた
例示的で好適なインテリジェントシーケンスが、単一画
素幅のラインが許容可能なパターンであるか、許容不能
なパターンであるか、またホール領域と非導体領域の間
にあるか、それとも非導体の２つの領域の間にあるかに
ついての知識を考察する。例えば図４Ａ乃至図４Ｄと関
連してすでに述べたように、環状リングがＭ画素幅のも
ののみで、ラインがＮ又はＷ画素幅であって、Ｍ＜Ｎ＜
Ｗ＜Ｚの場合がある。Ｍ回の縮小後、単一画素幅のライ
ンセグメントは、一方の側でホール領域により囲まれ他
方の側で非導体により囲まれている場合には、環状リン
グの一部として識別され、許容可能である。しかしなが
ら、ラインセグメントが両方の側で非導体領域により囲
まれている場合には、それは許容不能なライン幅エラー
パターンである。

【００２２】Ｚ拡張又は縮小（EXPAND/SHRINK）ユニッ
トのグループ（前述のように、図１５乃至図１７ではＣ
1−ＣN、Ｄ1−ＤN）は、所定の許容誤差範囲内で、各種
ライン幅を許容するようにプログラムできる。次の表
は、Ｚ（又はＣ及びＤ）ユニットが以下のものを許容す
るためどのようにプログラムされるかを示している。

【００２３】１．環状リングＭ画素±１画素２．ラインＮ画素±２画素３．ラインＷ画素＋１画素４．傷の除去≦３画素５．突起の除去≦２画素

【００２４】

【表１】

【００２５】図４Ａで当初「Ｘ」及び「Ｙ」で示された
ある大きさの傷は、導体領域が最終的に単一画素の導体
にまで減少されるにつれて、除去される。「Ｙ」のよう
な小さな傷は、図４Ｂにおける縮小により除去され、ユ
ニットはそれを非導体に置換するようにプログラムされ
る。こうして、傷は除去可能であるが、導体トレースの
連続性は維持される。すなわち、単一画素幅のラインは
決して除去されることがない。

【００２６】ユニットが、このようにプログラムされて
いないステージ内で単一画素ラインセグメントを検出す
ると、データは欠陥としてマーキングされる。従って、
上述の例では、以下のライン幅「ｌ」が欠陥とみなされ
る。

【００２７】ｌ≦Ｎ−３Ｎ＋３≦ｌ≦Ｗ−３Ｗ＋２≦ｌインテリジェント拡張／縮小ユニットはまた、破断（図
６Ｂのライン３）を検出し、さらに小さく許容可能な、
及び大きく許容不能な突起（図６Ｂ内のライン１及びラ
イン２）を、デッドエンド側から少なくともＸ画素（こ
こで、Ｘはプログラム可能である）を有する単一画素幅
デッドエンドラインを検出することにより探索する。図
６Ｂのライン１及び２内の突起は、図６Ｃの最終画像に
おける単一画素の短絡ラインL1及びL2にまで減少され、
ライン３のライン破損は画素ラインセグメントL3及びL4
となる。この場合にライン１内の突起はエラーとしてマ
ーキングされないが、ライン２内の突起及びライン３内
の破損はエラーとしてマーキングされる。

【００２８】従来のスケルトンパターン技法と本発明の
アプローチの大きな相違の１つは、テンプレートパター
ンマッチングを用いるのでなく、例えば図６Ｂの単一画
素パターンの発生や、画像分析から最終的決定を行うに
ついて、インテリジェンスが用いられる点にある。

【００２９】一旦全ての種類のライン幅欠陥（導体内の
欠陥である）が位置決めされマーキングされると、非導
体領域内の欠陥及び間隔違反が検出される。これは、元
の画像内の非導体領域を縮小（又は導体領域を拡張）
し、前述のように導体領域に実行されたものと同様種類
の分析を非導体領域に対して実行することにより行われ
る。この分析を実行するために、元の画像が破壊される
ことはない。これは、拡張／縮小ユニットを十分な数の
ステージで構成して、欠陥がＺ（又はＣ、Ｄ）ステージ
以内で検出されるように、全ての処理が図５及び図６に
示すようにＺステージ（図１５乃至図１７では、Ｃ及び
Ｄ）以内で完了するようにすることで達成される。欠陥
位置は、画像メモリ内又は別のメモリ内のいずれかに、
非欠陥画像のメモリ位置を変更せずに記憶される。図６
のステージＺの出力は、どの座標位置が欠陥ありとして
マーキングされるかを示すが、これについては図１５及
び図１６の座標報告Ｊとの関連で後述する。縮小操作及
び欠陥位置マーキングを実行して全ての導体を検査した
後に、Ｚ（又は、Ｃ、Ｄ）ステージが、導体を拡張する
ようにプログラムされるが、これは非導体領域の縮小と
同様のものであり、そして全ての欠陥にマーキングが施
される。分析ステージで既に欠陥としてマーキングされ
た位置は、欠陥として保持される。

【００３０】図７は、ラインの間の典型的な間隔違反を
示している。

【００３１】処理速度は、第１のステージユニットがメ
モリの半分のデータを処理し、第２のステージユニット
がメモリの残りの半分のデータを処理するように、処理
ユニットを並列化することで速めることができる。所望
の数の処理ユニットを並列化し、画像メモリＢを対応す
る数の区画「Ｓ」に分割し、処理をＳ倍に増大させるこ
とが可能であるが、図８に示す例では、Ｓ＝４である。

【００３２】単一ステージＺ（図１７では、Ｃまたは
Ｄ）に関する流れ図及びブロック図が、図９及び図１０
にそれぞれ示されている。各ステージは、プログラマブ
ル論理デバイス（ＰＬＤ）を用いて、電子回路の集積密
度を高めている。

【００３３】再び図１０及び後述する図１７を参照する
に、この方法を実行するための好適な構成要素は次の通
りである。

【００３４】図１０及び図１７の拡張／縮小論理を実行
するためのアルテラ社製ＰＬＤ、ＥＰ６００、ＥＰ９０
０及びＥＰ１８００図１０及び図１７に示すように、１ライン遅延ＤＬ1、
ＤＬ2などを実行するためのフェアチャイルド社製７４
Ｆ１６３カウンタ及びパフォーマンス社製２５ナノ秒ア
クセス時間のＰ４Ｃ１６４−２５ＰＣ及び８Ｋ×８スタ
ティックメモリ図６、図８及び図１５、図１６に示すよ
うな、フレーム格納画像又はメモリＢを実行するため
の、東芝製７０ナノ秒アクセス時間のＴＨＭ８１０２０
ＡＳ／ＡＬ−７０及び１メガ×８ダイナミックＲＡＭメ
モリ図９に示すようなラッチを実行するためのフェアチ
ャイルド社製オクタルラッチ７４Ｆ３７４。

【００３５】ステップ４欠落している特徴前述のように、パターン中から欠落している特徴を検査
することも好ましい。これは、データポイントをインテ
リジェントに分析し、特徴の存在又は不存在を検査する
ためのメモリを実装することにより達成可能である。こ
れは特に、図１１Ａに示すような、ボンディング用フィ
ンガのような、デッドエンドラインを正しい特徴として
備えているパターンに有用である。こうしたボンディン
グパットは、デッドエンド（エラーではない）内で終わ
っているのが正しい。これは、図１１Ｂに示すような実
際のライン破損（エラーである）と対比される。サンプ
リングされた良好な格納画像を実際の画像と比較するこ
とにより、大きな破損は容易に検出可能である。小さな
破損は、前述のように、最小間隔違反として検出され
る。最小限のメモリで格納可能な基準画像を計算するた
めに、以下のように動作するローカル領域圧縮分析を用
いて、良好な画像のインテリジェントサンプリングを行
うことが好ましい。

【００３６】Ｐ画素に等しい最小ライン幅及び間隔を有
するパターンを考える。量子化によって、このライン及
び間隔のディジタル画像は±１画素の変動を有する。画
像がＰ番目の画素ごとにサンプリングされたとすると、
これら２つのラインの間の間隔を検出しない図１２のサ
ンプル走査ラインにより示されるように、ある特徴が不
明となり得る。サンプリングが、Ｘ及びＹの両方向に、
ナイキスト割合（Ｐ／２画素間隔）で実行されたとする
と、４倍のメモリが必要になる。そこで画素をインテリ
ジェントにサンプリングするために、各Ｐ番目のサンプ
リングポイントの値は、サンプルポイントの周りの隣接
する画素値、及び以前に得られた近隣サンプルに基づい
て計算される。Ｐ＝８の場合には、元の画像が８倍にサ
ブサンプリングされる。各８番目のサンプルポイントの
値を決定するためには、９つのグループに分割された２
４×２４の画素の領域が、図１３に示すように検査され
る。最初に、中央のグループを囲む８つのグループの各
々についての予想値が、各グループを４つのセクション
に分割し、各セクションの平均値を計算し、さらに、セ
クション値の多数「票」を計算して、その特定グループ
の予想値を得ることにより獲得される。これらの８つの
グループ予測値及び中央グループ内の画素値が、Ｐ番目
の中央サンプルポイントの値を決定するために用いられ
る。

【００３７】このアプローチの使用により、サンプリン
グにより失われた間隔のような、欠落している特徴の問
題が減じられる。例えば、図１２に示され、また図１３
のグリッドに重ねられるように図１４に再び示されてい
る、２つの平行ラインを考えてみる。８つのグループの
各々は半々に「投票」するが、これはエッジ上にあるこ
とを意味する。中央グループ内の画素の検査により、右
半分に間隔が、左半分に導体があることが示される。単
純な論理により、中央グループが左側を導体とする端部
上にあるとすると、中央より左側にあるグループは、同
じく５０％で、ラインの右側端部上になければならず、
中央グループのさらに左側にあるグループ（同じく５０
％）は、左側に間隔を備え右側に導体を備えたエッジ上
になければならない。これらの条件を満足する唯一の量
子化パターンは、中央サンプルポイントに対する「１０
１」パターンであり、これが２つの導体の間の間隔を検
出する。このような決定規則の実行は、前記アルテロ社
製のＥＰ１８１０プログラマブル論理デバイスで実行可
能である。

【００３８】さらに実時間サンプリング及びパターン比
較技法が、欠落している特徴の検査のために用いられる
が、これについては図１５及び図１６との関連で後述さ
れる。

【００３９】本発明に基づく技法について説明してきた
が、ここで、完全な及び詳細なシステムの実行について
検証するために、最初にウェハその他の検査用途につい
て説明し、次いで印刷回路板その他の検査用途について
説明する。

【００４０】ウェハ及びプリント回路基板システムの実
行図１５及び図１６の全体的なシステムブロック図を参照
すると、これはウェハ等の検査目的に有用であり、その
一部を適当に修正したものは廉価な印刷回路基板などの
用途にも有用である。画像データを光学的に獲得するた
めのＣＣＤその他の視覚入力カメラがＡとして示されて
いる。上述の各種タイプの検査に使用可能な一般的な機
械においては、データは比較的に物理的に大きなもので
あり、対象は、図１との関連で前述したように、連続ス
トリップで見ることにより検査される。あるモードで
は、メモリは、１つの走査ストリップを格納して分析を
行うに十分なものであり、また、メモリを、全ての基板
を格納して処理するに十分なほど大きくすることも可能
である。後者の場合には、高速の利点が得られないの
で、メモリＢは、少なくとも図１５内の１つのストリッ
プに十分な大きさで示されている。図１６との関連で後
述する別のモードは、データを格納せずに処理するのに
十分な処理論理を含んでいるが、図１５のものには好適
な格納手段が示されている。

【００４１】メモリＢ内に格納されたイメージストリッ
プ情報は、２つの独立した機能に関して「データ出力」
で読み出される。一方の機能は導体のライン幅とライン
間隔を試験するためのものであり、図４Ａ乃至Ｄにおい
て、「ステップ３」として前に記述されたものである。
これはインテリジェント言語モジュールにより実行さ
れ、それらのモジュールは、順次連続するライン幅縮小
又は拡張ステージＣ1、Ｃ2、Ｃ3…ＣN及びライン間隔ス
テージＤ1、Ｄ2…ＤNとして先に図５、図６及び図８乃
至図１０においてＺステージとして示されており、間隔
又はライン幅のいずれかを探索するようにプログラムさ
れたものである。このプログラミングは、許容可能なラ
イン幅についての所与の範囲又は受容可能な範囲を設定
するが、この場合他のライン幅範囲は受容不能なもので
ある。例えば、１０乃至１５画素幅のラインは受容可能
であるが、１５乃至２５画素幅のラインは受容不能とな
る。或いは３０乃至３４画素幅のラインは受容可能であ
るが、その範囲をはずれるものは受容不能とされる。デ
ータはこうしてメモリＢから読み出され、順次連続する
ライン幅ユニットＣ1、Ｃ2、Ｃ3を通り、それぞれで電
気的に１画素分ライン画像を縮小されるか、又は１画素
分ライン画像が拡張される。ライン幅を測定する場合に
は、連続する一連の動作は、それぞれ、図４及び図５の
関連で前述したように、１画素分だけラインを縮小す
る。これらのステージは、例えば１０画素といった、最
小の受容可能又は許容可能ライン幅でプログラムされて
いる。従って１０番目のＣユニットが１画素分に減縮さ
れたラインを提供することは、それがこの第１０番目の
Ｃステージで生じたことであれば許容可能である。しか
しながら、５番目のＣステージが単一画素に減縮又は縮
小されたラインを発生するならば、それはそのラインが
５画素幅しかなかったことを示すから許容不能であり、
エラーフラグが立てられる。

【００４２】別の例として、１０画素のライン幅が許容
可能であり、かつ２０画素のライン幅が許容可能である
とする。システムは、１０回の縮小後にＣユニット番号
１０で単一画素にまで減縮され、また２０回の収縮後に
Ｃユニット番号２０で単一画素にまで減縮されるライン
を発生するはずである。他のどの番号のＣユニットも、
単一画素にまで減縮されるラインを生ずることはない。
実際には、いくらかの許容誤差が認められるべきであ
り、例えば８乃至１２画素幅の間のラインが単一画素縮
小にまで減縮するように、プログラム可能である（前掲
の表１を参照）。こうして、１画素にまで縮小されたラ
イン幅を生成するＣステージユニットの番号が、元の画
像化された導体ラインの画素の所定の許容範囲（１０画
素ラインに関してはＣ10、２０画素ラインではＣ20）と
等しくない限り、後述するようにエラーが示される。Ｃ
ステージが、画素単位で測定された所定の許容ライン幅
より大きな又は小さな番号を有する場合には、それはエ
ラーである。

【００４３】ライン間の間隔を測定するためには、詳細
には後述するように、導体ラインの幅を測定する代わり
に、各連続ユニットによりライン間の間隔の幅が測定さ
れ、ラインを順次拡張する場合と同様にして、隣接する
導体ライン間の間隔が縮小される。最小の許容可能間隔
がＮ画素とすると、間隔を縮小するＮステージでもっ
て、間隔は単一画素にまで減少される。

【００４４】図１５では、このライン幅の縮小が連続ス
テージユニットＣ1、Ｃ2、Ｃ3…ＣNにおいて実行される
が、これはＣステージと同じハードウェアを実装する連
続ステージユニットＤ1、Ｄ2…ＤNのライン間隔縮小に
並列な処理として示されている。Ｃステージのライン幅
ユニットが、エラーが存在することを検出すると、その
エラーは連続するライン幅カードに送られて、Ｃ1で示
すようにメモリＢに格納し戻される。こうして、ライン
の画像はメモリＢ内に格納され、アクセスされ、全ての
ラインはステージ当たり１画素分縮小され、メモリに戻
され、必要な場合には別の縮小動作のために再びメモリ
から引き出される。さらに前述のように、データをメモ
リに入れ、メモリに順次アクセスするように連続的に動
作を実行し、そのたびに図１５に示すように１画素ずつ
ラインを縮小又は拡張することができる。或いは図１６
に示すようにカード又は処理ユニットを備えた複数のラ
インを設け、それをパイプライン処理することも可能で
ある。いずれのモードであっても、本発明のライン幅ユ
ニットの新規なインテリジェントアーキテクチャを採用
可能である。

【００４５】データの量が非常に多いウェハ検査の用途
では、可能な限り迅速にデータを処理することが有利で
あり、図１６との関連において後述するように、オンザ
フライに実時間でデータを処理可能なように多くのライ
ン幅カードを備えることが高速アーキテクチャの本質と
なる。ウェハは印刷回路基板とは異なり、通常はホール
を備えないので、検査は導体又は非導体の存在を厳密に
探索することに関するものとなる。

【００４６】ウェハ検査その他の同様の用途における使
用に関しては、ライン幅検査性能を提供するに加えて、
欠落している特徴を測定又は探索するための性能がさら
に提供される。これは、最初に機械に対して良好な画像
のサンプルを示し、未加工的に画像をサブサンプリング
し、さらにメモリ内に、パターンの相対的に未加工のも
のを格納することによって行われる。サブサンプリング
は、最初に図１５の未加工サブサンプラＥ及びスマート
サブサンプラＦにおいて行われる。最終的なサブサンプ
ルされた画像はＧにおいて予め記憶された画像とパター
ン比較され、パターンが欠落しているかどうかが判定さ
れる。欠落している特徴に関しては、位置カードＩが、
元のパターンのスキューを補償する。同様に高速オプシ
ョンでは、ウェハマシンでは前述のように実時間でデー
タを処理するために多くのライン幅カードを実装するこ
とが好ましいので、パターンマッチングもまた実時間で
処理される。別のカードＨは先に述べた、「ステップ１
「ドントケア」領域のマーキング」の情報を格納する。
マシンに対し、所定のある領域は検査されるべきでな
く、以後も検査されないことが示される。何らかのエラ
ーという結果が最終的に得られた場合、それはパターン
比較ユニットからのものであれ、ライン幅ユニットから
のものであれ、エラーが検出された記憶位置のリストを
格納する座標報告ブロックＪに入力される。ウェハ及び
同様の検査用途に関してはさらに、前述のように所望な
らば図１５のメモリＢは省略され、Ｃ及びＤのシーケン
スステージを備えた多くのライン幅カードが採用され
て、図１６に示すような実時間パイプライン処理が可能
になる。エラー検査に関する診断フレームグラバーがま
たＫにおいて提供される。

【００４７】以上ではインテリジェントライン幅Ｃ及び
Ｄステージの動作性能については前述したので、今度は
それらがどのように構成されているかを説明するため
に、図１７及び前述の図１０に特に言及する。走査され
た画像データは、直接のものであれメモリＢからのもの
であれ、図１７の左側の入力において、「Ｎビット」と
して示されており、最終的には、Ｍ１−Ｍ９において３
×３方式で構成された９つの画素として示される画素マ
トリックス（ＥＰＭ５１２８）に提供される。各空間的
位置は、ウェハ表面の検査の場合には、明るい、暗い、
疑わしい中間又はグレイレベル、又はエラーを表すよう
にコード化されている。（後述するように、印刷回路基
板の検査用途に関しては、これらの表現は、基体積層領
域、金属導体、ホール、又はエラーに関して行われ
る。）図１５から図１７の縮小及び拡張ステージユニッ
トＣ及びＤの各々における判定処理に関するインテリジ
ェントプログラミングは、先に示した表１に示すような
ものとすることが可能であり、その場合にライン幅、ラ
イン間隔、傷、破損及び突起の論理分析（図４乃至図
６、「ステップ３」）がウェハ及び印刷回路基板の双方
に対して行われ、環状リングホール分析が後者に対して
行われる（図２乃至図４に関して「ステップ２」及び
「ステップ３」で説明）。

【００４８】そこでガラスその他の材料基体領域に担持
及び囲まれた金属導体の場合を考えてみよう。検査のた
めに、基体の上部から光が反射するようにして、下方か
ら基体を照射することができる。こうして、金属化ライ
ンの光沢部分が明るく現れ、ガラスも同じ明るくなる
が、光沢のない金属ラインは暗くなる。ガラスと明るい
導体の間の実際のエッジにおいては、常に画像の不連続
性があり、これはグレイレベルのラインとして現れる。
連続するＣステージによる数回の縮小の後に、この画像
は、明るい領域、非常に小さな幾分中間のグレイスケー
ル領域、そして再び明るい領域として、効果的に現れ
る。従って、疑わしいグレイ基調の明るさの領域は、適
切な基体領域から生じており、実際の欠陥を構成するも
のではないが、経験によれば、これはエッジ部分の不連
続性に特有のものでもある。実際の欠陥と対比すると、
非常にシャープな又は小さな短絡を有する明るい領域が
生成された場合、その短絡は非反射性の暗い領域として
現れる。数回の縮小の後、明るい領域、単一画素の非常
に暗いライン、そして再び明るい領域が現れる。ここで
導体材料は、疑わしいグレイ領域よりも暗いので、欠陥
を構成する。こうして、明るい疑わしい領域は欠陥では
なく、明るいか非常に暗い領域が欠陥となる。

【００４９】さらに別の種類のウェハ上の欠陥が、鈍く
かつ全く輝かない種類の大きなしみ又は短絡として現れ
ることがある。かかる短絡は、明るい領域、鈍く暗い大
きな領域、そして明るい領域のように現れる。ここでは
短絡の寸法のために、２又は３回の縮小後に単一ライン
に減少されるものではなく、非常に鈍いにもかかわら
ず、例えば２０回の縮小が必要となる。従って、明るい
領域、疑わしい領域、及び明るい領域が生じるが、それ
を得るためには２０回の縮小が必要である場合には、欠
陥として定義可能である。従って本発明の技法に従え
ば、ラインとラインを囲む材料、及びラインと空間寸法
の双方に対して分析が行われ、それにより、有効な欠陥
とそうでないものとを識別し差別化することが可能であ
る。縮小された導体ラインの画像は、周囲基体材料領域
との関連で試験されて、これが許容可能なラインと周囲
領域の組み合わせか、欠陥又はエラーかが検証される。
これは前述の、１画素のライン又は間隔を発生するＣ又
はＤステージの番号が、画素の所定の許容可能ライン幅
領域に対応するかどうかの検証に付加されるものであ
る。

【００５０】ここで図１７のＭ１−Ｍ９マトリックスに
戻る。これは明、暗、疑わしいグレイレベル及び／又は
エラー条件を表すべくコード化された空間位置を有し、
Ｌにおけるプログラミングされた決定論理がこれを識別
する。その場合、１ライン分のＣＣＤ走査画像遅れが図
示のように、連続画素マトリックスラインＭ１−Ｍ３、
Ｍ４−Ｍ６及びＭ７−Ｍ９に導入される。一般的には、
Ｎ＝２に関して、以下のような関係が適用される。

【００５１】ビット１ビット２分析００材料１１０材料２０１材料３１１エラーライン幅縮小機能が必要であるか、ライン間隔縮小（ラ
イン拡張）機能が必要であるかに応じて、ライン幅処理
ステージＣ又はＤは、「セレクタ縮小／拡張」多重制御
ＭＵＸにより制御可能である。

【００５２】例えば、図１８に示すように、ガラス基体
上に押圧されたアルミニウム金属ラインを含み、その上
には隣接領域に金を担持するガラスカバーが積層される
ような特定のウェハ構造の場合には、画像走査の間の照
射により次のような光の変化が生じる。

【００５３】上部視野底部視野（上部及び底部照射）（上部照射のみ）アルミニウム明明金暗半明ガラス明暗これは、図１９の信号波形によりグラフ的に示されてい
る。

【００５４】これと同様の考え方のアプローチが、前述
のように、さらにバイアその他のホールを備えた印刷回
路基板及び同様の装置に適用される。これを処理するた
めに、メモリＢが必要とされ、また図１乃至図３に示さ
れた「ステップ２ホール処理」で前述した幾らか異な
る処理アーキテクチャが必要とされる。かかる用途にお
いては、基板のストリップが走査されて、メモリに供給
され、図１Ａ及び図１Ｂの完全に同一な２つのビットＤ
０、Ｄ１として格納される。一方のビットは全てのホー
ルの中心を位置決めするように処理される。これは以下
のようにして行われる。メモリＢはアクセスされ、効果
的に全パターンを縮小するライン幅ユニットＣを介して
送られて、図２に示すような単一ドット又は単一幅ライ
ンになるまで縮小が継続される。全ての円は縮小され単
一ドットにまで減縮され、円がこのように縮小されるに
つれて効果的に、図１Ａ−図２Ｃとの関連で前述したよ
うに、全ての円の中心が単一ドットとして見出される。
ここでメモリには、２つの画像が格納されている。一方
は実際の回路基板を示す元の画像であり、他方のビット
は全てのホールの単一ビット又は中央を示す。全てのホ
ールの存在又は位置を示すこの第２のビットは、次いで
図３において拡大される。これは、縮小拡張ステージユ
ニットを介してメモリＢを読み出し、ホールの位置を示
すビットのみを拡大することにより行われる。このビッ
トは、図３Ｃに示すようにホールが充填されるまで連続
的に拡大されるが、このとき中心は環状リングと接触す
る。これは図３Ｄに示すように、他方のビットＤ１（図
１Ｂ）と組み合わされた場合に、ホールが存在しない回
路基板画像と等価になる。次いで、元の格納された画像
（これは、ホールが充填された点を除いて全く影響され
ていない）の全てのライン幅を、連続的にその画像をラ
イン幅カードＣステージに送り、その度ごとに縮小を行
い、ラインを単一ポイント画素にまで減縮するために必
要な縮小の回数を測定することにより検査し、ライン幅
違反（エラー）が生じたかどうかを判定する。エラーが
検出されて、情報が固有のエラー記憶位置でメモリに戻
され格納された場合には、エラーに関するコードが置か
れる。同様に、全ての動作が完了して、全てのラインの
幅が測定された場合には、メモリはマーキングされた全
ての位置エラーをその内部に有することになる。メモリ
は再びアクセスされて、前述のように、ライン幅カード
ステージを介して、全てのライン間隔に関する検査を行
う。全ての１画素状態への間隔の幅の減少（又はライン
拡張）が、適当な番号のステージ以外で生じた場合に
は、間隔違反が生じたことになる。

【００５５】全ての処理が完了すると、メモリはその内
部に、マーキングされた全てのエラー位置を有する画像
を備えることになる。この時点で、コンピュータはメモ
リにアクセスし、メモリ全体を走査することが可能にな
る。コンピュータは、真のエラーが存在する領域、又は
「ドントケア」のような他の領域、あるいは元の回路設
計に違反するが重要ではないパターンであるような領域
に位置するエラーを発見することになる。「ドントケ
ア」座標は、メモリにアクセスする場合にコンピュータ
内に記憶可能であるので、コンピュータはどの領域が探
索され、どの領域が探索されないかを知ることになる。
この技法の結果、走査される毎に基板についてのいくつ
かの位置情報をメモリに伝達するためのライン幅カー
ド、上述のメモリアーキテクチャ、ＣＣＤ、コンピュー
タ及び位置座標カードに必要な比較的廉価な機械を得る
ことができる。

【００５６】図１５及び図１７を参照して、印刷回路基
板への用途を考えてみると、印刷回路基板は、ホールを
定義し、許容可能な導体ラインよりも狭いライン幅を有
する環状金属リングを備えうる。しかしこれは、ライン
が環状リング幅と同じ幅にまで減じられた場合にはエラ
ーであることを意味する。機械を混乱させないように、
環状リングから構成されるかかる金属リング又は金属導
電領域を、かかる環状リングに供給を行うライン接続又
はトレース又は導体に対して差別化できるように注意深
く識別することが必要である。これを行うために、前に
説明したように、走査画像は２つのビットとして効果的
に格納される。ライン幅ユニットＣは連続的にビット
を、ドーナッツ形状が単一ポイントにまで縮小されて自
動的に全てのホールの位置を決めることができるように
なるまで減縮する。この時点で中央ポイントが拡大さ
れ、実際の画像に重ね合わせられ、ホールの拡張により
環状リングの円が完全に充填されて、ドーナッツ形状で
あったものが中実の円に転換されるようになる。ここで
処理の次のステージは、信頼性をもって、所定の画素範
囲幅よりも狭い全ての導体を探索することが可能にな
る。狭い幅の実際の信号トレースが発見された場合に
は、これはエラーであり、環状リングと混乱されること
はない。

【００５７】全ての環状リングの「除去」を達成してか
ら、ライン幅ユニットは、メモリＢ内に格納された画像
を再処理して、異なる許容誤差のライン幅を探索するた
めに再プログラムすることが可能になる。例えば、１０
画素、２０画素、３０画素など所望の許容度のものが可
能になる。

【００５８】別の実施例では、ラインと同じ位の非常に
広い幅の環状リングを備えた基板の場合がある。この場
合には、上述した第１のプロセスを全部スキップして、
適当にプログラムされたライン幅ユニットで、基板を直
接検査することができる。

【００５９】さらに注意すべきことは、ライン幅を測定
する現今の機械は、ラインの断面の測定を実際に行おう
とする固定パターンを有していることである。ラインが
奇妙な形状、曲がり、曲線などを有している場合には、
アルゴリズムは頻繁に不能になり、これらのポイントで
幅を測定することができなくなる。しかしながら本発明
のアルゴリズムは、形状及び回転に全く依存しないた
め、いずれの配向、形状、曲線、ジグザグその他の形状
の幅であっても測定可能であり、非常に汎用で強力なア
ルゴリズムが提供される。

【００６０】一例として、ある基板が任意の形状の曲
線、ライン、あらゆる種類の曲がり及び異なる配向を有
しているものとする。機械は、例えば１０画素及び２０
画素±２画素といったような許容ライン範囲でプログラ
ムされ、８乃至１２画素の何れかであるラインは許容さ
れ、また１８乃至２２画素のラインが許容される。これ
らの範囲を外れるものは全てが誤りとなる。ラインの画
像は順次の連続縮小動作を行うＣに送られる。一度に１
画素が、ラインのエッジから差し引かれる。最終的に、
所定数の縮小の後に、ラインは単一画素の幅にまで減少
される。この時点で、ラインはもはや縮小されることは
ない。ステージ番号が８乃至１２であるとすると、これ
はラインが８乃至１２画素の許容度を有したことを示
す。またステージ１８乃至２２で単一画素に到達したと
すると、これはそのラインが許容可能な１８乃至２２の
範囲内の画素を備えていたことを示す。しかしながら、
単一画素に減じられたことを他のステージが示した場合
には、これはマシンの最終出力ではエラーを示すことに
なる。また中間メモリの場合には、メモリの位置がエラ
ーの位置であるとしてマーキングされることになる。デ
ータを連続的に処理するライン幅ユニットだけがある場
合には、それらの座標が示され、エラーを含むものがリ
ストアップされる。

【００６１】ライン間隔幅が検査される場合には、この
並列処理（図１５及び図１７）において、連続するＤス
テージが、実際にラインを連続的に拡張（その間の間隔
を縮小）し、これらのステージの１つが１画素の間隔幅
を示すまで一度に１画素ずつ、空間を限定する。その１
つのステージの番号が、許容間隔範囲に対応する許容画
素数の範囲内にある場合には、これは設計内である。し
かし、間隔幅が１画素に減じられた前記１つのステージ
が、予め設定された許容範囲の画素数より大きな又は小
さな数のステージである場合には、これはエラーであ
り、そのように示される。

【００６２】このことは、許容可能なライン幅及びライ
ン間隔検査に対処する。しかしながら前述のように、導
体ライン画像が単一画素にまで減少された場合、システ
ムはそれが基体の積層領域に関連するものであるのか、
ホール領域なのか、及び／又は他のエラーなのか、即ち
図４に示すように、ライン及び周囲の基体領域の許容可
能な組み合わせであるか否かを判定する必要がある。例
えば、ある回路基板において１０画素ラインが正しく、
ライン幅に関してそれより狭いものは全て誤りであると
仮定する。また、環状リング又はホールが４画素の導体
リングと同程度に小さく、それで正しいものであると仮
定する。すると、ホールの周囲の４画素幅の金属リング
は正しいものとなるが、大きな導体に関して４画素は誤
りとなる。本発明のアルゴリズムを処理した場合には、
環状リングが縮小される。４回の縮小の後に、リングの
内側にホールを備え、リングの外側に基板積層材料を備
えた単一画素幅のリングである領域が獲得される。かか
る組み合わせは、４回の縮小の後に単一ラインにまで減
少しているにも拘らず、一方の側に積層材料を有し他方
の側にホールを有するため環状リングであることを示
し、エラーではない。

【００６３】別の例として、４回の縮小の後に単一画素
幅にまで縮小された実際の導体ラインは、両側の領域を
探索すると積層材料が見出される。これは、実際には導
体であったことを意味するので、エラーとしてマーキン
グされる。これは前述のように、関連づけにおいて導体
及び領域の組み合わせの差別化及び正しさがウェハに関
して確かめれた場合に類似している。

【００６４】再び、図１７の縮小ステージの詳細につい
て考察してみると、含まる材料又は領域の数に関する情
報がコード化される必要がある。回路基板の場合に有効
な４つの可能性は、積層材料、導体、ホール又はエラー
として初期に識別されている。導体が有効に縮小される
場合には、各画素はラベルを維持する。この画素に関す
るラベルは、最初は積層材料、導体又はホールの可能な
ラベルのうちの１つである。ある回数の縮小の後に、有
効なエラーが発見されれば（例えば、３つの積層領域の
間の薄い導体）、これにはエラーとラベルが付され、そ
のようにマーキングされる。判定を行うために全ての周
囲ポイントが分析される場合には、それらのポイントが
実際には何であるかという文脈に関連して分析が行われ
る。

【００６５】別の説明として、例えば、３画素の非常に
狭い導体があり、それが一方の側でホールにより他方の
側で積層材料により囲まれていたとすると、それは環状
リングを構成するから許容される。しかしながら、４画
素の非常に狭く薄いラインがあり、これが両方の側で積
層材料により囲まれている場合は、それは欠陥として分
類され許容されない。

【００６６】非常に廉価な印刷回路基板機械に関して
は、縮小Ｃ−及びＤ−ステージをＣ1及びＤ1に減じ、所
望であれば、図１５の（Ｅ−Ｊ）に示されるサブサンプ
リング、座標報告などの工夫を省略することも可能であ
る。

【００６７】連続縮小又は拡張ステージは電子的に１度
に１画素を除去するが、所望の場合には用途に応じて、
かかる画素を１度に所定数除去することも可能である。
ただし、１度に１画素のモードは、前述のウェハ、印刷
回路基板その他の同様の用途に関して特に重要である。

【００６８】さらに別の修正が当業者によりなされるで
あろうが、これらは特許請求の範囲において定義される
本発明の精神と範疇に属するものと考えられる。

【００６９】

【発明の効果】以上のように本発明によれば、新規なイ
ンテリジェント走査画像パターン収縮及び拡張を用い
た、所定の特徴を識別するための、幾何学的パターン検
査のための新規且つ改良された方法及び装置が提供され
る。こうした特徴には、特に固体ウェハ及びレチクルと
いったデバイス、より一般的には幾何学的パターンの２
次元走査画像おける製造エラーや欠陥を含み、これには
印刷回路のレイアウト、設計、基板その他における欠陥
検出を含む。

【００７０】さらに本発明によれば、上記のような装置
に対し、特徴の配向に対する依存度が低く、所望の場合
には欠落している特徴を検査することのできる、改良さ
れた特性をもたらすことである。

【００７１】さらに本発明によれば、今日の技法と比較
して相対的な低いコストで検査の改良が得られる。

【００７２】さらに本発明によれば、上述の目的及びさ
らに一般的なものに用いることが可能な新規な収縮又は
拡張ステージを提供することが可能である。

【００７３】さらに本発明によれば、かかる収縮及び拡
張を作用させて、ライン幅及びライン間隔の許容範囲を
決定し、必要な場合には、基体上の導体ラインの周囲の
画像処理された材料との関連において上記許容範囲を決
定することが可能である。

【図面の簡単な説明】

【図１】図１(A)は、本発明に基づく「ドントケア」領
域のマーキングを可能にする重複対象走査のパターンで
あり、図１(B)及び図１(C)はホール処理画像である。

【図２】パターン内でホールを処理するための図１(B)
の画像に関する画像縮小ステップを示している。

【図３】連続的な拡張ステップを示している。

【図４】環状リング幅を含む導体ライン幅エラーを検査
するための連続画像縮小ステップを示している。

【図５】図４の縮小をするためのＺステージの連続処理
のブロック図である。

【図６】図６(A)は、Ｚステージ（又はＣ及びＤステー
ジ）拡張／縮小ユニット及びフレーム記憶装置の回路図
であり、図６(B)及び図６(C)は、導体ライン破損検査の
様子を示している。

【図７】典型的なライン間隔違反又はエラーを示してい
る。

【図８】並列処理により処理速度が増加される場合のブ
ロック図である。

【図９】拡張／縮小ユニット、縮小ユニット及び拡張ユ
ニットのブロック図である。

【図１０】拡張／縮小ユニット、縮小ユニット及び拡張
ユニットの流れ図である。

【図１１】ボンディングパッド導体フィンガの「デッド
エンド」及び破損を示している。

【図１２】欠落している特徴を探索するための走査ライ
ン経路を備えたラインパターンを示している。

【図１３】図１２の欠落特徴試験に用いられる画素サブ
サンプリングマトリックスを示している。

【図１４】図１２の欠落特徴試験に用いられる画素サブ
サンプリングマトリックスを示している。

【図１５】本発明の技法及びアルゴリズムを用いた好適
なウェハ及び／又は印刷回路基板検査システムの回路図
である。

【図１６】図１５に示すウェハ検査システムの別の実施
例である。

【図１７】図１５及び図１６の実施例において採用され
た本発明の新規にプログラムされたインテリジェント縮
小及び拡張ステージ制限の、図１０から起こされた回路
図である。

【図１８】ウェハの部分の断面図である。

【図１９】ウェハの明度信号走査分布を示すグラフであ
る。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０５Ｋ 3/00 Ｇ０１Ｂ 11/24 Ｆ (56)参考文献特開昭62−184579（ＪＰ，Ａ) 特開平５−180636（ＪＰ，Ａ) 特開平３−252545（ＪＰ，Ａ) 特開平５−60536（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01N 21/84 - 21/958 G06T 1/00

Claims

(57)【特許請求の範囲】

【請求項１】走査画像化された導体ラインの幅が、許容
可能な画素数についての所定の範囲を逸脱していること
を検出するための方法であって、前記導体ラインが、ウ
ェハや印刷回路基板のような、当該ラインを囲む他の材
料製の基体上に担持された特定の金属材料からなるもの
において、該方法が：前記導体ライン及びその周囲の基体領域を走査画像化す
るステップと；ライン幅に関し許容可能な画素数について許される所定
の範囲と、ラインと周囲領域について許される組み合わ
せとを、各々確立しプログラミングするステップと；前記画像化された導体ラインを、多数の順次連続する縮
小ステージでもって１回に１画素ずつ、画像化されたラ
インがある１つのステージにおいて１画素になるまで、
順次電子的に縮小するステップと；かくして縮小された画像を、前記プログラミングに従
い、前記周囲の基体領域との関連において検査し、ライ
ンと周囲領域について許される前記組み合わせであるこ
とを検証するステップと；及びラインと周囲領域につい
て許される前記組み合わせであることが検証されなかっ
た場合、または前記１つのステージの番号が前記許容可
能な画素数について許される前記範囲に対応するステー
ジ番号よりも大きいか又は小さい場合にエラーを表示す
るステップとから成る方法。
【請求項２】ウェハ検査が実行され、前記縮小の間に、
明、暗及び中間画像の差別化が行われ、ラインとその周
囲領域について許される前記組み合わせであるかを検証
し、有効な欠陥を識別するために用いられる、請求項１
に記載の方法。
【請求項３】「ドントケア」画像化領域が無視される、
請求項２に記載の方法。
【請求項４】画像化されたラインのデータが前記順次連
続するステージにおいて並列処理され、画像化されたラ
インの幅及びラインの間の画像化された間隔が１回に１
画素ずつ順次縮小される、請求項２に記載の方法。
【請求項５】画像化されたラインのデータが前記順次縮
小動作の前にメモリに格納される、請求項４に記載の方
法。
【請求項６】前記エラーがマーキングされ格納される、
請求項１に記載の方法。
【請求項７】前記画像化されたラインのデータがサブサ
ンプリングされ、欠落している特徴を検出するために既
知のパターンと比較される、請求項１に記載の方法。
【請求項８】各縮小ステージにおいて、ライン幅の縮小
が選択的に制御される、請求項１に記載の方法。
【請求項９】各縮小ステージにおいて、ラインのデータ
が順次のライン遅延により画素マトリックスに供給さ
れ、そのマトリックス内部の空間位置が明、暗、疑わし
いグレイレベル、及びライン幅又は間隔のエラーを表示
するようコード化されている、請求項１に記載の方法。
【請求項１０】印刷回路基板の検査が実行され、前記縮
小の間に、基体の非導体領域材料、金属導体、ホール及
び誤った画像の差別化が行われる、請求項１に記載の方
法。
【請求項１１】「ドントケア」領域が無視される、請求
項１０に記載の方法。
【請求項１２】画像化されたラインのデータがメモリに
格納され、前記順次の縮小ステージにおいて並列処理さ
れ、画像化されたラインの幅及びラインの間の画像化さ
れた間隔が１回に１画素ずつ順次縮小される、請求項１
０に記載の方法。
【請求項１３】画像化されたラインのデータが画像化さ
れたホールを表す２つの同じ画像データビットとして処
理され、一方の画像データビットがホールの中心を表す
単一画素にまでホールを縮小し他の全ての情報を消去す
べく縮小され、次いで前記一方の画像データビットがホ
ールを充填すべく拡張され、この充填されたホールが他
方の画像データビットと組み合わせられ、この組み合わ
された画像データの縮小が順次処理される、請求項１０
に記載の方法。
【請求項１４】印刷回路基板又はウェハなどの上にあり
何らかの形状又は配向を有する導体の間の画像化された
間隔が、許容可能な画素数についての所定の範囲を逸脱
していることを検出するための方法であって：導体の間の間隔の幅に関し許容可能な画素数について許
される範囲を確立しプログラミングするステップと；前記画像化された導体を、多数の順次連続する拡張ステ
ージでもって１回に１画素ずつ、導体の間の画像化され
た間隔がある１つのステージにおいて１画素になるま
で、順次電子的に拡張するステップと；前記プログラミングに従って、前記許容可能な画素数に
ついて許される前記範囲に対応するステージ番号よりも
大きいか又は小さい、間隔の幅についての範囲を表示す
るステップとから成る方法。
【請求項１５】前記縮小ステージが、縮小された単一画
素幅のラインがホールの領域と基体の非導体材料の間に
あるか、基体の非導体材料の２つの領域の間にあるかに
よって、許容可能パターンか否かを決定するようプログ
ラミングされている、請求項１０に記載の方法。
【請求項１６】ホールを規定する許容可能な環状導体リ
ングのラインがＭ画素の幅を有し、他の導体のラインが
Ｎ又はＷ画素の幅を有し、Ｍ＜Ｎ＜Ｗ＜Ｚであり、順次
連続する縮小ステージのＭ回の縮小後、一方の側でホー
ル領域に取り囲まれ他方の側で基体材料に取り囲まれて
いる単一画素幅のラインは許容され環状リングの一部と
して識別されるが、両方の側で基体材料に取り囲まれて
いる単一画素幅のラインは許容不能なライン幅エラーと
して許容されず、Ｚが前記１つのステージの番号であ
る、請求項１５に記載の方法。
【請求項１７】前記順次の縮小が画像化された導体に応
答して実時間で実行される、請求項８に記載の方法。
【請求項１８】前記縮小の後に、画像化されたラインの
データがメモリに戻され、さらに縮小が必要になった場
合にメモリから再度アクセスされる、請求項５に記載の
方法。
【請求項１９】走査画像化された導体ラインの幅が、許
容可能な画素数についての所定の範囲を逸脱しているこ
とを検出するための装置であって、前記導体ラインが、
ウェハや印刷回路基板のような、当該ラインを囲む他の
材料製の基体上に担持された特定の金属材料からなるも
のにおいて、該装置が：導体ラインを走査しディジタルデータ形式で画像化する
手段と；ライン幅に関し許容可能な画素数について許される所定
の範囲と、ラインと周囲領域について許される組み合わ
せとを、各々確立しプログラミングする手段と；前記画像化された導体ラインを、多数の順次連続する縮
小ステージでもって１回に１画素ずつ、画像化されたラ
インがある１つのステージにおいて１画素になるまで、
順次電子的に縮小する手段と；かくして縮小された画像を、前記プログラミングに従
い、前記周囲の基体領域との関連において検査し、ライ
ンと周囲領域について許される前記組み合わせであるこ
とを検証する手段と；及びラインと周囲領域について許
される前記組み合わせであることが検証されなかった場
合、または前記１つのステージの番号が前記許容可能な
画素数について許される前記範囲に対応するステージ番
号よりも大きいか又は小さい場合にエラーを表示する手
段とから成る装置。
【請求項２０】ウェハ検査が実行され、前記縮小の間
に、明、暗及び中間画像の差別化を行い、ラインとその
周囲領域について許される前記組み合わせであるかを検
証し、有効な欠陥を識別する手段が設けられる、請求項
１９に記載の装置。
【請求項２１】「ドントケア」画像化領域を格納し、無
視する手段が設けられている、請求項２０に記載の装
置。
【請求項２２】画像化されたラインのデータを前記順次
連続するステージにおいて並列処理し、画像化されたラ
インの幅及びラインの間の画像化された間隔を１回に１
画素ずつ順次縮小する手段が設けられる、請求項２０に
記載の装置。
【請求項２３】前記処理する手段が実時間で動作する、
請求項２２に記載の装置。
【請求項２４】前記順次の縮小ステージのために画像化
されたラインのデータにアクセスする前に画像化された
ラインのデータを格納するメモリ手段が設けられてい
る、請求項２２に記載の装置。
【請求項２５】表示された前記エラーをマーキングし格
納する手段が設けられている、請求項１９に記載の装
置。
【請求項２６】前記画像化されたラインのデータをサブ
サンプリングする手段と、サブサンプリングされたもの
を既知のパターンと比較して欠落している特徴を検出す
る手段が設けられている、請求項１９に記載の装置。
【請求項２７】各縮小ステージが、ライン幅の縮小を選
択的に制御する手段を備えている、請求項１９に記載の
装置。
【請求項２８】各縮小ステージが、明、暗、疑わしいグ
レイレベル、及びライン幅又は間隔のエラーを表す空間
位置をコード化するための手段を備えて画素マトリック
スを供給するための順次のライン遅延手段を含む、請求
項１９に記載の装置。
【請求項２９】前記ウェハがガラス基体上の第１の金属
導体ラインを含み、隣接領域に別の金属を含むガラス被
覆がその上に積層されており、前記画像化する手段が上
部及び底部からの光照射により前記ウェハを走査して、
上部から見て明るい第１の金属及びガラスの画像と暗い
別の金属の画像を生成し、さらに上部からの光照射のみ
により、明るい第１の金属、暗いガラス及び半ば明るい
別の金属の画像を生成する、請求項２８に記載の装置。
【請求項３０】印刷回路基板の検査が行われ、前記縮小
ステージの間に基体の非導体領域材料、金属導体、ホー
ル及び誤った画像を差別化する手段が設けられている、
請求項１９に記載の装置。
【請求項３１】「ドントケア」画像化領域を格納し、そ
の領域を無視するための手段が設けられている、請求項
３０に記載の装置。
【請求項３２】前記連続するステージを並列処理し、画
像化されたラインの幅とラインの間の画像化された間隔
を１回に１画素ずつ順次縮小する手段が設けられてい
る、請求項３０に記載の装置。
【請求項３３】前記順次の縮小ステージのために画像化
されたラインのデータにアクセスする前に画像化された
ラインのデータを格納するメモリ手段が設けられてい
る、請求項３０に記載の装置。
【請求項３４】前記縮小の後に前記メモリ手段に前記画
像化されたラインのデータを戻し、さらに縮小が要求さ
れた場合に前記メモリ手段から前記データにアクセスす
る手段が設けられている、請求項３３に記載の装置。
【請求項３５】画像化されたホールを表す２つの同じ画
像データビットとして画像化されたラインのデータを処
理するための手段と、一方の画像データビットをホール
の中心を表す単一画素にまで縮小して全ての他の情報を
消去し、次いで前記一方の画像データビットをホールを
充填すべく拡張するための手段と、充填されたホールを
他方の画像データビットと組み合わせ、組み合わされた
画像データについて連続縮小ステージを順次処理する手
段とが設けられている、請求項３０に記載の装置。
【請求項３６】縮小された単一画素幅のラインが許容パ
ターンであるかどうかを、それがホールの領域と基体の
非導体材料の間にあるか、基体の非導体材料の２つの領
域の間にあるかに応じて決定するよう縮小ステージをプ
ログラミングする手段が設けられている、請求項３０に
記載の装置。
【請求項３７】前記プログラミングする手段が、ホール
を規定するＭ画素幅の許容可能な環状導体リングのライ
ンをもたらし、他の導体ラインがＮ又はＷ画素の幅であ
り、Ｍ＜Ｎ＜Ｗ＜Ｚであり、順次連続する縮小ステージ
のＭ回の縮小後、一方の側でホール領域に取り囲まれ他
方の側で基体材料に取り囲まれている単一画素幅のライ
ンは許容され環状リングの一部として識別されるが、両
方の側で基体材料に取り囲まれている単一画素幅のライ
ンは許容されず、許容不能なライン幅エラーを構成する
ものとされ、Ｚが前記１つのステージの番号である、請
求項３６に記載の装置。
【請求項３８】前記１回に１画素が１回に所定数の画素
に代替されてなる、請求項１に記載の方法。