JP3207455U

JP3207455U - 分離性及び損失を向上させたマイクロ・ダイプレクサ

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Publication number: JP3207455U
Application number: JP2016004250U
Authority: JP
Inventors: 林佳▲キ▼; 王家鴻; 陳佳錨; ▲チョ▼莉梅; 陳惠如
Original assignee: 華新科技股▲分▼有限公司
Priority date: 2016-08-31
Filing date: 2016-08-31
Publication date: 2016-11-10
Anticipated expiration: 2026-08-31

Abstract

【課題】分離性及び損失を向上させたマイクロ・ダイプレクサを提供する。【解決手段】マイクロ・ダイプレクサは、互いの上に複数の基板を積み重ねることによって形成される多層基板の形態を取り、信号入力端子ＲＸ、低周波数出力端子ＴＸ１、高周波数出力端子ＴＸ２、分離インダクタＬｉｓ、低周波数フィルタ処理ユニット１０、分離キャパシタＣｉｓ及び高周波数フィルタ処理ユニット２０を有する。分離インダクタの一方の端部は、信号入力端子に接続される。低周波数フィルタ処理ユニットは、分離インダクタの他方の端部と低周波数出力端子との間に直列接続される。分離キャパシタの一方の端部は、信号入力端子に接続される。高周波数フィルタ処理ユニットは、分離インダクタの他方の端部と高周波数出力端子との間に直列接続される。分離インダクタ及び分離キャパシタを仮定すれば、マイクロ・ダイプレクサは、異なる周波数帯域での信号出力において、低損失で、高度の分離性を提供する。【選択図】図１

Description

本考案はダイプレクサに関し、より具体的には、分離性、挿入損及び反射損を向上させたマイクロ・ダイプレクサに関する。

ダイプレクサは、通常、二重通信用の３つの信号端子及びフィルタを有し、且つＲＦ（無線周波数）回路用の重要な素子に関係する。基本的に、ダイプレクサは、異なる周波数帯域の混合された信号を分離し、且つ分離された信号を異なる信号端子にそれぞれ送信し、且つ信号端子から入力された信号を結合すると共にアンテナへ送信するために使用される。
従来のダイプレクサは、ローパスフィルタ又はバンドパスフィルタ、及び、ハイパスフィルタ又はバンドパスフィルタを使用することによって、周波数分離の方法を達成する。しかしながら、２つの信号端子を通して送信される信号と、ＲＦシステムの減衰した出力パワーとの間の干渉が無いことを保証するために、ダイプレクサは、良好な分離性及びより少ない挿入損のための性能を持つべきである。

本考案の目的は、分離性及び損失を向上させたマイクロ・ダイプレクサを提供することである。このマイクロ・ダイプレクサは、異なる周波数帯域での信号出力において、低挿入損で、高度の分離性を提供することが可能である。

前述の目的を達成するために、分離性及び損失を向上させたマイクロ・ダイプレクサは、互いの上に複数の基板を積み重ねることによって形成された多層基板の形態を取り、且つ信号入力端子、低周波数出力端子、高周波数出力端子、分離インダクタ、低周波数フィルタ処理ユニット、分離キャパシタ及び高周波数フィルタ処理ユニットを含む。

分離インダクタは、信号入力端子に接続された一方の端部を有する。

低周波数フィルタ処理ユニットは、分離インダクタの他方の端部と低周波数出力端子との間に、直列接続される。

分離キャパシタは、信号入力端子に接続された一方の端部を有する。

高周波数フィルタ処理ユニットは、分離キャパシタの他方の端部と高周波数出力端子との間に、直列接続される。

マイクロ・ダイプレクサは、効率的な部品小型化を達成するために、多層基板の設計を採用している。信号フィルタ処理のための低周波数フィルタ処理ユニット及び高周波数フィルタ処理ユニットの他に、マイクロ・ダイプレクサは、低周波数帯域における信号と高周波数帯域における信号との間の分離性を向上させるために、且つバックエンドにおける低周波数フィルタ処理ユニットと高周波数フィルタ処理ユニットとの間のインピーダンス・マッチングを提供するために、高周波数信号及び低周波数信号をフィルタ処理するための分離インダクタ及び分離キャパシタを更に装備している。加えて、マイクロ・ダイプレクサは、全ての基板間の電気的接続、及びインダクタのための高品質因子（即ち、Ｑ因子）の保証を目的として、多層基板の様々な基板を貫通して形成されたビアを利用しており、これにより、部品の電気的性質を著しく向上させている。

添付された図面と関連して理解する場合、本考案の他の目的、利点及び新規な特徴は、次の詳細な説明から、より明らかになるであろう。

本考案に従う、分離性及び損失を向上させたマイクロ・ダイプレクサの回路ブロック図である。図１におけるマイクロ・ダイプレクサの第１ローパスフィルタの回路図である。図１におけるマイクロ・ダイプレクサの第２ローパスフィルタの回路図である。図１におけるマイクロ・ダイプレクサの第１バンドパスフィルタの回路図である。図１におけるマイクロ・ダイプレクサの第２バンドパスフィルタの回路図である。図１におけるマイクロ・ダイプレクサの第３バンドパスフィルタの回路図である。図１におけるマイクロ・ダイプレクサの第４バンドパスフィルタの回路図である。図１におけるマイクロ・ダイプレクサの第１実施形態の回路図である。図８におけるマイクロ・ダイプレクサの多層基板の概略的斜視図である。多層基板の基板上にそれぞれ形成された導電性パターンを有する、図９における多層基板の概略的展開図である。図８におけるマイクロ・ダイプレクサのローパスフィルタの挿入損に対する特性図である。図８におけるマイクロ・ダイプレクサのハイパスフィルタの挿入損に対する特性図である。図８におけるマイクロ・ダイプレクサの分離性に対する特性図である。図８におけるマイクロ・ダイプレクサの反射損に対する特性図である。図１におけるマイクロ・ダイプレクサの第２実施形態の回路図である。図１２におけるマイクロ・ダイプレクサの多層基板の概略的斜視図である。多層基板の基板上にそれぞれ形成された導電性パターンを有する、図１３における多層基板の概略的展開図である。図１２におけるマイクロ・ダイプレクサのローパスフィルタの挿入損に対する特性図である。図１２におけるマイクロ・ダイプレクサのハイパスフィルタの挿入損に対する特性図である。図１２におけるマイクロ・ダイプレクサの分離性に対する特性図である。図１２におけるマイクロ・ダイプレクサの反射損に対する特性図である。

本考案の分離性及び損失を向上させたマイクロ・ダイプレクサは、互いの上に複数の基板を積み重ねることによって形成された多層基板の形態を取る。
図１を参照する。マイクロ・ダイプレクサの等価回路が示され、且つマイクロ・ダイプレクサは、信号入力端子ＲＸ、低周波数出力端子ＴＸ１、高周波数出力端子ＴＸ２、分離インダクタＬｉｓ、低周波数フィルタ処理ユニット１０、分離キャパシタＣｉｓ及び高周波数フィルタ処理ユニット２０を含む。

信号入力端子ＲＸは、アンテナ３０に接続される。分離インダクタＬｉｓの一方の端部は、信号入力端子ＲＸに接続される。低周波数フィルタ処理ユニット１０は、分離インダクタの他方の端部と低周波数出力端子ＴＸ１との間に直列接続される。分離キャパシタＣｉｓの一方の端部は、信号入力端子ＲＸに接続される。高周波数フィルタ処理ユニット２０は、分離キャパシタＣｉｓと高周波数出力端子ＴＸ２との間に直列接続される。

低周波数フィルタ処理ユニット１０は、第１ローパスフィルタ処理回路、第２ローパスフィルタ処理回路、第１バンドパスフィルタ処理回路、及び第２バンドパスフィルタ処理回路の１つから選択してもよい。

図２を参照する。第１ローパスフィルタ処理回路１１は、第１インダクタＬ１、第１キャパシタＣ１及び２つの第１接地キャパシタＣｇ１を含む。
２つの第１接地キャパシタＣｇ１の容量値は、互いに異なってもよい。第１インダクタＬ１は、分離インダクタＬｉｓと低周波数出力端子Ｔｘ１との間に直列接続される。第１キャパシタＣ１は、第１インダクタＬ１に並列接続される。２つの第１接地キャパシタＣｇ１の各々は、第１インダクタＬ１の一方の端部及びアースに接続される。

図３を参照する。第２ローパスフィルタ処理回路１２は、複数の第２インダクタＬ２、複数の第２キャパシタＣ２及び複数の第２接地キャパシタＣｇ２を含む。
第２接地キャパシタＣｇ２の容量値は、互いに異なってもよい。第２インダクタＬ２は、分離インダクタＬｉｓと低周波数出力端子ＴＸ１との間に直列接続される。第２キャパシタＣ２は、それぞれの第２インダクタＬ２に並列接続される。各第２接地キャパシタＣｇ２は、対応する第２インダクタＬ２の一方の端部とアースとの間に接続される。

図４を参照する。第１バンドパスフィルタ処理回路１３は、第１結合キャパシタＣｃ１、２つの第１結合線４１及び２つの第３接地キャパシタＣｇ３を含む。
２つの第２接地キャパシタＣｇ３の容量値は、互いに異なってもよい。第１結合キャパシタＣｃ１は、分離インダクタＬｉｓと低周波数出力端子ＬＸ１との間に直列接続される。各第１結合線４１は、第１結合キャパシタＣｃ１の一方の端部とアースとの間に接続される。各第３接地キャパシタＣｇ３は、第１結合キャパシタＣｃ１の一方の端部とアースとの間に接続される。

図５を参照する。第２バンドパスフィルタ処理回路１４は、複数の第２結合キャパシタＣｃ２、第３結合キャパシタＣｃ３、複数の第２結合線４２及び複数の第４接地キャパシタＣｇ４を含む。
第２結合キャパシタＣｃ２の容量値は、互いに異なってもよく、且つ第４接地キャパシタＣｇ４の容量値は、互いに異なってもよい。第２結合キャパシタＣｃ２は、分離インダクタＬｉｓと低周波数出力端子ＴＸ１との間に直列接続される。第３結合キャパシタＣｃ３は、分離インダクタＬｉｓと低周波数出力端子ＴＸ１との間に接続される。各第２結合線４２は、対応する第２結合キャパシタＣｃ２の一方の端部、又は隣接する２つの第２結合キャパシタＣｃ２の間の直列接続ノードと、アースとの間に接続される。各第４接地キャパシタＣｇ４は、対応する第２結合キャパシタＣｃ２の一方の端部、又は隣接する２つの第２結合キャパシタＣｃ２の間の直列接続ノードと、アースとの間に接続される。

高周波数フィルタ処理ユニット２０は、第３バンドパスフィルタ処理回路及び第４バンドバスフィルタ処理回路の一方であってもよい。
図６を参照する。第３バンドパスフィルタ処理回路２１は、第４結合キャパシタＣｃ４、２つの第３結合線４３及び２つの第５接地キャパシタＣｇ５を含む。
２つの第５接地キャパシタＣｇ５の容量値は、互いに異なってもよい。第４結合キャパシタＣｃ４は、分離キャパシタＣｉｓと高周波数出力端子ＴＸ２との間に直列接続される。各第３結合線４３は、第４結合キャパシタｃｃ４の一方の端部とアースとの間に接続される。

図７を参照する。第４バンドパスフィルタ処理回路２２は、複数の第５結合キャパシタＣｃ５、第６結合キャパシタＣｃ６、複数の第４結合線４４及び複数の第６接地キャパシタＣｇ６を含む。
第５結合キャパシタＣｃ５の容量値は、互いに異なってもよく、且つ第６接地キャパシタｃｇ６の容量値は、互いに異なってもよい。第５結合キャパシタＣｃ５は、分離キャパシタＣｉｓと高周波数出力端子ＴＸ２との間に直列接続される。第６結合キャパシタＣｃ６は、分離キャパシタＣｉｓと高周波数出力端子ＴＸ２との間に接続される。各第４結合線４４は、対応する第５結合キャパシタＣｃ５の一方の端部、又は隣接する２つの第５結合キャパシタＣｃ５の間の直列接続のノードと、アースとの間に接続される。各第６接地キャパシタＣｇ６は、対応する第５結合キャパシタＣｃ５の一方の端部、又は隣接する２つの第５結合キャパシタＣｃ５の間の直列接続ノードと、アースとの間に接続される。

図８には、本考案に従うマイクロ・ダイプレクサの第１実施形態が示される。低周波数フィルタ処理ユニットは、第１ローパスフィルタ処理回路１１であり、且つ高周波数フィルタ処理ユニットは、第４バンドパスフィルタ処理回路２２である。
図９を参照する。マイクロ・ダイプレクサは、互いの上に複数のセラミック基板を積み重ねることによって形成された多層基板５０の形態を取る。基板上に形成された導電性パターンは、キャパシタ、インダクタ及び結合線のような部品を構成し、且つ各基板上の導電性パターンは、ビアを通して残りの基板上の導電性パターンに電気的に接続され、その結果、前述した等価回路の回路アーキテクチャを形成する。
多層基板５０は、多層基板５０の２つの反対側の面上に形成された複数の外部電極を有し、且つこれらの外部電極は、入力電極５１、第１出力電極５２、第２出力電極５３、第１接地電極５４、第２接地電極５５及び第３接地電極５６を含む。入力電極５１、第１出力電極５２、第２出力電極５３、及び第１接地電極５４から第３接地電極５６は、信号入力端子ＲＸ、低周波数出力端子ＴＸ１、高周波数出力端子ＴＸ２、及びアースにそれぞれ対応する。

図１０を参照する。図８におけるマイクロ・ダイプレクサの等価回路に対応する多層基板は、降順で連続的に配置された第１基板Ｓ１から第１５基板Ｓ１５を含む。

第１基板Ｓ１は、第１基板Ｓ１上に形成されると共に２つの端部を有する第１導電性パターン６０１を含む。第１導電性パターン６０１の一方の端部は、第１基板Ｓ１の境界まで延在して、入力電極５１に電気的に接続する。

第２基板Ｓ２は、第２基板Ｓ２上に別々に配置された第２導電性パターン６０２、第３導電性パターン６０３、第４導電性パターン６０４及び第５導電性パターン６０５を含む。
第２導電性パターン６０２から第５導電性パターン６０５の各々は、２つの端部を有する。第２導電性パターン６０２は、第１基板Ｓ１の第１導電性パターン６０１の下に位置する。第２導電性パターン６０２の一方の端部は、第１基板Ｓ１の第１導電性パターン６０１の他方の端部に接続される。第３導電性パターン６０３から第５導電性パターン６０５は引き延ばされ、第２導電性パターン６０２から分離され、且つ互いに並置される。

第３基板Ｓ３は、第６導電性パターン６０６、第７導電性パターン６０７、第８導電性パターン６０８及び第９導電性パターン６０９を有する。
第６導電性パターン６０６から第９導電性パターン６０９の各々は、２つの端部を有する。第６導電性パターン６０６は、第２基板Ｓ２の第２導電性パターン６０２の下に位置し、且つ第６導電性パターン６０６の一方の端部は、第２導電性パターン６０２の他方の端部に接続される。第７導電性パターン６０７から第９導電性パターン６０９は、引き延ばされている。第７導電性パターン６０７は、第３導電性パターン６０３の下に位置し、且つ第７導電性パターン６０７の２つの端部は、第３導電性パターン６０３の２つの端部にそれぞれ接続される。第８導電性パターン６０８は、第４導電性パターン６０４の下に位置し、且つ第８導電性パターン６０８の２つの端部は、第４導電性パターン６０４の２つの端部にそれぞれ接続される。第９導電性パターン６０９は、第５導電性パターン６０５の下に位置し、且つ第９導電性パターン６０９の２つの端部は、第５導電性パターン６０５の２つの端部にそれぞれ接続される。

第４基板Ｓ４は、第４基板Ｓ４を貫通して形成された複数のビアを有する絶縁性基板である。

第５基板Ｓ５は、第３基板Ｓ３の第６導電性パターン６０６の下に位置すると共に２つの端部を有する第１０導電性パターン６１０を含む。第１０導電性パターン６１０の一方の端部は、第６導電性パターン６０６の他方の端部に接続される。第１導電性パターン６０１、第２導電性パターン６０２、第６導電性パターン６０６及び第１０導電性パターン６１０は、全体として、自身を通る軸の周りに巻かれる螺旋の形態を取る。

第６基板Ｓ６は、２つの端部を有する第１１導電性パターン６１１を含む。第１１導電性パターン６１１の一方の端部は、第６基板Ｓ６の境界まで延在して、第１出力電極５２に電気的に接続する。第１１導電性パターン６１１は、第１０導電性パターン６１０の下に位置する。

第７基板Ｓ７は、第６基板Ｓ６の第１１導電性パターン６１１の下に位置すると共に２つの端部を有する第１２導電性パターン６１２を含む。第１２導電性パターン６１２の一方の端部は、第１１導電性パターン６１１の他方の端部に接続される。

第８基板Ｓ８は、第７基板Ｓ７の第１２導電性パターン６１２の下に位置すると共に第１端部及び第２端部を有する第１３導電性パターン６１３を含む。第１３導電性パターン６１３の第１端部は、第５基板Ｓ５の第１０導電性パターン６１０の他方の端部に接続され、且つ第１３導電性パターン６１３の第２端部は、第７基板Ｓ７の第１２導電性パターン６１２の他方の端部に接続される。第１１導電性パターン６１１から第１３導電性パターン６１３は、全体として、自身の別の軸の周りに巻かれる螺旋の形態を取る。

第９基板Ｓ９は、第９基板Ｓ９を貫通して形成された複数のビアを有する絶縁性基板である。

第１０基板Ｓ１０は、第３基板Ｓ３の第７導電性パターン６０７から第９導電性パターン６０９の下に位置すると共に２つの端部を有する第１４導電性パターン６１４を含む。第１４導電性パターン６１４の一方の端部は、第１０基板Ｓ１０の境界まで延在して、第１接地電極５４に電気的につながる。

第１１基板Ｓ１１は、第１０基板Ｓ１０の第１４導電性パターン６１４に対応する、第１１基板Ｓ１１の一部分の上に形成された第１５導電性パターン６１５を含む。第１５導電性パターン６１５は、第３基板Ｓ３の第８導電性パターン６０８の他方の端部に接続される。

第１２基板Ｓ１２は、第１２基板Ｓ１２の上に別々に形成された第１６導電性パターン６１６及び第１７導電性パターン６１７を含む。
第１６導電性パターン６１６及び第１７導電性パターン６１７の各々は、２つの端部を有する。第１６導電性パターン６１６及び第１７導電性パターン６１７は、第１１基板Ｓ１１の第１５導電性パターン６１５の下に位置する。換言すれば、第１５導電性パターン６１５は、第１６導電性パターン６１６及び第１７導電性パターン６１７にわたる面積の上に広がる。第１６導電性パターン６１６の一方の端部は、第３基板Ｓ３の第７導電性パターン６０７の他方の端部に接続される。第１７導電性パターン６１７は、第３基板Ｓ３の第９導電性パターン６０９の他方の端部に接続される。

第１３基板Ｓ１３は、第１３基板Ｓ１３上に別々に形成された第１８導電性パターン６１８及び第１９導電性パターン６１９を含む。
第１８導電性パターン６１８及び第１９導電性パターン６１９の各々は、２つの端部を有する。第１９導電性パターン６１９は、第１２基板Ｓ１２の第１６導電性パターン６１６及び第１７導電性パターン６１７の下に位置する。第１８導電性パターン６１８の一方の端部は、第１３基板Ｓ１３の境界まで延在して、第１出力電極５２に電気的につながる。

第１４基板Ｓ１４は、第１４基板Ｓ１４基板上に別々に形成された第２０導電性パターン６２０、第２１導電性パターン６２１、第２２導電性パターン６２２及び第２３導電性パターン６２３を含む。
第２０導電性パターン６２０は、第１３基板Ｓ１３の第１８導電性パターン６１８の下に位置し、且つ第８基板Ｓ８の第１３導電性パターン６１３の第１端部に接続される。第２１導電性パターン６２１から第２３導電性パターン６２３は、第１３基板Ｓ１３の第１９導電性パターン６１９の下に位置する。第２１導電性パターン６２１は、第１２基板Ｓ１２の第１６導電性パターン６１６の他方の端部に接続される。第２２導電性パターン６２２は、第１１基板Ｓ１１の第１５導電性パターン６１５に接続される。第２３導電性パターン６２３は、第１２基板Ｓ１２の第１７導電性パターン６１７に接続される。第２３導電性パターン６２３の一方の端部は、第１４基板Ｓ１４の境界まで延在して、第２出力電極５３に電気的に接続する。

第１５基板Ｓ１５は、第１５基板Ｓ１５上に別々に形成された第２４導電性パターン６２４、第２５導電性パターン６２５及び第２６導電性パターン６２６を含む。
第２４導電性パターン６２４は、第１４基板Ｓ１４の第２０導電性パターン６２０の下に位置し、且つ第１５基板Ｓ１５の境界まで延在して、第２接地電極５５に電気的に接続する。第２５導電性パターン６２５は、第１４基板Ｓ１４の第２１導電性パターン６２１の下に位置し、且つ第１５基板Ｓ１５の境界まで延在して、入力電極５１に電気的に接続する。第２６導電性パターン６２６は、第１４基板Ｓ１４の第２１導電性パターン６２１から第２３導電性パターン６２３の下に位置する第１５基板Ｓ１５の一部分の上に広がり、且つ第２６導電性パターン６２６の２つの端部は、第１５基板Ｓ１５の２つの反対側境界までそれぞれ延在して、第１接地電極５４及び第３接地電極５６に電気的に接続する。

図８及び図１０を参照する。前述の実施形態における多層基板の配置によれば、第１導電性パターン６０１、第２導電性パターン６０２、第６導電性パターン６０６及び第１０導電性パターン６１０は、分離インダクタＬｉｓ、第１１導電性パターン６１１、第１２導電性パターン６１２を構成し、且つ第１３導電性パターン６１３は、第１インダクタＬ１を構成する。
第２０導電性パターン６２０及び第１８導電性パターン６１８は結合されて、第１キャパシタＣ１を構成する。第２０導電性パターン６２０及び第２４導電性パターン６２４は結合されて、分離インダクタＬｉｓの第１接地キャパシタＣｇ１を構成し、且つ第１接地キャパシタＣｇ１の容量値は、第２０導電性パターン６２０及び第２４導電性パターン６２４の面積に依存する。第１８導電性パターン６１８及び第２４導電性パターン６２４は結合されて、低周波数出力端子ＴＸ１の第１接地キャパシタＣｇ１を構成し、且つ第１接地キャパシタＣｇ１の容量値は、第１８導電性パターン６１８及び第２４導電性パターン６２４の面積に依存する。このため、２つの第１接地キャパシタＣｇ１の容量値は、同じでなくてもよい。
第２５導電性パターン６２５及び第２１導電性パターン６２１は結合されて、分離キャパシタＣｉｓを構成する。第１５導電性パターン６１５及び第１６導電性パターン６１６は結合されて、高周波数出力端子ＴＸ２の第５結合キャパシタＣｃ５を構成し、且つ第５結合キャパシタＣｃ５の容量値は、第１５導電性パターン６１５及び第１６導電性パターン６１６の面積に依存する。第１５導電性パターン６１５及び第１７導電性パターン６１７は結合されて、高周波数出力端子ＴＸ２の第５結合キャパシタＣｃ５を構成し、且つ第５結合キャパシタＣｃ５の容量値は、第１５導電性パターン６１５及び第１７導電性パターン６１７の面積に依存する。このため、２つの第５結合キャパシタＣｃ５の容量値は、同じでなくてもよい。
第２３導電性パターン６２３、第１９導電性パターン６１９及び第２１導電性パターン６２１は結合されて、第６結合キャパシタＣｃ６を構成する。第３導電性パターン６０３及び第７導電性パターン６０７は、分離キャパシタＣｉｓに関連する第４結合線４４を構成する。第５導電性パターン６０５及び第９導電性パターン６０９は、高周波数出力端子ＴＸ２の第４結合線４４を構成する。第４導電性パターン６０４及び第８導電性パターン６０８は、２つの第５結合キャパシタＣｃ５の間の直列接続ノードに関連する第４結合線４４を構成する。第２１導電性パターン６２１及び第２６導電性パターン６２６は結合されて、分離キャパシタＣｉｓの第６接地キャパシタＣｇ６を構成し、且つ第６接地キャパシタＣｇ６の容量値は、第２１導電性パターン６２１及び第２６導電性パターン６２６の面積に依存する。
第２３導電性パターン６２３及び第２６導電性パターン６２６は結合されて、高周波数出力端子ＴＸ２の第６接地キャパシタＣｇ６を構成し、且つ第６接地キャパシタＣｇ６の容量値は、第２３導電性パターン６２３及び第２６導電性パターン６２６の面積に依存する。第２２導電性パターン６２２及び第２６導電性パターン６２６は結合されて、２つの第５結合キャパシタＣｃ５の間の直列接続ノードに関連する第６接地キャパシタＣｇ６を構成し、且つ第６接地キャパシタＣｇ６の容量値は、第２２導電性パターン６２２及び第２６導電性パターン６２６の面積に依存する。このため、第６接地キャパシタＣｇ６の容量値は、同じでなくてもよい。

前述の実施形態におけるマイクロ・ダイプレクサの低周波数フィルタ処理ユニット１０の挿入損に対して、低周波数フィルタ処理ユニット１０は、図１１Ａにおける特性曲線図で示されるように２．４ＧＨｚ帯域で動作する。マイクロ・ダイプレクサの高周波数フィルタ処理ユニット２０の挿入損に対して、高周波数フィルタ処理ユニット２０は、図１１Ｂにおける特性曲線図で示されるように５ＧＨｚ帯域で動作する。
図１１Ｃにおける特性曲線図で示されるように、マイクロ・ダイプレクサの低周波数出力端子ＴＸ１及び高周波数出力端子ＴＸ２の分離性に対して、低周波数帯域（約２．４ＧＨｚ）及び高周波数帯域（約５ＧＨｚ）における動作周波数を有する信号に関して、良好な分離効果がもたらされ（ほぼ−３０ｄＢ）、その結果、低周波数出力端子ＴＸ１及び高周波数出力端子ＴＸ２からの信号に対して、相互干渉の度合いは低いことが示される。図１１Ｄによると、低周波数帯域（約２．４ＧＨｚ）及び高周波数帯域（約５ＧＨｚ）でのマイクロ・ダイプレクサの反射損は、約−２０ｄＢである。

図１２を参照には、本考案に従うマイクロ・ダイプレクサの第２実施形態が示される。低周波数フィルタ処理ユニットは、第２バンドバスフィルタ処理回路１４であり、且つ高周波数フィルタ処理ユニットは、第３バンドパスフィルタ処理回路２１である。
図１３を参照する。マイクロ・ダイプレクサは、互いの上に複数のセラミック基板を積み重ねることによって形成された多層基板５０’の形態を取る。基板上に形成された導電性パターンは、キャパシタ、インダクタ及び結合線のような部品を構成し、且つ各基板上の導電性パターンは、ビアを通して残りの基板上の導電性パターンに電気的に接続され、その結果、前述の等価回路の回路アーキテクチャを形成する。多層基板５０’は、複数の外部電極を有するが、これらの外部電極は、多層基板５０’の２つの反対側の面上に形成され、且つ入力電極５１’、第１出力電極５２’、第２出力電極５３’、第１接地電極５４’、第２接地電極５５’及び第３接地電極５６’を含む。入力電極５１’、第１出力電極５２’、第２出力電極５３’、及び第１接地電極５４’から第３接地電極５６’は、信号入力端子ＲＸ、低周波数出力端子ＴＸ１、高周波数出力端子ＴＸ２、及びアースにそれぞれ対応する。

図１４を参照する。図１２におけるマイクロ・ダイプレクサの等価回路に対応する多層基板は、降順に連続して配置された第１基板Ｔ１から第１２基板Ｔ１２を含む。

第１基板Ｔ１は、第１基板Ｔ１上に別々に形成されると共に２つの端部を有する第１導電性パターン７０１、第２導電性パターン７０２、第３導電性パターン７０３及び第４導電性パターン７０４を含む。
第１導電性パターン７０１の一方の端部は、第１基板Ｔ１の境界まで延在して、入力電極５１’に電気的に接続する。第２導電性パターン７０２から第４導電性パターン７０４は、第１導電性パターン７０１上に並置して形成される。

第２基板Ｔ２は、第２基板Ｔ２を貫通して形成された複数のビアを有する絶縁性基板である。

第３基板Ｓ３は、第５導電性パターン７０５、第６導電性パターン７０６、第７導電性パターン７０７、第８導電性パターン７０８及び第９導電性パターン７０９を有する。
第５導電性パターン７０５から第９導電性パターン７０９の各々は、２つの端部を有する。第７導電性パターン７０７から第９導電性パターン７０９は、第１基板Ｔ１の第２導電性パターン７０２から第４導電性パターン７０４の下に位置する。第８導電性パターン７０８の一方の端部は、第３導電性パターン７０３の一方の端部に接続される。第９導電性パターン７０９の一方の端部は、第４導電性パターン７０４の一方の端部に接続される。

第４基板Ｔ４は、第４基板Ｔ４を貫通して形成された複数のビアを有する絶縁性基板である。

第５基板Ｔ５は、第１基板Ｔ１の第１導電性パターン７０１の下に位置すると共に第１端部及び第２端部を有する第１０導電性パターン７１０を含む。
第１０導電性パターン７１０の第１端部は、第１導電性パターン７０１の他方の端部に接続され、且つ第１０導電性パターン７１０の第２端部は、第３基板Ｔ３の第９導電性パターン７０９の他方の端部に接続される。

第６基板Ｔ６は、第６基板Ｔ６を貫通して形成された複数のビアを有する絶縁性基板である。

第７基板Ｔ７は、第１基板Ｔ１の第１導電性パターン７０１の下に位置すると共に２つの端部を有する第１１導電性パターン７１１を含む。第１１導電性パターン７１１の一方の端部は、第７基板Ｔ７の境界まで延在して、入力電極５１’に電気的に接続する。

第８基板Ｔ８は、第３基板Ｔ３の第７導電性パターン７０７から第９導電性パターン７０９に対応する第７導電性パターンの一部分の下に位置する第１２導電性パターン７１２を含む。

第９基板Ｔ９は、第８基板Ｔ８の第１２導電性パターン７１２の下に位置する第１３導電性パターン７１３及び第１４導電性パターン７１４を含む。
第１３導電性パターン７１３及び第１４導電性パターン７１４の各々は、２つの端部を有する。第１３導電性パターン７１３の一方の端部は、第９基板Ｔ９の境界まで延在して、第１出力電極５２’に電気的に接続する。第１３導電性パターン７１３は、第３基板Ｔ３の第７導電性パターン７０７の他方の端部に接続される。第１４導電性パターン７１４の一方の端部は、第５基板Ｔ５の第１０導電性パターン７１０に接続される。

第１０基板Ｔ１０は、第１０基板Ｔ１０上に別々に形成された第１５導電性パターン７１５、第１６導電性パターン７１６及び第１７導電性パターン７１７を含む。
第５導電性パターン７１５は、第７基板Ｔ７の第１１導電性パターン７１１の下に位置する。第１５導電性パターン７１５の一方の端部は、第１１導電性パターン７１１の他方の端部に接続される。第１６導電性パターン７１６は、第３基板Ｔ３の第６導電性パターン７０６の下に位置し、且つ第６導電性パターン７０６の一方の端部に接続される。第１７導電性パターン７１７は、第８基板Ｔ８の第１２導電性パターン７１２の下に位置し、且つ第３基板Ｔ３の第８導電性パターン７０８の他方の端部に接続される。

第１１基板Ｔ１１は、第１１基板Ｔ１１上に別々に形成された第１８導電性パターン７１８、第１９導電性パターン７１９、第２０導電性パターン７２０、第２１導電性パターン７２１及び第２２導電性パターン７２２を含む。
第１８導電性パターン７１８及び第１９導電性パターン７１９は、第１０基板Ｔ１０の第１６導電性パターン７１６及び第１５導電性パターン７１５の下にそれぞれ位置する。第２０導電性パターン７２０、第２１導電性パターン７２１及び第２２導電性パターン７２２は、第１８導電性パターン７１８及び第１９導電性パターン７１９の共通側の面上に並置して形成される。第１８導電性パターン７１８は、第３基板Ｔ３の第５導電性パターン７０５の一方の端部に接続される。第１９導電性パターン７１９は、第１０基板Ｔ１０の第１６導電性パターン７１６に接続される。第２０導電性パターン７２０は、第９基板Ｔ９の第１３導電性パターン７１３に接続される。第２１導電性パターン７２１は、第１０基板Ｔ１０の第１７導電性パターン７１７に接続される。第２２導電性パターン７２２は、第９基板Ｔ９の第１４導電性パターン７１４の他方の端部に接続される。

第１２基板Ｔ１２は、第１１基板Ｔ１１の第１８導電性パターン７１８から第２２導電性パターン７２２に対応する、第１２基板Ｔ１２の一部分の上に形成された第２３導電性パターン７２３を含む。
第２３導電性パターン７２３は、第１２基板Ｔ１２の境界まで延在する３つの端部を有し、その結果、第１接地電極５４’、第２接地電極５５’及び第３接地電極５６’にそれぞれつながる。第２３導電性パターン７２３は、第１基板Ｔ１の第２導電性パターン７０２から第４導電性パターン７０４の各々の他方の端部、第３基板Ｔ３の第６導電性パターン７０６の他方の端部、及び第５導電性パターン７０５の他方の端部に接続される。

図１２及び図１４を参照する。第２実施形態における多層基板の配置によれば、第１導電性パターン７０１及び第１０導電性パターン７１０は、分離インダクタＬｉｓを構成する。第４導電性パターン７０４及び第９導電性パターン７０９は、分離インダクタＬｉｓに関連する第２結合線４２を構成する。第３導電性パターン７０３及び第８導電性パターン７０８は、２つの第２結合キャパシタＣｃ２の間の直列接続ノードに関連する第２結合線４２を構成する。第２導電性パターン７０２及び第７導電性パターン７０７は、低周波数出力端子ＴＸ１に関連する第２結合線４２を構成する。第１７導電性パターン７１７及び第２２導電性パターン７２２は結合して、分離キャパシタＬｉｓに関連する第２結合キャパシタＣｃ２を構成し、且つ第２結合キャパシタＣｃ２の容量値は、第１７導電性パターン７１７及び第２０導電性パターン７２０の面積に依存する。このため、２つの結合キャパシタＣｃ２の容量値は、同じでなくてもよい。
第１２導電性パターン７１２、第１３導電性パターン７１３及び第１４導電性パターン７１４は結合されて、第３結合キャパシタＣｃ３を構成する。第２０導電性パターン７２０、第２１導電性パターン７２１及び第２２導電性パターン７２２は、第２３導電性パターン７２３に結合されて、低周波数出力端子ＴＸ１に関連する第４接地キャパシタＣｇ４、２つの第２結合キャパシタＣｃ２の間の直列接続ノードに関連する第４接地キャパシタＣｇ４、及び分離インダクタＬｉｓに関連する第４接地キャパシタＣｇ４をそれぞれ構成する。第４接地キャパシタＣｇ４の容量値は、対応する導電性パターンの面積に依存する。
第１５導電性パターン７１５及び第１９導電性パターン７１９は結合されて、分離キャパシタＣｉｓを構成する。第６導電性パターン７０６及び、第３基板Ｔ３を貫通して形成された複数のビアは、分離キャパシタＣｉｓに関連する第３結合線４３を構成する。第５導電性パターン７０５及び、第３基板Ｔ３を貫通して形成された複数のビアは、高周波数出力端子ＴＸ２に関連する第３結合線４３を構成する。第１９導電性パターン７１９及び第２３導電性パターン７２３は結合されて、分離キャパシタＣｉｓに関連する第５接地キャパシタＣｇ５を構成し、且つ第５接地キャパシタＣｇ５の容量値は、第１９導電性パターン７１９及び第２３導電性パターン７２３の面積に依存する。第１８導電性パターン７２８及び第２３導電性パターン７２３は結合されて、高周波数出力端子ＴＸ２に関連する第５接地キャパシタＣｇ５を構成し、且つ第５接地キャパシタＣｇ５の容量値は、第１８導電性パターン７１８及び第２３導電性パターン７２３の面積に依存する。このため、第５接地キャパシタＣｇ５の容量値は、同じでなくてもよい。第１８導電性パターン７１８及び第１６導電性パターン７１６は結合されて、第４接地キャパシタＣｇ４を構成する。

第２実施形態におけるマイクロ・ダイプレクサの低周波数フィルタ処理ユニット１０の挿入損に対して、低周波数フィルタ処理ユニット１０は、図１５Ａにおける特性曲線図に示されるように２．４ＧＨｚ帯域で動作する。マイクロ・ダイプレクサの高周波数フィルタ処理ユニット２０の挿入損に対して、高周波数フィルタ処理ユニット２０は、図１５Ｂにおける特性曲線図に示されるように５ＧＨｚ帯域で動作する。
図１５Ｃにおける特性曲線図に示されるように、マイクロ・ダイプレクサの低周波数出力端子ＴＸ１及び高周波数出力端子ＴＸ２の分離性に対して、低周波数帯域（約２．５ＧＨｚ）及び高周波数帯域（約５ＧＨｚ）に動作周波数を有する信号に関して、良好な分離効果がもたらされ（共に−３０ｄＢ以下）、その結果、低周波数出力端子ＴＸ１及び高周波数出力端子ＴＸ２からの信号に対して、相互干渉の度合いは低いことが示される。図１５Ｄによると、マイクロ・ダイプレクサの反射損は、低周波数帯域（約２．４ＧＨｚ）で約−４０ｄＢ、高周波数帯域（約５ＧＨｚ）で約−２０ｄＢである。

前述の説明において、本考案の構造及び機能の詳細と共に本考案の数多くの特性及び利点が明らかにされたが、本開示は単に例証的である。詳細において、特に形状、サイズ、及び部品に配置の事項において、本考案の原理の範囲内で変更がなされてもよく、その変更は、添付された請求項が表現される用語の広い一般的な意味によって指し示される十分な程度にまで及ぶ。

Claims

分離性及び損失を向上させたマイクロ・ダイプレクサであって、前記マイクロ・ダイプレクサは、互いの上に複数の基板を積み重ねることによって形成された多層基板の形態を取る、マイクロ・ダイプレクサにおいて、
信号入力端子と、
低周波数出力端子と、
高周波数出力端子と、
前記信号入力端子に接続された一方の端部を有する分離インダクタと、
前記分離インダクタの他方の端部と前記低周波数出力端子との間に直列接続された低周波数フィルタ処理ユニットと、
前記信号入力端子に接続された一方の端部を有する分離キャパシタと、
前記分離キャパシタの他方の端部と前記高周波数出力端子との間に直列接続された高周波数フィルタ処理ユニットと、
を備えることを特徴とする、マイクロ・ダイプレクサ。
請求項１に記載のマイクロ・ダイプレクサであって、
前記低周波数フィルタ処理ユニットは、第１ローパスフィルタ処理回路、第２ローパスフィルタ処理回路、第１バンドパスフィルタ処理回路及び第２バンドパスフィルタ処理回路の１つから選択され、
前記第１ローパスフィルタ処理回路は、
前記分離インダクタと前記低周波数出力端子との間に直列接続された第１インダクタと、
前記第１インダクタに並列接続された第１キャパシタと、
２つの第１接地キャパシタであって、各第１接地キャパシタは、前記第１インダクタの一方の端部及びアースに接続される、２つの第１接地キャパシタと、
を有し、
前記第２ローパスフィルタ処理回路は、
前記分離インダクタと前記低周波数出力端子との間に直列接続された複数の第２インダクタと、
前記それぞれの第２インダクタに並列接続された複数の第２キャパシタと、
複数の第２接地キャパシタであって、各第２接地キャパシタは、対応する第２インダクタの一方の端部とアースとの間に接続される、複数の第２接地キャパシタと、
を有し、
前記第１バンドパスフィルタ処理回路は、
前記分離インダクタと前記低周波数出力端子との間に直列接続された第１結合キャパシタと、
２つの第１結合線であって、各第１結合線は、前記第１結合キャパシタの一方の端部とアースとの間に接続される、２つの第１結合線と、
２つの第３接地キャパシタであって、各第３接地キャパシタは、前記第１結合キャパシタの一方の端部とアースとの間に接続される、２つの第３接地キャパシタと、
を有し、
前記第２バンドパスフィルタ処理回路は、
前記分離インダクタと前記低周波数出力端子との間に直列接続された複数の第２結合キャパシタと、
前記分離インダクタと前記低周波数出力端子との間に接続された第３結合キャパシタと、
複数の第２結合線であって、各第２結合線は、アースと、対応する第２結合キャパシタの一方の端部の１つ、及び隣接する２つの前記第２結合キャパシタの間の直列接続ノードとの間に接続される、複数の第２結合線と、
複数の第４接地キャパシタであって、各第４接地キャパシタは、アースと、対応する第２結合キャパシタの一方の端部の１つ、及び隣接する２つの前記第２結合キャパシタの間の直列接続ノードとの間に接続される、複数の第４接地キャパシタと、
を有し、
前記高周波数フィルタ処理ユニットは、第３バンドパスフィルタ処理回路及び第４バンドパスフィルタ処理回路の１つから選択され、
前記第３バンドパスフィルタ処理回路は、
前記分離インダクタと前記高周波数出力端子との間に直列接続された第４結合キャパシタと、
２つの第３結合線であって、各第３結合線は、前記第４結合キャパシタの一方の端部とアースとの間に接続される、２つの第３結合線と、
２つの第５接地キャパシタであって、各第５接地キャパシタは、前記第４結合キャパシタの一方の端部とアースとの間に接続される、２つの第５接地キャパシタと、
を有し、
前記第４バンドパスフィルタ処理回路は、
前記分離インダクタと前記高周波数出力端子との間に直列接続された複数の第５結合キャパシタと、
前記分離インダクタと前記高周波数出力端子との間に接続された第６結合キャパシタと、
複数の第４結合線であって、各第４結合線は、アースと、対応する第５結合キャパシタの一方の端部の１つ、及び隣接する２つの前記第５結合キャパシタの間の直列接続ノードとの間に接続される、複数の第４結合線と、
複数の第６接地キャパシタであって、各第６接地キャパシタは、アースと、対応する第５結合キャパシタの一方の端部の１つ、及び隣接する２つの前記第５結合キャパシタの間の直列接続ノードとの間に接続される、複数の第６接地キャパシタと、
を有することを特徴とする、マイクロ・ダイプレクサ。
請求項２に記載のマイクロ・ダイプレクサであって、
前記低周波数フィルタ処理ユニットは、前記第１ローパスフィルタ処理回路であり、且つ前記高周波数フィルタ処理ユニットは、前記第４バンドパスフィルタ処理回路であることを特徴とする、マイクロ・ダイプレクサ。
請求項３に記載のマイクロ・ダイプレクサであって、
前記多層基板は、前記多層基板の２つの反対側の面上に形成された入力電極、第１出力電極、第２出力電極、第１接地電極、第２接地電極及び第３接地電極を含み、且つ前記入力電極、前記第１出力電極、前記第２出力電極、及び前記第１接地電極から前記第３接地電極は、前記信号入力端子、前記低周波数出力端子、前記高周波数出力端子、及びアースにそれぞれ対応し、
前記多層基板は、連続した降順で、
第１基板であって、この第１基板は、前記第１基板の上に形成された第１導電性パターンを有すると共に２つの端部を有し、前記第１導電性パターンの一方の端部は、前記第１基板の境界まで延在して、前記入力電極に電気的に接続する、第１基板と、
第２基板であって、この第２基板は、前記第２基板の上に別々に配置された第２導電性パターン、第３導電性パターン、第４導電性パターン及び第５導電性パターンを有し、前記第２導電性パターンから前記第５導電性パターンの各々は、２つの端部を有し、前記第２導電性パターンは、前記第１基板の前記第１導電性パターンの下に位置し、前記第２導電性パターンの一方の端部は、前記第１基板の前記第１導電性パターンの他の端部に接続され、且つ前記第３導電性パターンから前記第５導電性パターンは、引き延ばされ、前記第２導電性パターンから分離され、且つ互いに並置される、第２基板と、
第３基板であって、この第３基板は、第６導電性パターン、第７導電性パターン、第８導電性パターン及び第９導電性パターンを有し、前記第６導電性パターンから前記第９導電性パターンの各々は、２つの端部を有し、前記第６導電性パターンは、前記第２基板の前記第２導電性パターンの下に位置し、且つ前記第６導電性パターンの一方の端部は、前記第２導電性パターンの他方の端部に接続され、前記第７導電性パターンから前記第９導電性パターンは引き延ばされ、前記第７導電性パターンは、前記第３導電性パターンの下に位置し、且つ前記第７導電性パターンの前記２つの端部は、前記第３導電性パターンの前記２つの端部にそれぞれ接続され、前記第８導電性パターンは、前記第４導電性パターンの下に位置し、且つ前記第８導電性パターンの前記２つの端部は、前記第４導電性パターンの前記２つの端部にそれぞれ接続され、前記第９導電性パターンは、前記第５導電性パターンの下に位置し、且つ前記第９導電性パターンの前記２つの端部は、前記第５導電性パターンの前記２つの端部にそれぞれ接続される、第３基板と、
第４基板であって、この第４基板は、前記第４基板を貫通して形成された複数のビアを有する絶縁性基板である、第４基板と、
第５基板であって、この第５基板は、前記第３基板の前記第６導電性パターンの下に位置すると共に２つの端部を有する第１０導電性パターンを有し、前記第１０導電性パターンの一方の端部は、前記第６導電性パターンの他方の端部に接続され、且つ前記第１導電性パターン、前記第２導電性パターン、前記第６導電性パターン及び前記第１０導電性パターンは、全体として、自身を通る軸の周りに巻かれる螺旋の形態を取る、第５基板と、
第６基板であって、この第６基板は、２つの端部を有する第１１導電性パターンを有し、前記第１１導電性パターンの一方の端部は、前記第６基板の境界まで延在して、前記第１出力電極に電気的に接続し、且つ前記第１１導電性パターンは、前記第１０導電性パターンの下に位置する、第６基板と、
第７基板であって、この第７基板は、前記第６基板の前記第１１導電性パターンの下に位置すると共に２つの端部を有する第１２導電性パターンを有し、前記第１２導電性パターンの一方の端部は、前記第１１導電性パターンの他方の端部に接続される、第７基板と、
第８基板であって、この第８基板は、前記第７基板の前記第１２導電性パターンの下に位置すると共に第１端部及び第２端部を有する第１３導電性パターンを有し、前記第１３導電性パターンの前記第１端部は、前記第５基板の前記第１０導電性パターンの他方の端部に接続され、且つ前記第１３導電性パターンの前記第２端部は、前記第７基板の前記第１２導電性パターンの他方の端部に接続され、且つ前記第１１導電性パターンから前記第１３導電性パターンは、全体として、自身を通る別の軸の周りに巻かれる螺旋の形態を取る、第８基板と、
第９基板であって、この第９基板は、前記第９基板を貫通して形成された複数のビアを有する絶縁性基板である、第９基板と、
第１０基板であって、この第１０基板は、前記第３基板の前記第７導電性パターンから前記第９導電性パターンの下に位置すると共に２つの端部を有する第１４導電性パターンを有し、前記第１４導電性パターンの一方の端部は、前記第１０基板の境界まで延在して、前記第１接地電極に電気的に接続する、第１０基板と、
第１１基板であって、この第１１基板は、前記第１０基板の前記第１４導電性パターンに対応する、前記第１１基板の一部分の上に形成された第１５導電性パターンを有し、且つ前記第１５導電性パターンは、前記第３基板の前記第８導電性パターンの他方の端部に接続される、第１１基板と、
第１２基板であって、この第１２基板は、前記第１２基板の上に別々に形成された第１６導電性パターン及び第１７導電性パターンを有し、前記第１６導電性パターン及び前記第１７導電性パターンの各々は、２つの端部を有し、前記第１６導電性パターン及び前記第１７導電性パターンは、前記第１１基板の前記第１５導電性パターンの下に位置し、前記第１５導電性パターンは、前記第１６導電性パターン及び前記第１７導電性パターンにわたる面積の上に広がり、前記第１６導電性パターンの一方の端部は、前記第３基板の前記第７導電性パターンの他方の端部に接続され、且つ前記第１７導電性パターンは、前記第３基板の前記第９導電性パターンの他方の端部に接続される、第１２基板と、
第１３基板であって、この第１３基板は、前記第１３基板の上に別々に形成された第１８導電性パターン及び第１９導電性パターンを有し、前記第１８導電性パターン及び前記第１９導電性パターンの各々は、２つの端部を有し、前記第１９導電性パターンは、前記第１２基板の前記第１６導電性パターン及び前記第１７導電性パターンの下に位置し、且つ前記第１８導電性パターンの一方の端部は、前記第１３基板の境界まで延在して、前記第１出力電極に電気的に接続する、第１３基板と、
第１４基板であって、この第１４基板は、前記第１４基板の上に別々に形成された第２０導電性パターン、第２１導電性パターン、第２２導電性パターン及び第２３導電性パターンを有し、前記第２０導電性パターンは、前記第１３基板の前記第１８導電性パターンの下に位置し、且つ前記第８基板の前記第１３導電性パターンの前記第１端部に接続され、前記第２１導電性パターンから前記第２３導電性パターンは、前記第１３基板の前記第１９導電性パターンの下に位置し、前記第２１導電性パターンは、前記第１２基板の前記第１６導電性パターンの他方の端部に接続され、前記第２２導電性パターンは、前記第１１基板の前記第１５導電性パターンに接続され、前記第２３導電性パターンは、前記第１２基板の前記第１７導電性パターンに接続され、且つ前記第２３導電性パターンの一方の端部は、前記第１４基板の境界まで延在して、前記第２出力電極に電気的につながる、第１４基板と、
第１５基板であって、この第１５基板は、前記第１５基板の上に別々に形成された第２４導電性パターン、第２５導電性パターン及び第２６導電性パターンを有し、前記第２４導電性パターンは、前記第１４基板の前記第２０導電性パターンの下に位置し、且つ前記第１５基板の境界まで延在して、前記第２接地電極に電気的に接続し、前記第２５導電性パターンは、前記第１４基板の前記第２１導電性パターンの下に位置し、且つ前記第１５基板の境界まで延在して、前記入力電極に電気的に接続し、前記第２６導電性パターンは、前記第１４基板の前記第２１導電性パターンから前記第２３導電性パターンの下に位置する前記第１５基板の一部分の上に広がり、且つ前記第２６導電性パターンの２つの端部は、前記第１５基板の２つの反対側境界までそれぞれ延在して、前記第１接地電極及び前記第３接地電極に電気的に接続する、第１５基板と、
を含み、
前記第１導電性パターン、前記第２導電性パターン、前記第６導電性パターン及び前記第１０導電性パターンは、前記分離インダクタを構成し、前記第１１導電性パターン、前記第１２導電性パターン及び前記第１３導電性パターンは、前記第１インダクタを構成し、前記第２０導電性パターン及び前記第１８導電性パターンは結合されて、前記第１キャパシタを構成し、前記第２０導電性パターン及び前記第２４導電性パターンは結合されて、前記分離インダクタの前記第１接地キャパシタを構成し、前記第１８導電性パターン及び前記第２４導電性パターンは結合されて、前記低周波数出力端子の前記第１接地キャパシタを構成し、前記第２５導電性パターン及び前記第２１導電性パターンは結合されて、前記分離キャパシタを構成し、前記第１５導電性パターン及び前記第１６導電性パターンは結合されて、前記高周波数出力端子の前記第５結合キャパシタを構成し、前記第１５導電性パターン及び前記第１７導電性パターンは結合されて、前記高周波数出力端子の前記第５結合キャパシタを構成し、前記第２３導電性パターン、前記第１９導電性パターン及び前記第２１導電性パターンは結合されて、前記第６結合キャパシタを構成し、前記第３導電性パターン及び前記第７導電性パターンは、前記分離キャパシタに関連する前記第４結合線を構成し、前記第５導電性パターン及び前記第９導電性パターンは、前記高周波数出力端子の前記第４結合線を構成し、前記第４導電性パターン及び前記第８導電性パターンは、前記２つの第５結合キャパシタの間の直列接続ノードに関連する前記第４結合線を構成し、前記第２１導電性パターン及び前記第２６導電性パターンは結合されて、前記分離キャパシタの前記第６接地キャパシタを構成し、前記最２３導電性パターン及び前記第２６導電性パターンは結合されて、前記高周波数出力端子の前記第６接地キャパシタを構成し、且つ前記第２２導電性パターン及び前記第２６導電性パターンは結合されて、前記２つの第５結合キャパシタの間の前記直列接続ノードに関連する前記第６接地キャパシタを構成することを特徴とする、マイクロ・ダイプレクサ。
請求項２に記載のマイクロ・ダイプレクサであって、
前記低周波数フィルタ処理ユニットは、前記第２バンドパスフィルタ処理回路であり、且つ前記高周波数フィルタ処理ユニットは、前記第３バンドパスフィルタ処理回路であることを特徴とする、マイクロ・ダイプレクサ。
請求項５に記載のマイクロ・ダイプレクサであって、
前記多層基板は、前記多層基板の２つの反対側の面上に形成された第１入力電極、第１出力電極、第２出力電極、第１接地電極、第２接地電極及び第３接地電極を含み、且つ前記入力電極、前記第１出力電極、前記第２出力電極、及び前記第１接地電極から前記第３接地電極は、前記信号入力端子、前記低周波数出力端子、前記高周波数出力端子、及びアースにそれぞれ対応し、
前記多層基板は、連続した降順で、
第１基板であって、この第１基板は、前記第１基板の上に別々に形成されると共に２つの端部を有する第１導電性パターン、第２導電性パターン、第３導電性パターン及び第４導電性パターンを有し、前記第１導電性パターンの一方の端部は、前記第１基板の境界まで延在して、前記入力電極に電気的に接続し、且つ前記第２導電性パターンから前記第４導電性パターンは、前記第１導電性パターン上に並置して形成される、第１基板と、
第２基板であって、この第２基板は、前記第２基板を貫通して形成された複数のビアを有する絶縁性基板である、第２基板と、
第３基板であって、この第３基板は、第５導電性パターン、第６導電性パターン、第７導電性パターン、第８導電性パターン及び第９導電性パターンを有し、前記第５導電性パターンから前記第９導電性パターンの各々は、２つの端部を有し、前記第７導電性パターンから前記第９導電性パターンは、前記第１基板の前記第２導電性パターンから前記第４導電性パターンの下に位置し、前記第８導電性パターンの一方の端部は、前記第３導電性パターンの一方の端部に接続され、前記第９導電性パターンの一方の端部は、前記第４導電性パターンの一方の端部に接続される、第３基板と、
第４基板であって、この第４基板は、前記第４基板を貫通して形成された複数のビアを有する絶縁性基板である、第４基板と、
第５基板であって、この第５基板は、前記第１基板の前記第１導電性パターンの下に位置すると共に第１端部及び第２端部を有する第１０導電性パターンを有し、前記第１０導電性パターンの前記第１端部は、前記第１導電性パターンの他方の端部に接続され、且つ前記第１０導電性パターンの前記第２端部は、前記第３基板の前記第９導電性パターンの他方の端部に接続される、第５基板と、
第６基板であって、この第６基板は、前記第６基板を貫通して形成された複数のビアを有する絶縁性基板である、第６基板と、
第７基板であって、この第７基板は、前記第１基板の前記第１導電性パターンの下に位置すると共に２つの端部を有する第１１導電性パターンを有し、前記第１１導電性パターンの一方の端部は、前記第７基板の境界まで延在して、前記入力電極に電気的に接続する、第７基板と、
第８基板であって、この第８基板は、前記第３基板の前記第７導電性パターンから前記第９導電性パターンに対応する前記第７導電性パターンの一部分の下に位置する第１２導電性パターンを有する、第８基板と、
第９基板であって、この第９基板は、前記第８基板の前記第１２導電性パターンの下に位置する第１３導電性パターン及び第１４導電性パターンを有し、前記第１３導電性パターン及び前記第１４導電性パターンの各々は、２つの端部を有し、前記第１３導電性パターンの一方の端部は、前記第９基板の境界まで延在して、前記第１出力電極に電気的に接続し、前記第１３導電性パターンは、前記第３基板の前記第７導電性パターンの他方の端部に接続され、且つ前記第１４導電性パターンの一方の端部は、前記第５基板の前記第１０導電性パターンに接続される、第９基板と、
第１０基板であって、この第１０基板は、前記第１０基板の上に別々に形成された第１５導電性パターン、第１６導電性パターン及び第１７導電性パターンを有し、前記第５導電性パターンは、前記第７基板の前記第１１導電性パターンの下に位置し、前記第１５導電性パターンの一方の端部は、前記第１１導電性パターンの他方の端部に接続され、前記第１６導電性パターンは、前記第３基板の前記第６導電性パターンの下に位置し、且つ前記第６導電性パターンの一方の端部に接続され、前記第１７導電性パターンは、前記第８基板の前記第１２導電性パターンの下に位置し、且つ前記第３基板の前記第８導電性パターンの他方の端部に接続される、第１０基板と、
第１１基板であって、この第１１基板は、前記第１１基板の上に別々に形成された第１８導電性パターン、第１９導電性パターン、第２０導電性パターン、第２１導電性パターン及び第２２導電性パターンを有し、前記第１８導電性パターン及び前記第１９導電性パターンは、前記第１０基板の前記第１６導電性パターン及び前記第１５導電性パターンの下にそれぞれ位置し、前記第２０導電性パターン、前記第２１導電性パターン及び前記第２２導電性パターンは、前記第１８導電性パターン及び前記第１９導電性パターンの共通側の面上に並置して形成され、前記第１８導電性パターンは、前記第３基板の前記第５導電性パターンの一方の端部に接続され、前記第１９導電性パターンは、前記第１０基板の前記第１６導電性パターンに接続され、前記第２０導電性パターンは、前記第９基板の前記第１３導電性パターンに接続され、前記第２１導電性パターンは、前記第１０基板の前記第１７導電性パターンに接続され、前記第２２導電性パターンは、前記第９基板の前記第１４導電性パターンの他方の端部に接続される、第１１基板と、
第１２基板であって、この第１２基板は、前記第１１基板の前記第１８導電性パターンから前記第２２導電性パターンに対応する、前記第１２基板の一部の上に形成された第２３導電性パターンを有し、前記第２３導電性パターンは、前記第１２基板の境界まで延在する３つの端部を有し、その結果、前記第１接地電極、前記第２接地電極及び前記第３接地電極にそれぞれ接続し、前記第２３導電性パターンは、前記第１基板の前記第２導電性パターンから前記第４導電性パターンの各々の他方の端部、前記第３基板の前記第６導電性パターンの他方の端部、及び前記第５導電性パターンの他方の端部に接続される、第１２基板と、
を含み、
前記第１導電性パターン及び前記第１０導電性パターンは、前記分離インダクタを構成し、前記第４導電性パターン及び前記第９導電性パターンは、前記分離インダクタに関連する前記第２結合線を構成し、前記第３導電性パターン及び前記第８導電性パターンは、前記２つの第２結合キャパシタの間の直列接続ノードに関連する前記第２結合線を構成し、前記第２導電性パターン及び前記第７導電性パターンは、前記低周波数出力端子に関連する前記第２結合線を構成し、前記第１７導電性パターン及び前記第２２導電性パターンは結合されて、前記分離キャパシタに関連する前記第２結合キャパシタを構成し、前記第１２導電性パターン、前記第１３導電性パターン及び前記第１４導電性パターンは結合されて、前記第３結合キャパシタを構成し、前記第２０導電性パターン、前記第２１導電性パターン及び前記第２２導電性パターンは、前記第２３導電性パターンと結合されて、前記低周波数出力端子に関連する前記第４接地キャパシタ、前記２つの第２結合キャパシタの間の前記直列接続ノードに関連する前記第４接地キャパシタ、及び前記分離インダクタに関連する前記第４接地キャパシタをそれぞれ構成し、前記第１５導電性パターン及び前記第１９導電性パターンは結合されて、前記分離キャパシタを構成し、前記第６導電性パターン及び、前記第３基板を貫通して形成された複数のビアは、前記分離キャパシタに関連する前記第３結合線を構成し、前記第５導電性パターン及び、前記第３基板を貫通して形成された複数のビアは、前記高周波数出力端子に関連する前記第３結合線を形成し、前記第１９導電性パターン及び前記第２３導電性パターンは結合されて、前記分離キャパシタに関連する前記第５接地キャパシタを構成し、前記第１８導電性パターン及び前記第２３導電性パターンは結合されて、前記高周波数出力端子に関連する前記第５接地キャパシタを構成し、前記第１８導電性パターン及び前記第１６導電性パターンは結合されて、前記第４接地キャパシタを構成することを特徴とする、マイクロ・ダイプレクサ。