JP3201767B2 - プログラム可能なディジタル周波数―位相弁別器 - Google Patents
プログラム可能なディジタル周波数―位相弁別器Info
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- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
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- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0053—Closed loops
- H04L2027/0057—Closed loops quadrature phase
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 発明の背景 1.発明の分野 この発明は通信受信機の位相ロックループおよび周波
数ロックループに使用するための弁別器に関する。より
特定的には、この発明は位相弁別器として動作するのに
コマンドプログラム可能である新規なプログラム可能な
ディジタル周波数弁別器に関する。
数ロックループに使用するための弁別器に関する。より
特定的には、この発明は位相弁別器として動作するのに
コマンドプログラム可能である新規なプログラム可能な
ディジタル周波数弁別器に関する。
2.先行技術の説明 今まで、アナログ位相ロックループには周波数掃引回
路が設けられてきた。そのような付属性回路は周波数獲
得ロックを達成するために使われ、それから不能化され
るので、位相ロックループによって位相が獲得され、か
つ追跡され得た。
路が設けられてきた。そのような付属性回路は周波数獲
得ロックを達成するために使われ、それから不能化され
るので、位相ロックループによって位相が獲得され、か
つ追跡され得た。
今まで、ディジタル周波数ロックループおよびディジ
タル位相ロックループは別個の半導体チップ上の別個の
回路として提案されてきた。そのような回路はモジュー
ル内に、または追加的回路として連続的に動作されるべ
く配置されてきたが、これは追加的な論理回路チップお
よび／または個別部品のための条件または要求をつくり
出した。外部的にプログラム可能である単一の超大規模
集積回路上で実現されることが可能な単純かつ高価でな
いディジタル弁別器が当面必要である。
タル位相ロックループは別個の半導体チップ上の別個の
回路として提案されてきた。そのような回路はモジュー
ル内に、または追加的回路として連続的に動作されるべ
く配置されてきたが、これは追加的な論理回路チップお
よび／または個別部品のための条件または要求をつくり
出した。外部的にプログラム可能である単一の超大規模
集積回路上で実現されることが可能な単純かつ高価でな
いディジタル弁別器が当面必要である。
発明の概要 この発明の主要な目的は、新規なプログラム可能なデ
ィジタル周波数−位相弁別器を提供することである。
ィジタル周波数−位相弁別器を提供することである。
この発明の主要な目的は、新規な二重目的弁別器を提
供することである。
供することである。
この発明の主要な目的は、周波数を獲得しかつ位相弁
別器として自ら再構成する新規な二重目的周波数−位相
弁別器を提供することである。
別器として自ら再構成する新規な二重目的周波数−位相
弁別器を提供することである。
この発明の主な目的な、超大規模集積回路チップの同
じハードウェア回路を相互に共有する周波数弁別器およ
び位相弁別器を提供することである。
じハードウェア回路を相互に共有する周波数弁別器およ
び位相弁別器を提供することである。
この発明の主な目的は、他のプログラム可能な特徴の
中でチップレート、データレート、デスプレッダモード
およびループフィルタゲインを変更するのにコマンドプ
ログラム可能な新規な弁別器を提供することである。
中でチップレート、データレート、デスプレッダモード
およびループフィルタゲインを変更するのにコマンドプ
ログラム可能な新規な弁別器を提供することである。
この発明の別の目的は、ＩチャネルまたはＱチャネル
もしくはＩおよびＱチャネルの複合を追跡する新規な弁
別器を提供することである。
もしくはＩおよびＱチャネルの複合を追跡する新規な弁
別器を提供することである。
この発明の別の目的は、単純で、かつ単一の超大規模
集積回路チップにおいて別の論理構成要素とともにたや
すく実現される新規な二重目的の弁別器を提供すること
である。
集積回路チップにおいて別の論理構成要素とともにたや
すく実現される新規な二重目的の弁別器を提供すること
である。
この発明の別の目的は、周波数弁別器における１対の
インバータをプログラム可能に解消することによって位
相弁別器に変換されるかまたは再構成される新規な周波
数弁別器を提供することである。
インバータをプログラム可能に解消することによって位
相弁別器に変換されるかまたは再構成される新規な周波
数弁別器を提供することである。
この発明のこれらおよび他の目的に従って、２つのプ
ログラム可能なデスプレッダに結合される実（Ｉ）およ
び虚（Ｑ）データ入力を伴う新規な周波数−位相弁別器
が提供される。第１のデスプレッダはその実および虚出
力が個々のプログラム可能なデータレートフィルタに結
合され、その個々の出力は位相角方向信号を発生する象
限検出器に結合される。第２のデスプレッダはその実お
よび虚の出力が、直列接続されたインバータを介して個
々のプログラム可能なデータレートフィルタに結合さ
れ、その個々の出力はその入力で４象限軸信号の１つか
らのエラー信号データ情報を選択する象限セレクタに結
合されている。コマンド発生器は象限検出器および象限
セレクタに結合され、象限セレクタに選択信号を与え、
これは周波数ロックループまたは位相ロックルプにおい
て使用される周波数エラー出力または位相エラー出力を
つくり出す。
ログラム可能なデスプレッダに結合される実（Ｉ）およ
び虚（Ｑ）データ入力を伴う新規な周波数−位相弁別器
が提供される。第１のデスプレッダはその実および虚出
力が個々のプログラム可能なデータレートフィルタに結
合され、その個々の出力は位相角方向信号を発生する象
限検出器に結合される。第２のデスプレッダはその実お
よび虚の出力が、直列接続されたインバータを介して個
々のプログラム可能なデータレートフィルタに結合さ
れ、その個々の出力はその入力で４象限軸信号の１つか
らのエラー信号データ情報を選択する象限セレクタに結
合されている。コマンド発生器は象限検出器および象限
セレクタに結合され、象限セレクタに選択信号を与え、
これは周波数ロックループまたは位相ロックルプにおい
て使用される周波数エラー出力または位相エラー出力を
つくり出す。
図面の簡単な説明 図１はこの発明のプログラム可能なディジタル弁別器
の好ましい使用を例示する通信受信機前処理回路の概略
ブロック図であり、 図２はこの発明の周波数−位相弁別器の好ましい実施
例の概略ブロック図であり、さらに 図３はデータ信号振幅およびデータ信号位相角を示す
位相図である。
の好ましい使用を例示する通信受信機前処理回路の概略
ブロック図であり、 図２はこの発明の周波数−位相弁別器の好ましい実施
例の概略ブロック図であり、さらに 図３はデータ信号振幅およびデータ信号位相角を示す
位相図である。
好ましい実施例の説明 ディジタルサンプルデータ通信受信機10のデータスト
リームに接続されたこの発明のプログラム可能なディジ
タルゲインコントローラ11を示す図１をここで参照され
たい。アンテナ12によって受信された無線周波数信号は
アナログ信号として線13を経て可変ゲイン前置増幅器14
に結合され、パワースプリッタ16に線15を介して制御さ
れたレベル出力信号を与える。線17および18上のRFアナ
ログ信号は実および虚チャネルＩおよびＱにそれぞれ接
続された１対のミクサー19および21に印加される。固定
周波数発振器22は、線23上に出力を有しこれは、ミクサ
ー19と、直角出力を線25でミクサー21に与える90゜移相
器24とに接続される。線26上の実アナログRF信号は単極
ローパスフィルタ27に印加され、線28にフィルタされた
アナログ出力信号を与える。A/D変換器29の入力でのア
ナログ信号は線31上でディジタル出力に変換されて有限
インパルス応答（FIR）フィルタ32に印加され、線33に
フィルタされたディジタル信号を与え、これはそのある
直流成分を直流除去回路34によって除去されて線35に実
ディジタル信号を与える。線35の実ディジタル信号は本
出願人の米国特許第4,841,552号に説明される型のディ
ジタル移相器36に印加され、Ｉ′として表わされる移相
信号を線37で与える。
リームに接続されたこの発明のプログラム可能なディジ
タルゲインコントローラ11を示す図１をここで参照され
たい。アンテナ12によって受信された無線周波数信号は
アナログ信号として線13を経て可変ゲイン前置増幅器14
に結合され、パワースプリッタ16に線15を介して制御さ
れたレベル出力信号を与える。線17および18上のRFアナ
ログ信号は実および虚チャネルＩおよびＱにそれぞれ接
続された１対のミクサー19および21に印加される。固定
周波数発振器22は、線23上に出力を有しこれは、ミクサ
ー19と、直角出力を線25でミクサー21に与える90゜移相
器24とに接続される。線26上の実アナログRF信号は単極
ローパスフィルタ27に印加され、線28にフィルタされた
アナログ出力信号を与える。A/D変換器29の入力でのア
ナログ信号は線31上でディジタル出力に変換されて有限
インパルス応答（FIR）フィルタ32に印加され、線33に
フィルタされたディジタル信号を与え、これはそのある
直流成分を直流除去回路34によって除去されて線35に実
ディジタル信号を与える。線35の実ディジタル信号は本
出願人の米国特許第4,841,552号に説明される型のディ
ジタル移相器36に印加され、Ｉ′として表わされる移相
信号を線37で与える。
上に説明されたものと同様の態様で、虚チャネルＱに
おける線38の出力信号は、ローパスフィルタ39に印加さ
れ、これは線41でのその出力がA/D変換器42に印加され
る。線43のディジタル出力はフィルタ44に与えられ、線
45のフィルタされた出力は直流除去回路46に与えられ、
線47で虚ディジタル信号Ｑを与える。線47上の虚信号Ｑ
は米国特許第4,841,552号に説明された型のディジタル
移相器36に与えられ、移相された虚信号Ｑ′を線48で与
える。線37および48の実および虚信号は、好ましい実施
例のディジタルゲインコントローラ11に接続され、ディ
ジタルからアナログへの変換器51に接続されて示される
線49のディジタルゲインコマンドを与える。線52上のア
ナログ出力はアナログ可変ゲイン前値増幅器14に接続さ
れ、線15の出力信号を予め定められた制御されたレベル
に制御する。可変ゲイン前値増幅器にディジタル入力が
与えられると、線49のディジタルゲインコマンドは、前
値増幅器14に直接結合されてＤからＡへの変換器51を解
消するかもしれない。線53で示されるようにこの発明に
よって制御されたクロックストローブ信号は、A/D変換
器29および42と、後に発生するディジタルブロックとに
印加される。ローパスフィルタ27および39はRCフィルタ
回路として構成されてもよく、FIRフィルタ32および44
は本出願人の米国特許第4,808,939号に示される態様で
構成されてもよい。図１の実施例に示される概略ブロッ
クのすべては本出願人の前に述べられた特許に従って構
成される必要はなく、先行技術において公知の他の均等
の回路によって構成されてもよいということが理解され
るであろう。
おける線38の出力信号は、ローパスフィルタ39に印加さ
れ、これは線41でのその出力がA/D変換器42に印加され
る。線43のディジタル出力はフィルタ44に与えられ、線
45のフィルタされた出力は直流除去回路46に与えられ、
線47で虚ディジタル信号Ｑを与える。線47上の虚信号Ｑ
は米国特許第4,841,552号に説明された型のディジタル
移相器36に与えられ、移相された虚信号Ｑ′を線48で与
える。線37および48の実および虚信号は、好ましい実施
例のディジタルゲインコントローラ11に接続され、ディ
ジタルからアナログへの変換器51に接続されて示される
線49のディジタルゲインコマンドを与える。線52上のア
ナログ出力はアナログ可変ゲイン前値増幅器14に接続さ
れ、線15の出力信号を予め定められた制御されたレベル
に制御する。可変ゲイン前値増幅器にディジタル入力が
与えられると、線49のディジタルゲインコマンドは、前
値増幅器14に直接結合されてＤからＡへの変換器51を解
消するかもしれない。線53で示されるようにこの発明に
よって制御されたクロックストローブ信号は、A/D変換
器29および42と、後に発生するディジタルブロックとに
印加される。ローパスフィルタ27および39はRCフィルタ
回路として構成されてもよく、FIRフィルタ32および44
は本出願人の米国特許第4,808,939号に示される態様で
構成されてもよい。図１の実施例に示される概略ブロッ
クのすべては本出願人の前に述べられた特許に従って構
成される必要はなく、先行技術において公知の他の均等
の回路によって構成されてもよいということが理解され
るであろう。
入力線37および48でそれぞれ実および虚移相データ信
号を有する、好ましい実施例のプログラム可能な周波数
−位相弁別器の概略ブロック図を示す図２をここで参照
されたい。線37の実移相データ信号はプリアキュムレー
トおよびスケール回路54に印加され、これは線55でチッ
プレートストローブ入力を有するプログラム可能なチッ
プレートフィルタとして機能的に働く。すなわち、プリ
アキュムレートおよびスケール回路54は、ディジタルの
バイトまたはビットからなるサンプルを累積し、その総
和をスケレーリングファクタで除算し、予備的な平均デ
ィジタル数を出力する。出力線56のチップレートサンプ
ルは第１のデスプレッダ57に印加される。同様の態様
で、線59にチップストローブ入力を有する第２のプリア
キュムレートおよびスケール回路58は、出力線61に直角
チップレートサンプルを与え、これは第２のデスプレッ
ダ62および第１のデスプレッダ57に印加される。或る用
途では、単一のデスプレッダが、示される２つのデスプ
レッダのために使用されてもよいということが理解され
るであろう。線63および64の実および虚デスプレッド出
力は、入力として、２つのアキュムレートおよびスケー
ル回路に与えられ、これらは機能的には、ビットデータ
レートでストローブされ、平均ビットサンプル出力を与
える、プログラム可能なデータレートフィルタ65および
66として動作する。出力線67および68のビットデータレ
ートサンプルはその機能は以下により詳細に説明される
であろう象限検出器69に印加される。象限検出器69の出
力は、出力線71で象限決定として示され、これは線73に
マイクロプロセッサモードコマンド入力を有して示され
たコマンド発生器72に印加される。コマンド発生器72
は、入力線73を経て離れてプログラム可能であり、ここ
では出力線74上に選択信号を発生し、これは象限選択回
路75に与えられ、これはその出力76で周波数エラーまた
は位相エラー信号を発生し、これはループフィルタ77に
与えられるように示されていることが理解されるであろ
う。ループフィルタ77はプログラム可能なゲインコマン
ド入力78を有して示される。ループフィルタ77によって
つくり出された出力信号は、線79上の搬送波周波数コマ
ンドであり、これは入力として位相アキュムレータ81に
与えられ、これはその出力82として位相コマンドをつく
り出し、これは図１に示される移相器36に与えられる。
号を有する、好ましい実施例のプログラム可能な周波数
−位相弁別器の概略ブロック図を示す図２をここで参照
されたい。線37の実移相データ信号はプリアキュムレー
トおよびスケール回路54に印加され、これは線55でチッ
プレートストローブ入力を有するプログラム可能なチッ
プレートフィルタとして機能的に働く。すなわち、プリ
アキュムレートおよびスケール回路54は、ディジタルの
バイトまたはビットからなるサンプルを累積し、その総
和をスケレーリングファクタで除算し、予備的な平均デ
ィジタル数を出力する。出力線56のチップレートサンプ
ルは第１のデスプレッダ57に印加される。同様の態様
で、線59にチップストローブ入力を有する第２のプリア
キュムレートおよびスケール回路58は、出力線61に直角
チップレートサンプルを与え、これは第２のデスプレッ
ダ62および第１のデスプレッダ57に印加される。或る用
途では、単一のデスプレッダが、示される２つのデスプ
レッダのために使用されてもよいということが理解され
るであろう。線63および64の実および虚デスプレッド出
力は、入力として、２つのアキュムレートおよびスケー
ル回路に与えられ、これらは機能的には、ビットデータ
レートでストローブされ、平均ビットサンプル出力を与
える、プログラム可能なデータレートフィルタ65および
66として動作する。出力線67および68のビットデータレ
ートサンプルはその機能は以下により詳細に説明される
であろう象限検出器69に印加される。象限検出器69の出
力は、出力線71で象限決定として示され、これは線73に
マイクロプロセッサモードコマンド入力を有して示され
たコマンド発生器72に印加される。コマンド発生器72
は、入力線73を経て離れてプログラム可能であり、ここ
では出力線74上に選択信号を発生し、これは象限選択回
路75に与えられ、これはその出力76で周波数エラーまた
は位相エラー信号を発生し、これはループフィルタ77に
与えられるように示されていることが理解されるであろ
う。ループフィルタ77はプログラム可能なゲインコマン
ド入力78を有して示される。ループフィルタ77によって
つくり出された出力信号は、線79上の搬送波周波数コマ
ンドであり、これは入力として位相アキュムレータ81に
与えられ、これはその出力82として位相コマンドをつく
り出し、これは図１に示される移相器36に与えられる。
線83および84の実および虚デスプレッド出力は１対の
コマンド活性化されたインバータ85および86に印加され
て示される。この発明の好ましい実施例において、イン
バータ85および86を駆動するのに使われるコマンドはタ
イミングおよび制御信号によって発生された方形波デー
タ記号クロックでありコマンドとして与えられると、イ
ンバータを活性化する。インバータのイネーブル入力へ
の方形波がないということは、インバータを不能化し、
かつ線83および84の信号が出力87および88で変更されず
に提示されることを可能にするということが理解される
であろう。線87および88の信号は個々のアキュムレート
およびスケール装置89および91に印加され、出力線92お
よび93上で搬送波エラー補正信号をつくり出すために使
用されるビットレートデータサンプルをつくり出す。独
自の象限セレクタ75は出力線76でプラスまたはマイナス
ＩまたはＱをつくり出すことが可能であり、どちらかの
入力を選択しかつもし必要であるならば出力を反転す
る。先に説明されたように、線76の周波数−位相エラー
信号は出力線82の位相コマンドを発生するために使わ
れ、これは図１に示されるディジタル移相器36への入力
として使われる。
コマンド活性化されたインバータ85および86に印加され
て示される。この発明の好ましい実施例において、イン
バータ85および86を駆動するのに使われるコマンドはタ
イミングおよび制御信号によって発生された方形波デー
タ記号クロックでありコマンドとして与えられると、イ
ンバータを活性化する。インバータのイネーブル入力へ
の方形波がないということは、インバータを不能化し、
かつ線83および84の信号が出力87および88で変更されず
に提示されることを可能にするということが理解される
であろう。線87および88の信号は個々のアキュムレート
およびスケール装置89および91に印加され、出力線92お
よび93上で搬送波エラー補正信号をつくり出すために使
用されるビットレートデータサンプルをつくり出す。独
自の象限セレクタ75は出力線76でプラスまたはマイナス
ＩまたはＱをつくり出すことが可能であり、どちらかの
入力を選択しかつもし必要であるならば出力を反転す
る。先に説明されたように、線76の周波数−位相エラー
信号は出力線82の位相コマンドを発生するために使わ
れ、これは図１に示されるディジタル移相器36への入力
として使われる。
アキュムレートおよびスケール回路65、66、89および
81は線94の同様なビットデータレートストローブ入力を
有するように示され、これはデータレートを変更するの
にプログラム可能に変更されてもよい。線94の共通ビッ
トデータレートストローブ入力は、この発明のための好
ましい実施例であり、異なったストローブレートが特別
の場合に使用されるかもしれないということが理解され
るであろう。
81は線94の同様なビットデータレートストローブ入力を
有するように示され、これはデータレートを変更するの
にプログラム可能に変更されてもよい。線94の共通ビッ
トデータレートストローブ入力は、この発明のための好
ましい実施例であり、異なったストローブレートが特別
の場合に使用されるかもしれないということが理解され
るであろう。
この発明の特徴は、好ましい実施例のアキュムレート
およびスケール回路とデスプレッダはプログラム可能で
あるということである。図２の説明を簡素化するため
に、３つのプログラム可能な入力Ａ、ＢおよびＣがデス
プレッダ57および62に与えられて示される。Ａ入力は実
（Ｉ）PN擬似雑音スペクトル拡散入力のために与えられ
る。Ｂ入力は（Ｑ）PN擬似雑音スペクトル拡散入力のた
めに与えられ、かつプログラム可能なＣ入力はカッドま
たは２チャンネルモードの動作のいずれかを選択するた
めのものである。アキュムレートおよびスケール回路へ
のＤおよびＥ入力は、プログラム可能なタイミングおよ
び制御回路からのイネーブルおよびストローブ入力信号
のためである。
およびスケール回路とデスプレッダはプログラム可能で
あるということである。図２の説明を簡素化するため
に、３つのプログラム可能な入力Ａ、ＢおよびＣがデス
プレッダ57および62に与えられて示される。Ａ入力は実
（Ｉ）PN擬似雑音スペクトル拡散入力のために与えられ
る。Ｂ入力は（Ｑ）PN擬似雑音スペクトル拡散入力のた
めに与えられ、かつプログラム可能なＣ入力はカッドま
たは２チャンネルモードの動作のいずれかを選択するた
めのものである。アキュムレートおよびスケール回路へ
のＤおよびＥ入力は、プログラム可能なタイミングおよ
び制御回路からのイネーブルおよびストローブ入力信号
のためである。
象限選択と、移相器を制御する周波数または位相エラ
ー信号を発生するのに使われるアキュムレートおよびス
ケール回路89および91の出力で示される位相エラーの発
生とを説明するのに使われる位相図を示す図３をここで
参照されたい。図３はプラスおよびマイナス方向に延在
する水平な実またはＩ軸を有して示される。虚またはＱ
軸はＩ軸と直角をなし、軸の原点または０点を介して延
在する。時間におけるいずれかの点において、線92およ
び93上に現われるビットレートサンプルは位相方向を有
し、かつＩ成分とＱ成分とを有するベクトルとして表示
され得る。たとえばベクトルS1はＩ軸成分E1とＱ軸成分
A1とを有する。象限検出器69は、成分A1またはE1のどち
らがより大きい大きさを有するかを判断し、図３に示さ
れる４つの象限のどれが最も大きい信号の大きさを有す
るかを示す信号を線71に出力する。ベクトルS1として示
されるベクトル95は、S1ベクトル方向の180゜反対に向
けられ、かつコマンド発生器72への入力として、出力線
71にもまた現われる負符号を有することもあり得ること
が理解されるであろう。もしベクトル95が負であった
ら、それは出力線71において象限３決定として現われた
だろう。ベクトル95が右回りに回転してプラスＱ軸と一
致すると、エラー信号成分E1は解消されるであろう。し
たがって、ベクトルE1は線92または93において現われる
ベクトル95の位相方向を補正するのに使われるべきエラ
ー信号を示し、このようにE1は位相エラーを示す。新規
な象限セレクタ75は機能的にマイナスＩベクトルE1をエ
ラー信号として選択する。エラー信号E1として示される
ベクトル96は象限４に向けられ、それは象限１に向けら
れたA1ベクトルに90゜遅れる。いずれかのベクトルの最
大パワー（power）のために選択された象限は以下のと
おりであり、 Ｑ＞ＩかつＱが正のとき、象限１が示される。
ー信号を発生するのに使われるアキュムレートおよびス
ケール回路89および91の出力で示される位相エラーの発
生とを説明するのに使われる位相図を示す図３をここで
参照されたい。図３はプラスおよびマイナス方向に延在
する水平な実またはＩ軸を有して示される。虚またはＱ
軸はＩ軸と直角をなし、軸の原点または０点を介して延
在する。時間におけるいずれかの点において、線92およ
び93上に現われるビットレートサンプルは位相方向を有
し、かつＩ成分とＱ成分とを有するベクトルとして表示
され得る。たとえばベクトルS1はＩ軸成分E1とＱ軸成分
A1とを有する。象限検出器69は、成分A1またはE1のどち
らがより大きい大きさを有するかを判断し、図３に示さ
れる４つの象限のどれが最も大きい信号の大きさを有す
るかを示す信号を線71に出力する。ベクトルS1として示
されるベクトル95は、S1ベクトル方向の180゜反対に向
けられ、かつコマンド発生器72への入力として、出力線
71にもまた現われる負符号を有することもあり得ること
が理解されるであろう。もしベクトル95が負であった
ら、それは出力線71において象限３決定として現われた
だろう。ベクトル95が右回りに回転してプラスＱ軸と一
致すると、エラー信号成分E1は解消されるであろう。し
たがって、ベクトルE1は線92または93において現われる
ベクトル95の位相方向を補正するのに使われるべきエラ
ー信号を示し、このようにE1は位相エラーを示す。新規
な象限セレクタ75は機能的にマイナスＩベクトルE1をエ
ラー信号として選択する。エラー信号E1として示される
ベクトル96は象限４に向けられ、それは象限１に向けら
れたA1ベクトルに90゜遅れる。いずれかのベクトルの最
大パワー（power）のために選択された象限は以下のと
おりであり、 Ｑ＞ＩかつＱが正のとき、象限１が示される。
Ｉ＞ＱかつＩが正のとき、象限２が示される。
Ｑ＞ＩかつＱが負のとき、象限３が示される。
Ｉ＞ＱかつＩが負のとき、象限４が示される。
したがって、象限Q1を検出すると、反時計回りの、また
は遅れた象限Q4のエラー信号のために選択し、または決
定を効果的にマイナス90゜回転させる。
は遅れた象限Q4のエラー信号のために選択し、または決
定を効果的にマイナス90゜回転させる。
周波数補正エラーの説明のために、位相補正エラーか
ら区別されるものとして、ビット時間の前半の間、ベク
トル95が平均位相方向を示し、ビット時間の後半部の
間、S2で示されるベクトル97が、ビット時間の後半の間
平均位相方向を示すと仮定する。この例において、位相
方向における変化または相違は２つの大きさまたはベク
トル96と98とによって示されてもよい。ベクトルE1がベ
クトルE2から減じられると、ベクトル96と98との和に等
しい正の大きさがつくり出される。エラーベクトル96と
98との間の差は、データビットの前半と後半との間の位
相における差に近似する。この大きさはビット時間にお
ける周波数エラーまたは位相における変化を示す。ビッ
ト時間の前半の減算をするために、ベクトル95のエラー
信号成分は、インバータ85および86において、アキュム
レートおよびスケール回路89および91に与えられる前に
反転される。
ら区別されるものとして、ビット時間の前半の間、ベク
トル95が平均位相方向を示し、ビット時間の後半部の
間、S2で示されるベクトル97が、ビット時間の後半の間
平均位相方向を示すと仮定する。この例において、位相
方向における変化または相違は２つの大きさまたはベク
トル96と98とによって示されてもよい。ベクトルE1がベ
クトルE2から減じられると、ベクトル96と98との和に等
しい正の大きさがつくり出される。エラーベクトル96と
98との間の差は、データビットの前半と後半との間の位
相における差に近似する。この大きさはビット時間にお
ける周波数エラーまたは位相における変化を示す。ビッ
ト時間の前半の減算をするために、ベクトル95のエラー
信号成分は、インバータ85および86において、アキュム
レートおよびスケール回路89および91に与えられる前に
反転される。
ベクトル95および96は同じ軸方向に現われ得かつベク
トルE2マイナスE1の大きさはベクトル96と98との和より
小さい。
トルE2マイナスE1の大きさはベクトル96と98との和より
小さい。
図２に示される構造を使ってこの発明の好ましい実施
例を説明してきたが、全システムの正常な使用は、位相
追跡を必要とするコヒーレント検出のためであるという
ことがここで理解されるであろう。新規のシステムが非
コヒーレント検出のために使われるとき、位相を追跡す
ることは必要ではないが、周波数弁別および周波数追跡
モードはこの発明の回路を使用してもよい。さらに、周
波数エラー発生モードにおいて使用されるインバータを
可能化および不能化するための好ましいモードは、タイ
ミングおよび制御回路において発生され、かつ受信機マ
イクロプロセッサによってプログラム可能である線80で
印加された既に利用可能な方形波データ記号クロック信
号であるということがわかった。しかしながら、別の型
の可能化および不能化論理を論理信号を使用して使うこ
とも可能である。
例を説明してきたが、全システムの正常な使用は、位相
追跡を必要とするコヒーレント検出のためであるという
ことがここで理解されるであろう。新規のシステムが非
コヒーレント検出のために使われるとき、位相を追跡す
ることは必要ではないが、周波数弁別および周波数追跡
モードはこの発明の回路を使用してもよい。さらに、周
波数エラー発生モードにおいて使用されるインバータを
可能化および不能化するための好ましいモードは、タイ
ミングおよび制御回路において発生され、かつ受信機マ
イクロプロセッサによってプログラム可能である線80で
印加された既に利用可能な方形波データ記号クロック信
号であるということがわかった。しかしながら、別の型
の可能化および不能化論理を論理信号を使用して使うこ
とも可能である。
図２に示される新規な回路は搬送波周波数ロックルー
プにおいて使われる弁別器構成要素となるよう意図され
る。一旦周波数が獲得されるかまたはロックされるとそ
の同じ回路が位相ロック、それに続く追跡を達成するた
めに使用される。新規な弁別器回路50に使用される構成
要素は機能的な動作、および集積回路としての実現の平
易さのために選択される。たとえば、アキュムレートお
よびスケール回路は一般的により望ましくない集積およ
びダンプ回路によって実現されるかもしれないデータレ
ートフィルタである。
プにおいて使われる弁別器構成要素となるよう意図され
る。一旦周波数が獲得されるかまたはロックされるとそ
の同じ回路が位相ロック、それに続く追跡を達成するた
めに使用される。新規な弁別器回路50に使用される構成
要素は機能的な動作、および集積回路としての実現の平
易さのために選択される。たとえば、アキュムレートお
よびスケール回路は一般的により望ましくない集積およ
びダンプ回路によって実現されるかもしれないデータレ
ートフィルタである。
要約すると、弁別器を必要とする位相ロックループが
追跡のために必要とされることと、基本的には好ましい
実施例の位相弁別器に単一のインバータをプログラム可
能に挿入することによって周波数弁別器を使用する周波
数ロックループが得られたということとが理解されるで
あろう。
追跡のために必要とされることと、基本的には好ましい
実施例の位相弁別器に単一のインバータをプログラム可
能に挿入することによって周波数弁別器を使用する周波
数ロックループが得られたということとが理解されるで
あろう。
フロントページの続き (72)発明者 バラム，スティーブン・トッド アメリカ合衆国、84123 ユタ州、ソル ト・レイク・シティ、ウェスト・カルプ パー・サークル、1502 (72)発明者 シモンソン，ハロルド・リン アメリカ合衆国、84120 ユタ州、ウェ スト・バレイ・シティ、サウス・ミッド ウェイ・ドライブ、4590 (56)参考文献 特開 平２−146844（ＪＰ，Ａ) 特開 昭61−73458（ＪＰ，Ａ) 英国特許出願公開2174565（ＧＢ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/14 - 27/22 H04L 7/00 - 7/02
Claims (10)
- 【請求項１】プログラム可能なディジタル周波数−位相
弁別器であって、 入力ディジタルデータを受け取るための実（Ｉ）データ
チャネルと、 入力ディジタルデータを受け取るための虚（Ｑ）データ
チャネルと、 前記Ｉデータチャネルと前記Ｑデータチャネルとに結合
され、かつＩデータ出力およびＱデータ出力を有する第
１のプログラム可能なデスプレッダと、 前記第１のプログラム可能なデスプレッダの前記Ｉデー
タ出力および前記Ｑデータ出力にそれぞれ接続された第
１および第２のプログラム可能なデータレートフィルタ
手段と、 前記第１および第２のデータレートフィルタ手段の出力
に結合された入力を有し、データサンプル入力の最大の
大きさのＩまたはＱ成分の符号および象限位相角を決定
するための象限検出器手段と、 前記Ｉデータチャネルと前記Ｑデータチャネルとに結合
され、かつＩデータ出力およびＱデータ出力を有する第
２のプログラム可能なデスプレッダと、 前記第２のプログラム可能なデスプレッダの前記Ｉデー
タ出力および前記Ｑデータ出力にそれぞれ接続された第
３および第４のプログラム可能なデータレートフィルタ
手段と、 前記第３および第４のデータレートフィルタ手段への前
記第２のプログラム可能なデスプレッダの前記Ｉデータ
出力および前記Ｑデータ出力において直列接続された、
独立して制御されるインバータと、 前記第３および第４のデータレートフィルタ手段からの
出力エラー信号に結合された入力を有し、エラー信号出
力の選択のための象限セレクタ手段と、 前記象限検出器および前記象限セレクタ手段に結合さ
れ、前記象限セレクタ手段に、予め定められた選択され
たＩデータエラー信号またはＱデータエラー信号を発生
させかつ周波数または位相エラー出力のいずれかを供給
させるための選択信号を発生するコマンド発生器とを含
む、プログラム可能なディジタル弁別器。 - 【請求項２】前記象限セレクタ手段は、最大の大きさの
ＩまたはＱ入力エラー信号を反転するための手段を含
む、請求項１に記載のプログラム可能なディジタル弁別
器。 - 【請求項３】前記ＩまたはＱ入力エラー信号は周波数エ
ラー信号E1または位相エラー信号E1プラスまたはマイナ
スE2のいずれかを表わす、請求項２に記載のプログラム
可能なディジタル弁別器。 - 【請求項４】コマンド可能に制御される前記インバータ
を可能化して、前記象限セレクタ手段から周波数エラー
信号出力を与えるための手段をさらに含む、請求項１に
記載のプログラム可能なディジタル弁別器。 - 【請求項５】前記象限セレクタ手段からの出力エラー信
号に結合され、搬送波周波数コマンド出力信号を発生す
るためのループフィルタをさらに含む、請求項４に記載
のプログラム可能なディジタル弁別器。 - 【請求項６】前記ループフィルタの出力に結合され、位
相コマンドを発生するための位相アキュムレータをさら
に含む、請求項５に記載のプログラム可能なディジタル
弁別器。 - 【請求項７】コマンド可能に制御される前記インバータ
を不能化して、前記象限セレクタ手段から位相エラー信
号出力を与えるための手段をさらに含む、請求項１に記
載のプログラム可能なディジタル弁別器。 - 【請求項８】前記象限セレクタ手段からのエラー信号出
力に結合され、搬送波位相コマンド出力信号を発生する
ためのループフィルタをさらに含む、請求項７に記載の
プログラム可能なディジタル弁別器。 - 【請求項９】前記ループフィルタの出力に結合され、位
相コマンドを発生するための位相アキュムレータをさら
に含む、請求項８に記載のプログラム可能なディジタル
弁別器。 - 【請求項１０】前記データレートフィルタ手段は、アキ
ュムレートおよびスケール回路を含む、請求項９に記載
のプログラム可能なディジタル弁別器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/559,016 US5022048A (en) | 1990-07-26 | 1990-07-26 | Programmable digital frequency-phase discriminator |
| US559,016 | 1995-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06500214A JPH06500214A (ja) | 1994-01-06 |
| JP3201767B2 true JP3201767B2 (ja) | 2001-08-27 |
Family
ID=24231941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51427591A Expired - Fee Related JP3201767B2 (ja) | 1990-07-26 | 1991-07-25 | プログラム可能なディジタル周波数―位相弁別器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5022048A (ja) |
| JP (1) | JP3201767B2 (ja) |
| DE (2) | DE4191618B4 (ja) |
| WO (1) | WO1992002093A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2241129B (en) * | 1990-02-16 | 1993-04-07 | Stc Plc | Apparatus for generating complex composite rf signals |
| US5134631A (en) * | 1990-07-26 | 1992-07-28 | Unisys Corp. | Digital gain controller |
| JP2721454B2 (ja) * | 1992-01-27 | 1998-03-04 | 富士通株式会社 | タイミング抽出方法 |
| US5583785A (en) * | 1993-12-28 | 1996-12-10 | Talkie Tooter, Inc. | Method and apparatus for signal decoder using instantaneous magnitude and phase detection |
| US5982821A (en) * | 1996-01-16 | 1999-11-09 | L-3 Communications | Frequency discriminator and method and receiver incorporating same |
| US5867525A (en) | 1997-06-10 | 1999-02-02 | L-3 Commuications Corporation | Synchronizer and method therefor and communications system incorporating same |
| EP0992109A2 (en) * | 1998-04-28 | 2000-04-12 | Koninklijke Philips Electronics N.V. | Simplified receiver for frequency shift keyed signals |
| US6650688B1 (en) * | 1999-12-20 | 2003-11-18 | Intel Corporation | Chip rate selectable square root raised cosine filter for mobile telecommunications |
| US20010055348A1 (en) * | 2000-03-31 | 2001-12-27 | Anderson Christopher L. | Sequential quadrant demodulation of digitally modulated radio signals |
| US7822157B2 (en) * | 2002-12-31 | 2010-10-26 | L-3 Communications, Corp. | Acquisition and tracking of burst code signals |
| JP4437810B2 (ja) * | 2006-12-15 | 2010-03-24 | 株式会社日立製作所 | Ｒｆｉｄデバイス |
| KR101022358B1 (ko) | 2010-05-14 | 2011-03-22 | 엘아이지넥스원 주식회사 | 위상보정 기반환경의 최소자승 디지털 주파수 변별장치 및 방법 |
| CN104320201B (zh) * | 2014-09-23 | 2017-01-25 | 西安空间无线电技术研究所 | 一种空间相干光通信高动态载波捕获跟踪环路 |
| US9344098B1 (en) * | 2015-05-22 | 2016-05-17 | Broadcom Corporation | Digital frequency-locked loop with reference clock error detection |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2174565A (en) * | 1985-05-01 | 1986-11-05 | Chung Kwan Tsang | Decision-feedback QPSK demodulator |
| AU6597086A (en) * | 1985-09-03 | 1987-03-24 | Motorola, Inc. | Apparatus for and method of doppler searching in a digital gps receiver |
| US4739278A (en) * | 1985-11-12 | 1988-04-19 | Hughes Aircraft Company | Digital phase-frequency discriminator comprising simplified reset means and associated method |
| US4847862A (en) * | 1988-04-07 | 1989-07-11 | Trimble Navigation, Ltd. | Global positioning system course acquisition code receiver |
-
1990
- 1990-07-26 US US07/559,016 patent/US5022048A/en not_active Expired - Lifetime
-
1991
- 1991-07-25 JP JP51427591A patent/JP3201767B2/ja not_active Expired - Fee Related
- 1991-07-25 DE DE4191618A patent/DE4191618B4/de not_active Expired - Fee Related
- 1991-07-25 DE DE19914191618 patent/DE4191618T/de active Pending
- 1991-07-25 WO PCT/US1991/005343 patent/WO1992002093A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| DE4191618T (ja) | 1993-05-13 |
| DE4191618B4 (de) | 2005-10-27 |
| WO1992002093A1 (en) | 1992-02-06 |
| JPH06500214A (ja) | 1994-01-06 |
| US5022048A (en) | 1991-06-04 |
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