JP3198331U - 表面実装用ジャンパーチップ及び積層基板 - Google Patents
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Abstract
【課題】２つの基板を電気的に接続する接続導体として、簡易な構成で高さばらつきを抑制できるジャンパーチップを提供する。【解決手段】ジャンパーチップ１０は、基板に表面実装されるジャンパーチップであって、柱状の導電性の素体１と、導電性の素体１の全周に形成された導電膜２と、を有する。導電膜２は、ジャンパーチップの実装時のリフロー等の熱処理の際に溶融する導電膜を含む。また、このジャンパーチップ１０は、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。【選択図】図２
Description
本考案は、表面実装用ジャンパーチップ、特に、基板間の接続用に用いられるジャンパーチップに関する。また、このジャンパーチップを用いた積層基板に関する。
一般に、ある電極と他の電極とを低抵抗で電気的に接続するための表面実装部品として、ジャンパーチップが知られている。ジャンパーチップは、抵抗の極めて小さい抵抗部品であり、ジャンパー抵抗部品、あるいはゼロΩ抵抗部品等と呼ばれることもある。
ジャンパーチップとしては、例えば、特許文献１又は特許文献２に開示されているように、アルミナ等の絶縁基板の上に導体や抵抗体を設け、長手方向の端面に端子電極を形成したものが一般的である。
ところで、近年、スマートフォン等の携帯端末機器では、搭載される半導体部品の一層の小型化が求められており、Ｓｔａｃｋｅｄ Ｓｕｂｓｔｒａｔｅ技術やＰａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ技術に代表される「基板積層技術（三次元基板技術）」が利用される場合がある。
こうした基板積層技術においては、上下２つの半導体実装基板を電気的に接続するため、はんだボールや金属ポスト等の接続導体が用いられている（例えば、特許文献３参照。）。この接続導体として上記のジャンパーチップを用いることができれば、２つの基板を低抵抗で接続できる。
しかし、上記のジャンパーチップを得るには、絶縁基板に導体や抵抗の焼付け、さらにめっき膜の形成、集合基板のｘ−ｙ方向の分割、等の複雑なプロセスが必要であり、多数のジャンパーチップを簡易な構成で高さばらつきを抑制することは難しい。
本考案は、素子等を実装した２つの基板を電気的に接続する接続導体として、簡易な構成で高さばらつきを抑制できるジャンパーチップを提供することを目的とする。
本考案に係るジャンパーチップは、基板に表面実装されるジャンパーチップであって、
柱状の導電性の素体と、
前記導電性の素体の全周に形成された導電膜と、
を有し、
柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。
柱状の導電性の素体と、
前記導電性の素体の全周に形成された導電膜と、
を有し、
柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。
本考案に係るジャンパーチップは、簡易な構成で高さばらつきを抑制できるので、２つの基板を電気的に接続する接続導体として用いることができる。
できる。
できる。
第１の態様に係るジャンパーチップは、基板に表面実装されるジャンパーチップであって、
柱状の導電性の素体と、
前記導電性の素体の全周に形成された導電膜と、
を有し、
柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。
柱状の導電性の素体と、
前記導電性の素体の全周に形成された導電膜と、
を有し、
柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。
第２の態様に係るジャンパーチップは、上記第１の態様において、前記長手方向の高さは、０．１ｍｍ〜５．０ｍｍの範囲であってもよい。
第３の態様に係るジャンパーチップは、上記第１又は第２の態様において、前記導電性の素体は、円柱状又は多角柱状であってもよい。
第４の態様に係るジャンパーチップは、上記第１から第３のいずれかの態様において、前記導電膜は、
Ｎｉを主成分とする下地側めっき膜と、
Ａｕ又はＳｎを主成分とする表面側めっき膜と、
を有してもよい。
Ｎｉを主成分とする下地側めっき膜と、
Ａｕ又はＳｎを主成分とする表面側めっき膜と、
を有してもよい。
第５の態様に係るジャンパーチップは、上記第４の態様において、前記下地側めっき膜は、１〜１０μｍの膜厚を有してもよい。
第６の態様に係るジャンパーチップは、上記第１から第５のいずれかの態様において、前記導電性の素体は、Ｃｕを主成分としてもよい。
第７の態様に係る積層基板は、柱状の導電性の素体と、前記導電性の素体の全周に形成された導電膜と、を有し、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップを、前記長手方向の一方の端面が表面電極に接続された第１の基板と、
前記ジャンパーチップの前記長手方向の他方の端面が表面電極に接続されて、前記ジャンパーチップを介して前記第１の基板と電気的に接続された第２の基板と、
を有する。
前記ジャンパーチップの前記長手方向の他方の端面が表面電極に接続されて、前記ジャンパーチップを介して前記第１の基板と電気的に接続された第２の基板と、
を有する。
以下、本考案の実施の形態に係るジャンパーチップ、ジャンパーチップの製造方法、積層基板、及び、積層基板の製造方法について、添付図面を参照しながら説明する。なお、図面において実質的に同一の部材については同一の符号を付している。
（実施の形態１）
＜ジャンパーチップ＞
図１は、実施の形態１に係るジャンパーチップ１０を模式的に示す斜視図であり、図２は、図１のジャンパーチップ１０の長手方向に沿った断面構造を示す断面図である。
このジャンパーチップ１０は、基板に表面実装されるジャンパーチップであって、柱状の導電性の素体１と、導電性の素体１の全周に形成された導電膜２と、を有する。導電膜２は、ジャンパーチップの実装時のリフロー等の熱処理の際に溶融する導電膜を含む。また、このジャンパーチップ１０は、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。このジャンパーチップによれば、簡易な構成で高さばらつきを抑制できる。その抵抗は、例えば、０．１ｍΩ〜５０ｍΩの範囲である。このジャンパーチップ１０は、２つの基板１１、１２間を電気的に接続する接続導体として使用できる。また、このジャンパーチップ１０は、柱状体であって、上記範囲のアスペクト比を有するので、２つの基板１１、１２間を電気的に接続する接続導体の１つであるはんだボール（アスペクト比（高さ／最大径）＝１）と対比して、ジャンパーチップ１０の基板上に占める面積が相対的に小さく、各種部品の実装領域をより拡大できる。さらに、ジャンパーチップ１０は、はんだボールに比べてより低抵抗の導電性の素体及びより低抵抗の下地側めっき膜２ａを有するので、抵抗を相対的に小さくでき、２つの基板１１、１２間でのエネルギー損失をより抑制できる。
なお、このジャンパーチップは、例えば、ジャンパー抵抗部品、あるいは、ゼロΩ抵抗部品とも呼ばれる。
＜ジャンパーチップ＞
図１は、実施の形態１に係るジャンパーチップ１０を模式的に示す斜視図であり、図２は、図１のジャンパーチップ１０の長手方向に沿った断面構造を示す断面図である。
このジャンパーチップ１０は、基板に表面実装されるジャンパーチップであって、柱状の導電性の素体１と、導電性の素体１の全周に形成された導電膜２と、を有する。導電膜２は、ジャンパーチップの実装時のリフロー等の熱処理の際に溶融する導電膜を含む。また、このジャンパーチップ１０は、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。このジャンパーチップによれば、簡易な構成で高さばらつきを抑制できる。その抵抗は、例えば、０．１ｍΩ〜５０ｍΩの範囲である。このジャンパーチップ１０は、２つの基板１１、１２間を電気的に接続する接続導体として使用できる。また、このジャンパーチップ１０は、柱状体であって、上記範囲のアスペクト比を有するので、２つの基板１１、１２間を電気的に接続する接続導体の１つであるはんだボール（アスペクト比（高さ／最大径）＝１）と対比して、ジャンパーチップ１０の基板上に占める面積が相対的に小さく、各種部品の実装領域をより拡大できる。さらに、ジャンパーチップ１０は、はんだボールに比べてより低抵抗の導電性の素体及びより低抵抗の下地側めっき膜２ａを有するので、抵抗を相対的に小さくでき、２つの基板１１、１２間でのエネルギー損失をより抑制できる。
なお、このジャンパーチップは、例えば、ジャンパー抵抗部品、あるいは、ゼロΩ抵抗部品とも呼ばれる。
以下に、このジャンパーチップ１０の構成について説明する。
＜形状及びアスペクト比＞
このジャンパーチップ１０は、柱状を呈している。柱状とは、長手方向に垂直な水平断面の形状が長手方向に沿って一様である形状を意味する。例えば、円柱状、多角柱状等であってもよい。また、長手方向について両端面３、４を有する。なお、円柱状、多角柱状等のいずれの場合にも、その角が丸みを帯びていてもよい（角部にアールを有する）。また、このジャンパーチップ１０を基板１１、１２間の接続導体として使用する場合であって、接続導体に高周波数電流が流れる場合には、水平断面の形状として表皮効果による集中が生じる角部を有しない円柱状がより好ましい。
また、このジャンパーチップ１０は、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。アスペクト比が１．５未満の場合にははんだボール（アスペクト比（高さ／最大径）＝１）との差異が小さくなるため実装領域を十分に広げる効果が小さくなる。また、アスペクト比が５．０を超えると、抵抗が相対的に大きくなる。
なお、このジャンパーチップ１０は、長手方向の高さが、０．１ｍｍ〜３．０ｍｍの範囲であってもよい。長手方向の高さは、２つの基板間の距離に応じて選択すればよく、例えば、０．１ｍｍ〜２．０ｍｍの範囲、さらに、０．１ｍｍ〜１．０ｍｍの範囲であってもよい。また、最大径は、０．０５〜０．６ｍｍの範囲であってもよい。また、例えば、０．０５〜０．４ｍｍの範囲、さらに、０．０５ｍｍ〜０．２ｍｍの範囲であってもよい。
このジャンパーチップ１０は、柱状を呈している。柱状とは、長手方向に垂直な水平断面の形状が長手方向に沿って一様である形状を意味する。例えば、円柱状、多角柱状等であってもよい。また、長手方向について両端面３、４を有する。なお、円柱状、多角柱状等のいずれの場合にも、その角が丸みを帯びていてもよい（角部にアールを有する）。また、このジャンパーチップ１０を基板１１、１２間の接続導体として使用する場合であって、接続導体に高周波数電流が流れる場合には、水平断面の形状として表皮効果による集中が生じる角部を有しない円柱状がより好ましい。
また、このジャンパーチップ１０は、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である。アスペクト比が１．５未満の場合にははんだボール（アスペクト比（高さ／最大径）＝１）との差異が小さくなるため実装領域を十分に広げる効果が小さくなる。また、アスペクト比が５．０を超えると、抵抗が相対的に大きくなる。
なお、このジャンパーチップ１０は、長手方向の高さが、０．１ｍｍ〜３．０ｍｍの範囲であってもよい。長手方向の高さは、２つの基板間の距離に応じて選択すればよく、例えば、０．１ｍｍ〜２．０ｍｍの範囲、さらに、０．１ｍｍ〜１．０ｍｍの範囲であってもよい。また、最大径は、０．０５〜０．６ｍｍの範囲であってもよい。また、例えば、０．０５〜０．４ｍｍの範囲、さらに、０．０５ｍｍ〜０．２ｍｍの範囲であってもよい。
＜導電性の素体＞
導電性の素体１は、導電性を有する素体であればよい。例えば、Ｃｕを主成分として含む合金であってもよい。具体的には、Ｃｕ−０．１５Ｍｇ−０．２２Ｚｎ（Ｃｕ６３重量％、Ｍｇ１５重量％、Ｚｎ２２重量％）等のＣｕ合金は、導電率及び加工性の点で優れている。なお、導電性の素体１は、上記Ｃｕ合金に限定されるものではなく、導電性を有する素体であれば使用できる。
導電性の素体１は、導電性を有する素体であればよい。例えば、Ｃｕを主成分として含む合金であってもよい。具体的には、Ｃｕ−０．１５Ｍｇ−０．２２Ｚｎ（Ｃｕ６３重量％、Ｍｇ１５重量％、Ｚｎ２２重量％）等のＣｕ合金は、導電率及び加工性の点で優れている。なお、導電性の素体１は、上記Ｃｕ合金に限定されるものではなく、導電性を有する素体であれば使用できる。
＜導電膜＞
導電膜２は、導電性の素体１の全周に形成されている。ここで「全周」とは、上端面３及び下端面４だけでなく、側周面５を含む全面を意味する。また、導電膜２は、一層又は二層以上からなるものでもよい。この導電膜２は素体１の全面に均一に設けられているので、はんだへの濡れ性がよく、基板１１、１２への実装性に優れる。また、全周に形成された導電膜２の膜厚を制御することによって抵抗値の調整ができる。この場合、絶縁膜を設けることなく、全周にわたって導電膜２が形成されている。そこで、最外層の導電膜２の膜厚を、例えば、はんだへの濡れによって膜厚を全周にわたって制御することができ、このように膜厚を変化させることで抵抗値を制御できる。さらに、導電膜２としては、めっき膜を用いることができる。めっき膜を設けることによって、導電性の素体１の表面に存在する微少な凹凸を埋めて滑らかな表面性を得ることができる。なお、導電膜２は、めっき膜に限定されるものではない。またさらに、このめっき膜としては、下地側めっき膜２ａと、表面側めっき膜２ｂと、を有してもよい。表面側めっき膜２ａは、はんだ濡れ性に優れた材料によるめっき膜とし、下地側めっき膜２ｂは、抵抗値を調整するための材料によるめっき膜とすることができる。例えば、Ｎｉを主成分とする下地側めっき膜２ａと、Ａｕ又はＳｎを主成分とする表面側めっき膜２ｂと、してもよい。下地側めっき膜２ａとしてＮｉめっき膜を用いた場合には、はんだペーストの加熱時（２００℃〜２６０℃）にもＮｉめっきは溶融しないため下地側めっき膜２ａとして安定して存在する。一方、表面側めっき膜２ｂとしてＳｎめっき膜を用いた場合には、はんだペーストの加熱時（２００℃〜２６０℃）に、Ｓｎめっき中のＳｎ成分も溶融してはんだと一体化する。このため、表面側めっき膜２ｂは薄くなる。その結果、特に高周波電流の場合には表皮効果のために、ジャンパーチップ１０全体の抵抗値は、下地側めっき膜２ａの膜厚に依存する。
導電膜２は、導電性の素体１の全周に形成されている。ここで「全周」とは、上端面３及び下端面４だけでなく、側周面５を含む全面を意味する。また、導電膜２は、一層又は二層以上からなるものでもよい。この導電膜２は素体１の全面に均一に設けられているので、はんだへの濡れ性がよく、基板１１、１２への実装性に優れる。また、全周に形成された導電膜２の膜厚を制御することによって抵抗値の調整ができる。この場合、絶縁膜を設けることなく、全周にわたって導電膜２が形成されている。そこで、最外層の導電膜２の膜厚を、例えば、はんだへの濡れによって膜厚を全周にわたって制御することができ、このように膜厚を変化させることで抵抗値を制御できる。さらに、導電膜２としては、めっき膜を用いることができる。めっき膜を設けることによって、導電性の素体１の表面に存在する微少な凹凸を埋めて滑らかな表面性を得ることができる。なお、導電膜２は、めっき膜に限定されるものではない。またさらに、このめっき膜としては、下地側めっき膜２ａと、表面側めっき膜２ｂと、を有してもよい。表面側めっき膜２ａは、はんだ濡れ性に優れた材料によるめっき膜とし、下地側めっき膜２ｂは、抵抗値を調整するための材料によるめっき膜とすることができる。例えば、Ｎｉを主成分とする下地側めっき膜２ａと、Ａｕ又はＳｎを主成分とする表面側めっき膜２ｂと、してもよい。下地側めっき膜２ａとしてＮｉめっき膜を用いた場合には、はんだペーストの加熱時（２００℃〜２６０℃）にもＮｉめっきは溶融しないため下地側めっき膜２ａとして安定して存在する。一方、表面側めっき膜２ｂとしてＳｎめっき膜を用いた場合には、はんだペーストの加熱時（２００℃〜２６０℃）に、Ｓｎめっき中のＳｎ成分も溶融してはんだと一体化する。このため、表面側めっき膜２ｂは薄くなる。その結果、特に高周波電流の場合には表皮効果のために、ジャンパーチップ１０全体の抵抗値は、下地側めっき膜２ａの膜厚に依存する。
また、下地側めっき膜２ａの膜厚は、１〜１０μｍの範囲、表面側めっき膜２ｂの膜厚は、２〜２０μｍの範囲としてもよい。下地側めっき膜２ａの厚さが１μｍ未満であると、抵抗値が増加する傾向にある。また、下地側めっき膜２ａの厚さが１０μｍを超えると、はんだの濡れ量の制御が難しくなる。
＜ジャンパーチップの製造方法＞
このジャンパーチップ１０は、例えば、以下の工程によって製造できる。
（ａ）Ｃｕ系金属線材２１を所定長さごとに切断して、円柱状の導電性の素体１を得る（図３）。Ｃｕ系金属線材２１の切断は、カット刃によって切断してもよく、あるいは、レーザ等によって切断してもよい。例えば、切断する長手方向の長さは、０．１ｍｍ〜５．０ｍｍの範囲であってもよい。また、０．１ｍｍ〜２．０ｍｍの範囲、さらに、０．１ｍｍ〜１ｍｍの範囲であってもよい。なお、Ｃｕ系金属線材２１の最大径は、例えば、０．２ｍｍであってもよい。
（ｂ）得られた円柱状の導電性の素体１の全周について、下地側めっき膜としてＮｉめっき２ａを行う。その後、全周について、表面側めっき膜としてＳｎめっき２ｂを行う。ここで「全周」とは、上端面３及び下端面４だけでなく、側周面５を含む全面を意味する。めっき処理は、例えば、電解バレルめっきによって行うことができる。電解バレルめっきを行うことによって、導電性の素体のコーナー部（角部）にアールを付ける（角をとって丸くする）と共に、バリが取れるという効果が得られる。つまり、厳密には導電性の素体１、Ｎｉめっき膜２ａ、Ｓｎめっき膜２ｂのそれぞれのコーナー部（角部）にはアールがついており、角が丸みを帯びていてもよい。よって、電流の集中によるめっき厚ばらつきが生じにくい。なお、めっき処理の方法として電解バレルめっきを挙げたが、これに限定するものではない。例えば、無電解めっき法によって行ってもよい。
以上の各工程によって、ジャンパーチップ１０が得られる。
このジャンパーチップ１０は、例えば、以下の工程によって製造できる。
（ａ）Ｃｕ系金属線材２１を所定長さごとに切断して、円柱状の導電性の素体１を得る（図３）。Ｃｕ系金属線材２１の切断は、カット刃によって切断してもよく、あるいは、レーザ等によって切断してもよい。例えば、切断する長手方向の長さは、０．１ｍｍ〜５．０ｍｍの範囲であってもよい。また、０．１ｍｍ〜２．０ｍｍの範囲、さらに、０．１ｍｍ〜１ｍｍの範囲であってもよい。なお、Ｃｕ系金属線材２１の最大径は、例えば、０．２ｍｍであってもよい。
（ｂ）得られた円柱状の導電性の素体１の全周について、下地側めっき膜としてＮｉめっき２ａを行う。その後、全周について、表面側めっき膜としてＳｎめっき２ｂを行う。ここで「全周」とは、上端面３及び下端面４だけでなく、側周面５を含む全面を意味する。めっき処理は、例えば、電解バレルめっきによって行うことができる。電解バレルめっきを行うことによって、導電性の素体のコーナー部（角部）にアールを付ける（角をとって丸くする）と共に、バリが取れるという効果が得られる。つまり、厳密には導電性の素体１、Ｎｉめっき膜２ａ、Ｓｎめっき膜２ｂのそれぞれのコーナー部（角部）にはアールがついており、角が丸みを帯びていてもよい。よって、電流の集中によるめっき厚ばらつきが生じにくい。なお、めっき処理の方法として電解バレルめっきを挙げたが、これに限定するものではない。例えば、無電解めっき法によって行ってもよい。
以上の各工程によって、ジャンパーチップ１０が得られる。
＜積層基板＞
図４は、この積層基板２０の構成を示す概略断面図である。この積層基板２０は、柱状の導電性の素体１と、導電性の素体１の全周に形成された導電膜２と、を有し、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップ１０を、長手方向の一方の端面（下端面）４が表面電極１３ａに接続された第１の基板１１と、ジャンパーチップ１０の長手方向の他方の端面（上端面）３が表面電極１３ｂに接続されて、ジャンパーチップ１０を介して第１の基板１１と電気的に接続された第２の基板１２と、を有する。
図４は、この積層基板２０の構成を示す概略断面図である。この積層基板２０は、柱状の導電性の素体１と、導電性の素体１の全周に形成された導電膜２と、を有し、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップ１０を、長手方向の一方の端面（下端面）４が表面電極１３ａに接続された第１の基板１１と、ジャンパーチップ１０の長手方向の他方の端面（上端面）３が表面電極１３ｂに接続されて、ジャンパーチップ１０を介して第１の基板１１と電気的に接続された第２の基板１２と、を有する。
この積層基板２０では、基板１１、１２間を接続する接続導体として、柱状であって、アスペクト比（高さ／最大径）が１．５〜５．０の範囲であるジャンパーチップ１０を用いている。これによって、基板１１、１２間を接続する接続導体としてはんだボール（アスペクト比（高さ／最大径）＝１）を用いた場合と対比して、ジャンパーチップ１０の基板１１、１２上に占める面積が相対的に小さく、各種部品の実装領域をより拡大できる。さらに、ジャンパーチップ１０の抵抗をはんだボールと比べて相対的に小さくできるので、２つの基板１１、１２間でのエネルギー損失をより抑制できる。
なお、ここで「積層基板」とは、複数の半導体実装基板をはんだボールや金属ポスト等の接続導体を介して電気的に接続して積層した構造体を意味する。つまり、この「積層基板」は、いわゆるセラミック多層基板等の内部配線による電気的接続を行う多層配線構造とは異なって、各基板間を接続導体によって電気的に接続する。ただし、基板の１つが上記のセラミック多層基板であってもよい。
なお、ここで「積層基板」とは、複数の半導体実装基板をはんだボールや金属ポスト等の接続導体を介して電気的に接続して積層した構造体を意味する。つまり、この「積層基板」は、いわゆるセラミック多層基板等の内部配線による電気的接続を行う多層配線構造とは異なって、各基板間を接続導体によって電気的に接続する。ただし、基板の１つが上記のセラミック多層基板であってもよい。
以下に、この積層基板２０を構成する部材について説明する。
＜基板＞
第１の基板１１及び第２の基板１２としては、例えば、半導体実装基板であってもよい。あるいは、プリント配線基板、配線基板、基板であってもよい。なお、各基板としては、実装用の配線等が含まれた基板であってもよく、配線が全く含まれていない基板であってもよい。
また、ここでは第１の基板１１と第２の基板１２との２つの場合について挙げたが、３以上の基板を積層してもよい。
第１の基板１１及び第２の基板１２としては、例えば、半導体実装基板であってもよい。あるいは、プリント配線基板、配線基板、基板であってもよい。なお、各基板としては、実装用の配線等が含まれた基板であってもよく、配線が全く含まれていない基板であってもよい。
また、ここでは第１の基板１１と第２の基板１２との２つの場合について挙げたが、３以上の基板を積層してもよい。
＜ジャンパーチップ＞
ジャンパーチップとしては、上述のジャンパーチップ１０を用いることができるので、詳細な記載を省略する。
ジャンパーチップとしては、上述のジャンパーチップ１０を用いることができるので、詳細な記載を省略する。
＜積層基板の製造方法＞
実施の形態１に係る積層基板の製造方法は、以下の各工程を含む。
柱状の導電性の素体と、導電性の素体の全周に形成された導電膜と、を有し、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップを、長手方向の一方の端面が第１の基板の表面電極に接続するように実装する工程と、
ジャンパーチップの長手方向の他方の端面が第２の基板の表面電極に接続するように実装して、ジャンパーチップを介して第１の基板を第２の基板に電気的に接続する工程と、
を含む。
実施の形態１に係る積層基板の製造方法は、以下の各工程を含む。
柱状の導電性の素体と、導電性の素体の全周に形成された導電膜と、を有し、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップを、長手方向の一方の端面が第１の基板の表面電極に接続するように実装する工程と、
ジャンパーチップの長手方向の他方の端面が第２の基板の表面電極に接続するように実装して、ジャンパーチップを介して第１の基板を第２の基板に電気的に接続する工程と、
を含む。
以下に、主として図５〜図８を用いて、実施の形態１に係る積層基板２０の製造方法を説明する。図５は、実施の形態１に係る積層基板２０の製造方法において、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する工程を示す斜視図である。図６の（ａ）は、第１の基板１１の表面電極１３ａにはんだペースト１９を設ける工程を示す概略断面図であり、図６の（ｂ）は、はんだペースト１９の上にジャンパーチップ１０を配置する工程を示す概略断面図であり、図６の（ｃ）は、リフロー炉において２００〜２６０℃の範囲で加熱処理を行う工程を示す概略断面図である。図７は、実施の形態１に係る積層基板２０の製造方法において、第１の基板１１の上に半導体素子１４を実装する工程を示す概略断面図である。図８は、実施の形態１に係る積層基板２０の製造方法において、第１の基板１１の上にジャンパーチップ１０を介して第２の基板１２を電気的に接続する工程を示す概略断面図である。
（１）第１の基板１１の表面電極１３ａの上にジャンパーチップ１０の下端面４を配置する（図５）。このとき、第１の基板１１の表面電極１３ａの上には、あらかじめはんだペースト１９を設けておく（図６（ａ））。なお、これとは逆にジャンパーチップ１０の下端面４にはんだペーストを設けてもよい。あるいは、ジャンパーチップ１０の下端面４と表面電極１３ａの上の両方にはんだペーストを設けてもよい。ジャンパーチップ１０は、その長手方向が表面電極１３ａの面に垂直となるように配置される（図６（ｂ））。なお、はんだペースト１９は、ある程度の粘性を有するのでジャンパーチップ１０を保持できる。
このはんだペースト１９としては、例えば、はんだ、フラックス、溶剤等を含む。はんだとしては、はんだ粉末、具体的には、Ｓｎ−Ａｇ−Ｃｕ系の高温はんだの粉末を用いてもよい。あるいは他の組成のはんだ粉末であってもよい。また、フラックス及び溶剤についても適宜選択すればよい。
このはんだペースト１９としては、例えば、はんだ、フラックス、溶剤等を含む。はんだとしては、はんだ粉末、具体的には、Ｓｎ−Ａｇ−Ｃｕ系の高温はんだの粉末を用いてもよい。あるいは他の組成のはんだ粉末であってもよい。また、フラックス及び溶剤についても適宜選択すればよい。
（２）次に、リフロー炉で加熱して、はんだペースト１９中のはんだを溶融させ、その後、冷却してジャンパーチップ１０を第１の基板１１の表面電極１３ａに電気的に接続する（図６（ｃ））。例えば、２００〜２６０℃の温度範囲で加熱してもよい。加熱によってはんだペースト１９中のはんだ粉末が溶融すると共に、ジャンパーチップ１０の表面側めっき膜２ｂのＳｎめっき中のＳｎ成分も溶融する。その結果、図６（ｃ）に示すように表面側めっき膜２ｂのＳｎめっき膜が薄くなる。これによって、はんだ１７が固化するのでジャンパーチップ１０と表面電極１３ａとを物理的にも互いに固定できる。
なお、リフロー炉での加熱前に第１の基板１１の上に、例えば、半導体素子１４を実装しておいてもよい（図７）。半導体素子１４の実装は、例えば、はんだバンプによって実装してもよい。あるいはボンディングワイヤによって実装してもよい。
なお、リフロー炉での加熱前に第１の基板１１の上に、例えば、半導体素子１４を実装しておいてもよい（図７）。半導体素子１４の実装は、例えば、はんだバンプによって実装してもよい。あるいはボンディングワイヤによって実装してもよい。
（３）さらに、第１の基板１１の表面電極１３ａを、ジャンパーチップ１０を介して第２の基板１２の表面電極１３ｂに電気的に接続する（図８）。この場合、まず第２の基板１２の表面電極１３ｂの上にはんだペーストを設ける。次いで、ジャンパーチップ１０の上端面３が表面電極１３ｂに対向するように第２の基板１２を配置する。次に、リフロー炉で加熱して、はんだペースト中のはんだを溶融させ、その後、冷却してジャンパーチップ１０を第２の基板１２の表面電極１３ｂに電気的に接続する。
なお、上記と同様に、リフロー炉での加熱前に第２の基板１２の上に、例えば、半導体素子１５を実装しておいてもよい（図８）。半導体素子１５の実装は、例えば、ボンディングワイヤによって実装してもよい。あるいははんだバンプによって実装してもよい。
以上の工程によって積層基板が得られる。
なお、上記と同様に、リフロー炉での加熱前に第２の基板１２の上に、例えば、半導体素子１５を実装しておいてもよい（図８）。半導体素子１５の実装は、例えば、ボンディングワイヤによって実装してもよい。あるいははんだバンプによって実装してもよい。
以上の工程によって積層基板が得られる。
この積層基板の製造方法では、基板間の接続導体として、導電性の素体と、導電性の素体の全周に形成された導電膜とを有し、アスペクト比（高さ／最大径）が１．５〜５．０の範囲である柱状のジャンパーチップを用いている。また、導電膜２として表面にはんだめっきであるＳｎめっき膜２ｂを有する場合には、はんだペーストを用いることによって、ジャンパーチップ１０の端面３、４と表面電極１３ａ、１３ｂとの間で良好なはんだの濡れ性を得ることができる。
（実施の形態２）
実施の形態２に係る積層基板の製造方法について、図９から図１３を用いて説明する。図９は、複数のジャンパーチップ１０を収容容器２２に設けられた複数の収容孔２３に収容する様子を概略的に示す概念図である。図１０は、収容容器２２の収容孔２３に収容されたジャンパーチップ１０を示す概略断面図である。図１１の（ａ）及び（ｂ）は、収容容器２２の収容孔２３にジャンパーチップ１０を収容する工程を示す概略断面図である。図１２は、収容容器２２の収容孔２３に収容されたジャンパーチップ１０をマウンタヘッド２６でピックアップする工程を示す概略斜視図である。図１３は、第１の基板１１の表面電極１３ａの上にマウンタヘッド２６を用いてジャンパーチップ１０を配置する工程を示す概略斜視図である。
実施の形態２に係る積層基板の製造方法について、図９から図１３を用いて説明する。図９は、複数のジャンパーチップ１０を収容容器２２に設けられた複数の収容孔２３に収容する様子を概略的に示す概念図である。図１０は、収容容器２２の収容孔２３に収容されたジャンパーチップ１０を示す概略断面図である。図１１の（ａ）及び（ｂ）は、収容容器２２の収容孔２３にジャンパーチップ１０を収容する工程を示す概略断面図である。図１２は、収容容器２２の収容孔２３に収容されたジャンパーチップ１０をマウンタヘッド２６でピックアップする工程を示す概略斜視図である。図１３は、第１の基板１１の表面電極１３ａの上にマウンタヘッド２６を用いてジャンパーチップ１０を配置する工程を示す概略斜視図である。
実施の形態２に係る積層基板の製造方法は、実施の形態１に係る積層基板の製造方法と対比すると、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する工程について以下の２点を特徴としている。なお、その他の点については実施の形態１に係る積層基板の製造方法と同様であるので説明を省略する。
ｉ）ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に収容する点
ｉｉ）マウンタヘッド２６のマウンタノズル２７でジャンパーチップ１０の上端面３を吸着し、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する点
ｉ）ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に収容する点
ｉｉ）マウンタヘッド２６のマウンタノズル２７でジャンパーチップ１０の上端面３を吸着し、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する点
＜本開示の基礎となった知見＞
ジャンパーチップ１０を基板間の接続導体として使用する場合、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０の下端面４を配置する必要がある。例えば、マウンタヘッドを用いてジャンパーチップ１０を配置することが考えられる。この場合、マウンタヘッド２６のノズルで吸着しやすくするために、複数のジャンパーチップ１０を整列配置しておく必要がある。
ジャンパーチップ１０を基板間の接続導体として使用する場合、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０の下端面４を配置する必要がある。例えば、マウンタヘッドを用いてジャンパーチップ１０を配置することが考えられる。この場合、マウンタヘッド２６のノズルで吸着しやすくするために、複数のジャンパーチップ１０を整列配置しておく必要がある。
ところで、基板間の接続導体の１つである金属ポスト（カラム）を整列配置する装置（カラム整列装置）が知られている（例えば、特許文献３参照。）。本考案者は、このカラム整列装置では、整列板上にカラム（金属ポスト）を横向きに整列させることができるが、このままではマウンタヘッドで金属ポストの側面しか吸着できないという問題を見出した。つまり、金属ポストの側面しか吸着できないので、金属ポストの端面を基板に配置しようとすると、金属ポストの側面を吸着したままでマウンタヘッドを９０°回転させなければならない。このようにマウンタヘッドを９０°回転させて金属ポストを基板に配置させようとすると金属ポストが非常に小さいためにマウンタヘッドが基板に当たってしまい金属ポストを配置できないという問題が生じる。また、金属ポストが円柱状の場合には曲面状の側面を安定して吸着することは困難である。したがって、上記のカラム配列装置では、金属ポストを安定して基板上に配置することは困難であると考えられる。
なお、従来、実装部品はエンボステープ等に収容されていたが、実装部品を取り出した後、エンボステープは廃棄されており、金属ポストを整列配置させたエンボステープを用いた場合には廃棄物が発生するという問題もある。
なお、従来、実装部品はエンボステープ等に収容されていたが、実装部品を取り出した後、エンボステープは廃棄されており、金属ポストを整列配置させたエンボステープを用いた場合には廃棄物が発生するという問題もある。
本考案者は、上記問題を解決するため、複数のジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に収容する工程と、マウンタヘッド２６のマウンタノズル２７でジャンパーチップ１０の上端面３を吸着し、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する工程と、を含む実施の形態２に係る積層基板の製造方法の構成に至ったものである。
実施の形態２に係る積層基板の製造方法における第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する工程では、上述のように、
ｉ）ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に収容する工程と、
ｉｉ）マウンタヘッド２６のマウンタノズル２７でジャンパーチップ１０の上端面３を吸着し、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する工程と、
を含むことを特徴とする。
上記特徴部分ｉ）によって、ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に縦方向に収容でき、開口部２４に上端面３を露出させることができる。これによって、その後の配置工程において、たとえジャンパーチップ１０の上端面３の最大径が小さくてもマウンタノズル２７で容易に吸着でき、ジャンパーチップ１０の配置を容易に行うことができる（特徴部分ｉｉ））。
ｉ）ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に収容する工程と、
ｉｉ）マウンタヘッド２６のマウンタノズル２７でジャンパーチップ１０の上端面３を吸着し、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する工程と、
を含むことを特徴とする。
上記特徴部分ｉ）によって、ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に縦方向に収容でき、開口部２４に上端面３を露出させることができる。これによって、その後の配置工程において、たとえジャンパーチップ１０の上端面３の最大径が小さくてもマウンタノズル２７で容易に吸着でき、ジャンパーチップ１０の配置を容易に行うことができる（特徴部分ｉｉ））。
以下に、上記各特徴部分について、さらに詳細に説明する。
（１）ジャンパーチップ１０を収容する収容容器２２を用意する（図９）。収容容器２２には、複数の収容孔２３が設けられている。収容孔２３の長手方向に垂直な水平断面の形状は、円形状又は多角形状であってもよい。収容孔２３は、図１０に示すように、ジャンパーチップ１０を収容するために、その内径φ２が、ジャンパーチップ１０の最大径φ１より大きい（φ１＜φ１）。また、収容孔２３は、開口部２４に向かって径が大きくなっていてもよい。これによってジャンパーチップ１０が収容孔２３に入りやすくなる。また、開口部２４の縁部分は、アールが設けられていてもよい（角が丸くなっていてもよい）。収容孔２３の高さＴ２は、ジャンパーチップ１０の高さＴ１と同じかそれより大きくてもよい（Ｔ１≦Ｔ２）。さらに、収容孔２３の底面に吸引孔２５を設けていてもよい。吸引孔２５から吸引しながらジャンパーチップ１０を収容させることで、ジャンパーチップ１０が収容孔２３に入りやすくなる。また、収容容器２２は、導電性を有していてもよい。収容容器２２が導電性を有していることによって、ジャンパーチップ１０の帯電を抑制でき、ジャンパーチップ１０が帯電していた場合にもその電荷を逃がすことができる。これによって、ジャンパーチップ１０が収容孔２３に入りやすくなる。
（２）収容容器２２の収容孔２３が設けられた面の上に複数のジャンパーチップ１０を散乱させ（図１１（ａ））、収容容器２２を振動２８させて、ジャンパーチップ１０を長手方向に沿って収容容器２２の収容孔２３に収容する（図１１（ｂ））。収容容器２２は、上下方向及び左右方向に振動２８させてもよい。収容容器２２の各収容孔２３にジャンパーチップ１０が入っているかいないかは、検出しておいてもよい。例えば、収容孔２３の底面に吸引口２５を設けている場合には、収容容器２２の後方からバックライトを照射して、上方で透過光を検出すると、ジャンパーチップ１０が収容されている場合には透過光が暗くなり、収容されていない場合には透過光が明るくなる。これによって、収容孔２３にジャンパーチップ１０が収容されているかいないかを検出できる。なお、吸引孔を設けていない場合であっても、透明又は半透明の収容容器２２を用いることで、透過光の明暗を検出することによってジャンパーチップ１０の収容の有無を検出できる。
なお、収容孔２３に入らなかったジャンパーチップ１０は、次の収容容器２２への収容工程に再利用できる。これによって、エンボステープを用いる場合に比べて廃棄物を少なくすることができる。
なお、収容孔２３に入らなかったジャンパーチップ１０は、次の収容容器２２への収容工程に再利用できる。これによって、エンボステープを用いる場合に比べて廃棄物を少なくすることができる。
（３）収容容器２２の収容孔２３からマウンタヘッド２６のマウンタノズル２７でジャンパーチップ１０の上端面３を吸着し（図１２）、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置する（図１３）。なお、上記のように、収容孔２３にジャンパーチップ１０が収容されていない収容孔２３については、マウンタヘッド２６の走査をスキップしてもよい。
以上によって、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置することができる。
以上によって、第１の基板１１の表面電極１３ａの上にジャンパーチップ１０を配置することができる。
なお、本開示においては、前述した様々な実施の形態のうちの任意の実施の形態を適宜組み合わせることを含むものであり、それぞれの実施の形態が有する効果を奏することができる。
本考案に係るジャンパーチップは、簡易な構成で高さばらつきを抑制できるので、半導体素子等を実装した２つの基板を電気的に接続する接続導体として用いることができる。
１ 導電性の素体
２ めっき膜
２ａ 下地側めっき膜（Ｎｉめっき）
２ｂ 表面側めっき膜（Ｓｎめっき）
３ 上端面
４ 下端面
５ 側周面
１０ ジャンパーチップ
１１ 第１の基板
１２ 第２の基板
１３ａ、１３ｂ 表面電極
１４、１５ 半導体素子
１６ はんだボール
１７ はんだ
１８ ボンディングワイヤ
１９ はんだペースト
２０ 積層基板
２１ Ｃｕ線
２２ 収容容器
２３ 収容孔
２４ 開口部
２５ 吸引孔
２６ マウンタヘッド
２７ マウンタノズル
２８ 振動
２ めっき膜
２ａ 下地側めっき膜（Ｎｉめっき）
２ｂ 表面側めっき膜（Ｓｎめっき）
３ 上端面
４ 下端面
５ 側周面
１０ ジャンパーチップ
１１ 第１の基板
１２ 第２の基板
１３ａ、１３ｂ 表面電極
１４、１５ 半導体素子
１６ はんだボール
１７ はんだ
１８ ボンディングワイヤ
１９ はんだペースト
２０ 積層基板
２１ Ｃｕ線
２２ 収容容器
２３ 収容孔
２４ 開口部
２５ 吸引孔
２６ マウンタヘッド
２７ マウンタノズル
２８ 振動
Claims (7)
- 基板に表面実装されるジャンパーチップであって、
柱状の導電性の素体と、
前記導電性の素体の全周に形成された導電膜と、
を有し、
柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップ。 - 前記長手方向の高さは、０．１ｍｍ〜１．０ｍｍの範囲である、請求項１に記載のジャンパーチップ。
- 前記導電性の素体は、円柱状又は多角柱状である、請求項１又は２に記載のジャンパーチップ。
- 前記導電膜は、
Ｎｉを主成分とする下地側めっき膜と、
Ａｕ又はＳｎを主成分とする表面側めっき膜と、
を有する、請求項１から３のいずれか一項に記載のジャンパーチップ。 - 前記下地側めっき膜は、１〜１０μｍの膜厚を有する、請求項４に記載のジャンパーチップ。
- 前記導電性の素体は、Ｃｕを主成分とする、請求項１から５のいずれか一項に記載のジャンパーチップ。
- 柱状の導電性の素体と、前記導電性の素体の全周に形成された導電膜と、を有し、柱状であって、長手方向の高さと短手方向の最大径とのアスペクト比（高さ／最大径）が１．５〜５．０の範囲である、ジャンパーチップを、前記長手方向の一方の端面が表面電極に接続された第１の基板と、
前記ジャンパーチップの前記長手方向の他方の端面が表面電極に接続されて、前記ジャンパーチップを介して前記第１の基板と電気的に接続された第２の基板と、
を有する、積層基板。
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| JP2019140088A (ja) * | 2018-02-12 | 2019-08-22 | デルタ エレクトロニクス （タイランド） パブリック カンパニー リミテッドＤｅｌｔａ Ｅｌｅｃｔｒｏｎｉｃｓ （Ｔｈａｉｌａｎｄ） Ｐｕｂｌｉｃ Ｃｏ．， Ｌｔｄ． | 金属塊溶接コラム組合せ及びそれを適用する電源モジュール |
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