JP3187554B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、被加工膜を研磨する半導体装置の製造方
法に関する。
に係り、特に、被加工膜を研磨する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造方法における研
磨工程は次に示すような方法で行われていた。
磨工程は次に示すような方法で行われていた。
【０００３】図４および図５は、絶縁膜の平担化に関す
る従来の研磨工程を示す断面図である。
る従来の研磨工程を示す断面図である。
【０００４】図４において、まず図４（ａ）に示すよう
にＳｉ基板５１上にＳｉＯ2 膜５２を堆積する。この
後、このＳｉＯ2 膜５２上に下層配線５３を形成する。
にＳｉ基板５１上にＳｉＯ2 膜５２を堆積する。この
後、このＳｉＯ2 膜５２上に下層配線５３を形成する。
【０００５】次に、図４（ｂ）に示すように下層配線５
３等の全面にＳｉＯ2 膜５４を堆積した後、図４（ｃ）
に示すようにこのＳｉＯ2 膜５４の一部を研磨法により
除去する。
３等の全面にＳｉＯ2 膜５４を堆積した後、図４（ｃ）
に示すようにこのＳｉＯ2 膜５４の一部を研磨法により
除去する。
【０００６】ここで、研磨の工程は、図４（ｂ）に示す
ＳｉＯ2 膜５４表面の凹凸を取り除き、ＳｉＯ2 膜５４
表面を平担にするためのものである。
ＳｉＯ2 膜５４表面の凹凸を取り除き、ＳｉＯ2 膜５４
表面を平担にするためのものである。
【０００７】しかしながら、図４（ｃ）に示すように、
ＳｉＯ2 膜５４表面は平担にはなるものの、ＳｉＯ2 膜
５４表面の全体に渡って平担にすることは容易ではな
い。ＳｉＯ2 膜５４の削れ量はＳｉ基板５１面内の位置
によって異なるからである。この場合、削り量を制御す
ることも容易ではない。
ＳｉＯ2 膜５４表面は平担にはなるものの、ＳｉＯ2 膜
５４表面の全体に渡って平担にすることは容易ではな
い。ＳｉＯ2 膜５４の削れ量はＳｉ基板５１面内の位置
によって異なるからである。この場合、削り量を制御す
ることも容易ではない。
【０００８】そこで、窒化シリコン膜等を研磨のストッ
パーとして用いて、削り量を制御する方法が考えられ
る。この方法を、図５に示す。
パーとして用いて、削り量を制御する方法が考えられ
る。この方法を、図５に示す。
【０００９】この方法は、図５（ａ）に示すように、ま
ず、Ｓｉ基板６１上にＳｉＯ2 膜６２を堆積する。この
後、このＳｉＯ2 膜６２上に下層配線６３を形成する。
ず、Ｓｉ基板６１上にＳｉＯ2 膜６２を堆積する。この
後、このＳｉＯ2 膜６２上に下層配線６３を形成する。
【００１０】次に、図５（ｂ）に示すように下層配線６
３上にストッパーとなる窒化シリコン膜６４を堆積した
後、図５（ｃ）に示すように、窒化シリコン膜６４上に
ＳｉＯ2 膜６５を堆積する。そして、図５（ｄ）に示す
ように、ＳｉＯ2 膜６５の一部を研磨法により除去す
る。
３上にストッパーとなる窒化シリコン膜６４を堆積した
後、図５（ｃ）に示すように、窒化シリコン膜６４上に
ＳｉＯ2 膜６５を堆積する。そして、図５（ｄ）に示す
ように、ＳｉＯ2 膜６５の一部を研磨法により除去す
る。
【００１１】しかしながら、図５（ｄ）に示すように、
研磨の程度はＳｉ基板５２面内の位置によって異なる。
研磨がストッパーとしての窒化シリコン膜６４で止まっ
ているところもある一方、Ｓｉ基板５２面内の位置によ
っては、窒化シリコン膜６４が研磨によって消失し、下
層配線６３が研磨されているところも発生している。
研磨の程度はＳｉ基板５２面内の位置によって異なる。
研磨がストッパーとしての窒化シリコン膜６４で止まっ
ているところもある一方、Ｓｉ基板５２面内の位置によ
っては、窒化シリコン膜６４が研磨によって消失し、下
層配線６３が研磨されているところも発生している。
【００１２】また、図６および図７は、薄膜半導体素子
の製造工程に関するものであり、シリコンの基板を研磨
によって薄膜化する工程を示すものである。
の製造工程に関するものであり、シリコンの基板を研磨
によって薄膜化する工程を示すものである。
【００１３】図６において、図６（ａ）に示すように、
まず、Ｓｉ基板７１上にＳｉＯ2 膜７２を形成する。
まず、Ｓｉ基板７１上にＳｉＯ2 膜７２を形成する。
【００１４】次に図６（ｂ）に示すように別のＳｉ基板
７３をＳｉ基板７１上にＳｉＯ2 膜７２を介して張り付
けた後、図６（ｃ）に示すように、Ｓｉ基板７３を研磨
により薄膜化する。
７３をＳｉ基板７１上にＳｉＯ2 膜７２を介して張り付
けた後、図６（ｃ）に示すように、Ｓｉ基板７３を研磨
により薄膜化する。
【００１５】このとき、シリコン薄膜７３の膜厚は図６
（ｃ）に示すようにＳｉ基板の面内の位置によって大き
く異なり、位置によってはシリコン薄膜７３が消失して
しまっている。
（ｃ）に示すようにＳｉ基板の面内の位置によって大き
く異なり、位置によってはシリコン薄膜７３が消失して
しまっている。
【００１６】そこで、この場合、ＳｉＯ2 膜等を研磨の
ストッパーとして用いる方法により、削り量を制御する
方法が考えられる。その方法を、図７に示す。
ストッパーとして用いる方法により、削り量を制御する
方法が考えられる。その方法を、図７に示す。
【００１７】図７において、図７（ａ）に示すように、
まず、Ｓｉ基板８１上にＳｉＯ2 膜８２を形成する。
まず、Ｓｉ基板８１上にＳｉＯ2 膜８２を形成する。
【００１８】次に図７（ｂ）に示すように別のＳｉ基板
８３をストッパーとしてＳｉ基板８１上にＳｉＯ2 膜８
２を介して張り付ける。この後、図７（ｃ）に示すよう
に、Ｓｉ基板８３にＳｉＯ2 膜８２表面に到着する穴を
開孔する。これに続いて図７（ｄ）に示すように、この
開孔部に選択的に所望の厚さのＳｉＯ2 膜８４を堆積し
た後、図７（ｅ）に示す如く、Ｓｉ基板８３の一部を研
磨法により除去する。
８３をストッパーとしてＳｉ基板８１上にＳｉＯ2 膜８
２を介して張り付ける。この後、図７（ｃ）に示すよう
に、Ｓｉ基板８３にＳｉＯ2 膜８２表面に到着する穴を
開孔する。これに続いて図７（ｄ）に示すように、この
開孔部に選択的に所望の厚さのＳｉＯ2 膜８４を堆積し
た後、図７（ｅ）に示す如く、Ｓｉ基板８３の一部を研
磨法により除去する。
【００１９】この場合、図７（ｅ）に示すように、研磨
の程度はＳｉ基板の面内の位置によって異なる。ＳｉＯ
2 膜８４で研磨が止まっているところもあるが、Ｓｉ基
板の面内の位置によっては、ＳｉＯ2 膜８４が研磨によ
って消失し、結果としてシリコン薄膜８３が消失してし
まっている。
の程度はＳｉ基板の面内の位置によって異なる。ＳｉＯ
2 膜８４で研磨が止まっているところもあるが、Ｓｉ基
板の面内の位置によっては、ＳｉＯ2 膜８４が研磨によ
って消失し、結果としてシリコン薄膜８３が消失してし
まっている。
【００２０】
【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法において、次のような問題があっ
た。
導体装置の製造方法において、次のような問題があっ
た。
【００２１】すなわち、一つの大きな問題としては、研
磨量の制御が難しいということである。ここでいう研磨
量の制御とは、絶対的な研磨速度の制御と研磨速度の面
内の均一性の制御とであり、これらの二つを制御できな
ければ、実用できる技術とはなり得ない。そこで、研磨
量を制御する方法として、研磨のストッパーとして窒化
シリコン膜やＳｉＯ2 膜を用いる方法も考えられてい
る。
磨量の制御が難しいということである。ここでいう研磨
量の制御とは、絶対的な研磨速度の制御と研磨速度の面
内の均一性の制御とであり、これらの二つを制御できな
ければ、実用できる技術とはなり得ない。そこで、研磨
量を制御する方法として、研磨のストッパーとして窒化
シリコン膜やＳｉＯ2 膜を用いる方法も考えられてい
る。
【００２２】しかしながら、窒化シリコン膜やＳｉＯ2
膜を研磨のストッパーとして用いる場合は、被研磨物と
ストッパーとの研磨速度の選択比を十分には取ることが
できず、このため、製造には実用しがたいという問題が
ある。さらに、被研磨物とストッパーとの研磨速度の選
択比は、研磨剤の種類によって大きく異なる。例えば、
研磨剤中に水酸化ナトリウムが多く入っていれば、Ｓｉ
Ｏ2 膜の研磨速度は速くなる。このため、研磨剤の種類
によってストッパー材料を選択しなければならないとい
う問題がある。
膜を研磨のストッパーとして用いる場合は、被研磨物と
ストッパーとの研磨速度の選択比を十分には取ることが
できず、このため、製造には実用しがたいという問題が
ある。さらに、被研磨物とストッパーとの研磨速度の選
択比は、研磨剤の種類によって大きく異なる。例えば、
研磨剤中に水酸化ナトリウムが多く入っていれば、Ｓｉ
Ｏ2 膜の研磨速度は速くなる。このため、研磨剤の種類
によってストッパー材料を選択しなければならないとい
う問題がある。
【００２３】上述のように、従来の半導体の製造方法に
おける研磨工程においては、研磨量の制御が難しく、実
用できないという問題があった。
おける研磨工程においては、研磨量の制御が難しく、実
用できないという問題があった。
【００２４】そこで、本発明の目的は、上記従来技術の
有する問題を解消し、被研磨物との研磨の選択比が大き
く、しかも研磨剤の種類によらず使用可能なストッパー
を用いることにより、研磨量の制御を容易にすることが
できる半導体の製造方法を提供することである。
有する問題を解消し、被研磨物との研磨の選択比が大き
く、しかも研磨剤の種類によらず使用可能なストッパー
を用いることにより、研磨量の制御を容易にすることが
できる半導体の製造方法を提供することである。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体の製造方法は、半導体基板に形
成された被加工層を研磨する半導体装置の製造方法にお
いて、前記被加工層を研磨する工程の前に、研磨のスト
ッパーとして非晶質の炭素からなる膜研を形成する工程
を有することを特徴とする。
に、本発明による半導体の製造方法は、半導体基板に形
成された被加工層を研磨する半導体装置の製造方法にお
いて、前記被加工層を研磨する工程の前に、研磨のスト
ッパーとして非晶質の炭素からなる膜研を形成する工程
を有することを特徴とする。
【００２６】
【作用】炭素膜は研磨速度が非常に遅く、炭素膜を研磨
のストッパーとして用いることにより、被研磨物とスト
ッパーとの研磨速度の選択比を非常に大きく取ることが
できる。被加工膜等の被加工層の下層、内部、上層、ま
たは隣接部等の少なくとも一部にストッパーとなる炭素
膜を形成して被加工層の研磨を行うことにより、ストッ
パーとなる炭素膜の研磨の研磨速度を小さくできるの
で、研磨量の制御が容易になる。また、炭素膜は種々の
化学薬品に対して非常に安定であるので、研磨剤の種類
によらずに使用することができる。
のストッパーとして用いることにより、被研磨物とスト
ッパーとの研磨速度の選択比を非常に大きく取ることが
できる。被加工膜等の被加工層の下層、内部、上層、ま
たは隣接部等の少なくとも一部にストッパーとなる炭素
膜を形成して被加工層の研磨を行うことにより、ストッ
パーとなる炭素膜の研磨の研磨速度を小さくできるの
で、研磨量の制御が容易になる。また、炭素膜は種々の
化学薬品に対して非常に安定であるので、研磨剤の種類
によらずに使用することができる。
【００２７】
【実施例】以下、本発明による半導体の製造方法の実施
例を図面を参照しながら詳細に説明する。図１を参照し
て本発明の第１実施例を説明する。図１は、層間絶縁膜
を平担化する工程に関する工程断面図を示す。
例を図面を参照しながら詳細に説明する。図１を参照し
て本発明の第１実施例を説明する。図１は、層間絶縁膜
を平担化する工程に関する工程断面図を示す。
【００２８】図１において、まず図１（ａ）に示すよう
に、表面に半導体素子（不図示）が形成されるＳｉ基板
１上に、厚さ１μｍのＳｉＯ2 膜２を形成する。次い
で、このＳｉＯ2 膜２上に厚さ５００ｎｍのポリシリコ
ン膜３を形成する。
に、表面に半導体素子（不図示）が形成されるＳｉ基板
１上に、厚さ１μｍのＳｉＯ2 膜２を形成する。次い
で、このＳｉＯ2 膜２上に厚さ５００ｎｍのポリシリコ
ン膜３を形成する。
【００２９】次に、図１（ｂ）に示すように、ポリシリ
コン膜３上に研磨のストッパーとなる厚さ１００ｎｍの
炭素膜４を形成する。この炭素膜４は、Ａｒ雰囲気中で
グラファイト板をターゲットとしたＤＣマグネトロンス
パッタリング法を用いて形成する。この炭素膜４を形成
する条件は、圧力４ｍＴｏｒｒ、投入電力３．５Ｗ／cm
2 、Ａｒ流量４０ＳＣＣＭである。なお、この炭素膜４
の構造をエックス線回折を用いて調べたところ、構造は
非晶質若しくは微結晶であった。また、四探針法による
膜の比抵抗の測定では、０．７５Ωcmという値が得られ
た。
コン膜３上に研磨のストッパーとなる厚さ１００ｎｍの
炭素膜４を形成する。この炭素膜４は、Ａｒ雰囲気中で
グラファイト板をターゲットとしたＤＣマグネトロンス
パッタリング法を用いて形成する。この炭素膜４を形成
する条件は、圧力４ｍＴｏｒｒ、投入電力３．５Ｗ／cm
2 、Ａｒ流量４０ＳＣＣＭである。なお、この炭素膜４
の構造をエックス線回折を用いて調べたところ、構造は
非晶質若しくは微結晶であった。また、四探針法による
膜の比抵抗の測定では、０．７５Ωcmという値が得られ
た。
【００３０】次に、図１（ｃ）に示すように、炭素膜４
上に厚さ１．５μｍのフォトレジスト（感光性樹脂層）
５を塗布する。次に、マスクパターン（図示せず）を用
いてこのフォトレジスト５を露光した後、現像を行って
露光された炭素膜４の部分を除去し、フォトレジストパ
ターン５を形成する。
上に厚さ１．５μｍのフォトレジスト（感光性樹脂層）
５を塗布する。次に、マスクパターン（図示せず）を用
いてこのフォトレジスト５を露光した後、現像を行って
露光された炭素膜４の部分を除去し、フォトレジストパ
ターン５を形成する。
【００３１】次に、図１（ｄ）に示すように、このフォ
トレジストパターン５をマスクとして、Ｏ2 ガスを使用
したＲＩＥ法により炭素膜をパターニングする。次に、
図１（ｅ）に示すように、ＣＦ4 ガスを使用したＲＩＥ
法によりポリシリコン膜３をパターニングする。
トレジストパターン５をマスクとして、Ｏ2 ガスを使用
したＲＩＥ法により炭素膜をパターニングする。次に、
図１（ｅ）に示すように、ＣＦ4 ガスを使用したＲＩＥ
法によりポリシリコン膜３をパターニングする。
【００３２】次に、図１（ｆ）に示すように、ＣＦ4 と
Ｏ2 の混合ガスをマイクロ波放電させた下流でフォトレ
ジストを灰化処理するダウンフロータイプの灰化処理装
置によりフォトレジストパターン５を剥離した後、図１
（ｇ）に示すように、全面に層間絶縁膜として厚さ１μ
ｍのＳｉＯ2 膜６を形成する。ここで、ＳｉＯ2 膜６の
表面にはポリシリコン配線３に対応して凹凸の段差が生
じている。すなわち、ポリシリコン配線３の上部のＳｉ
Ｏ2 膜６と隣のポリシリコン配線３の上部のＳｉＯ2 膜
６との間に谷間状の段差が形成されている。この段差は
以下の工程で平坦化されるべきものである。
Ｏ2 の混合ガスをマイクロ波放電させた下流でフォトレ
ジストを灰化処理するダウンフロータイプの灰化処理装
置によりフォトレジストパターン５を剥離した後、図１
（ｇ）に示すように、全面に層間絶縁膜として厚さ１μ
ｍのＳｉＯ2 膜６を形成する。ここで、ＳｉＯ2 膜６の
表面にはポリシリコン配線３に対応して凹凸の段差が生
じている。すなわち、ポリシリコン配線３の上部のＳｉ
Ｏ2 膜６と隣のポリシリコン配線３の上部のＳｉＯ2 膜
６との間に谷間状の段差が形成されている。この段差は
以下の工程で平坦化されるべきものである。
【００３３】次に、ＳｉＯ2 膜６を研磨する。この結果
を図１（ｈ）に示す。この研磨は、図３に模式図を示す
ような装置を用いて行われる。
を図１（ｈ）に示す。この研磨は、図３に模式図を示す
ような装置を用いて行われる。
【００３４】図３において、ターンテーブル１００の上
面の中心部には、研磨供給パイプ１０１を介して研磨材
が供給される。ターンテーブル１００は約１００ｒｐｍ
で回転させられる。ターンテーブル１００の上面には研
磨クロス１０２が形成され、研磨されるウエーハ１０３
が載置されている。ウエーハ１０３は、約１００ｒｐｍ
で回転する荷重体１０４によって上方から約４０ｋｇｆ
の荷重で押し付けられている。
面の中心部には、研磨供給パイプ１０１を介して研磨材
が供給される。ターンテーブル１００は約１００ｒｐｍ
で回転させられる。ターンテーブル１００の上面には研
磨クロス１０２が形成され、研磨されるウエーハ１０３
が載置されている。ウエーハ１０３は、約１００ｒｐｍ
で回転する荷重体１０４によって上方から約４０ｋｇｆ
の荷重で押し付けられている。
【００３５】研磨剤は、粒径８０ｎｍのＳｉＯ2 粒子を
水に懸濁させたものである。ＳｉＯ2 粒子の量は２０ｗ
ｔ％であり、また、水溶液の水素イオン濃度は水酸化ナ
トリウムを加えることによりｐＨ１２．０に調整してあ
る。
水に懸濁させたものである。ＳｉＯ2 粒子の量は２０ｗ
ｔ％であり、また、水溶液の水素イオン濃度は水酸化ナ
トリウムを加えることによりｐＨ１２．０に調整してあ
る。
【００３６】図１（ｈ）に示すように、このようにして
研磨されたＳｉＯ2 膜６表面および炭素膜４は、平担に
なっていることが確認された。また、ＳｉＯ2 膜６の研
磨において、６インチウエハーどの位置においても、炭
素膜４の下層のポリシリコン配線３が研磨されることな
く、研磨は炭素膜４の一部が残った状態で停止してい
た。
研磨されたＳｉＯ2 膜６表面および炭素膜４は、平担に
なっていることが確認された。また、ＳｉＯ2 膜６の研
磨において、６インチウエハーどの位置においても、炭
素膜４の下層のポリシリコン配線３が研磨されることな
く、研磨は炭素膜４の一部が残った状態で停止してい
た。
【００３７】この後、図１（ｉ）に示すようにバレル型
のＯ2 プラズマ灰化装置により炭素膜４を剥離する。次
に、層間絶縁膜として厚さ１μｍのＳｉＯ2 膜７を形成
することにより、図１（ｊ）に示すような平坦な層間絶
縁膜のＳｉＯ2 膜７が完成する。図１（ｊ）において層
間絶縁膜のＳｉＯ2 膜７は、図４（ｃ）で示した従来の
例と異なり、図１（ｉ）の工程で剥離された炭素膜４の
厚さの分に対応する凹凸を除けば、６インチウエハーの
全体に渡ってほぼ平坦に形成されていることがわかる。
のＯ2 プラズマ灰化装置により炭素膜４を剥離する。次
に、層間絶縁膜として厚さ１μｍのＳｉＯ2 膜７を形成
することにより、図１（ｊ）に示すような平坦な層間絶
縁膜のＳｉＯ2 膜７が完成する。図１（ｊ）において層
間絶縁膜のＳｉＯ2 膜７は、図４（ｃ）で示した従来の
例と異なり、図１（ｉ）の工程で剥離された炭素膜４の
厚さの分に対応する凹凸を除けば、６インチウエハーの
全体に渡ってほぼ平坦に形成されていることがわかる。
【００３８】本実施例の構成によれば、研磨の工程の前
にポリシリコン膜３を介してストッパーとしての炭素膜
４を形成する工程を設けたので、被研磨物であるポリシ
リコン膜３、ＳｉＯ2 膜６とストッパーとしての炭素膜
４との研磨速度の選択比を非常に大きく取ることがで
き、炭素膜４の一部が残存する状態で研磨を停止するこ
とができる。この結果、研磨量の制御を容易に行うこと
ができ、層間絶縁膜のＳｉＯ2 膜７をウエハーの全体に
渡ってほぼ平坦に形成することができる。
にポリシリコン膜３を介してストッパーとしての炭素膜
４を形成する工程を設けたので、被研磨物であるポリシ
リコン膜３、ＳｉＯ2 膜６とストッパーとしての炭素膜
４との研磨速度の選択比を非常に大きく取ることがで
き、炭素膜４の一部が残存する状態で研磨を停止するこ
とができる。この結果、研磨量の制御を容易に行うこと
ができ、層間絶縁膜のＳｉＯ2 膜７をウエハーの全体に
渡ってほぼ平坦に形成することができる。
【００３９】次に、図２を参照して本発明の第２実施例
を説明する。本実施例は薄膜半導体素子に於けるシリコ
ンの薄膜化に関する。
を説明する。本実施例は薄膜半導体素子に於けるシリコ
ンの薄膜化に関する。
【００４０】図２（ａ）に示すように、まず、Ｓｉ基板
２１上に８００ｎｍのＳｉＯ2 膜２２を形成する。
２１上に８００ｎｍのＳｉＯ2 膜２２を形成する。
【００４１】次に、図２（ｂ）に示すように、別のＳｉ
基板２３をＳｉ基板２１上にＳｉＯ2 膜２２を介して８
００℃に加熱し張り付ける。
基板２３をＳｉ基板２１上にＳｉＯ2 膜２２を介して８
００℃に加熱し張り付ける。
【００４２】次に、図２（ｃ）に示すように、Ｓｉ基板
２３にＳｉＯ2 膜２２表面に到達する穴を開孔する。
２３にＳｉＯ2 膜２２表面に到達する穴を開孔する。
【００４３】次に、図２（ｄ）に示すように、Ｓｉ基板
２３表面にストッパーとしての炭素膜２４を、Ａｒ雰囲
気中でグラファイト板をターゲットとしたＤＣマグネト
ロンスパッタリング法を用いて１００ｎｍの厚さに形成
する。
２３表面にストッパーとしての炭素膜２４を、Ａｒ雰囲
気中でグラファイト板をターゲットとしたＤＣマグネト
ロンスパッタリング法を用いて１００ｎｍの厚さに形成
する。
【００４４】次に、図２（ｅ）に示すように、炭素膜２
４上に厚さ１．５μｍのフォトレジスト（感光性樹脂
層）２５を塗布し、マスクパターン（図示せず）を用い
てこのフォトレジスト２５を露光する。次に、現像を行
って露光された炭素膜４の部分を除去し、、Ｓｉ基板２
３に開孔した穴部分にのみフォトレジストの残るフォト
レジストパターン２５を形成する。
４上に厚さ１．５μｍのフォトレジスト（感光性樹脂
層）２５を塗布し、マスクパターン（図示せず）を用い
てこのフォトレジスト２５を露光する。次に、現像を行
って露光された炭素膜４の部分を除去し、、Ｓｉ基板２
３に開孔した穴部分にのみフォトレジストの残るフォト
レジストパターン２５を形成する。
【００４５】次に、図２（ｆ）に示すように、このフォ
トレジストパターン２５をマスクとしてＯ2 ガスを使用
したＲＩＥ法により炭素膜２４をパターニングする。次
に、図２（ｇ）に示すように、ＣＦ4 とＯ2 の混合ガス
をマイクロ波放電させた下流でフォトレジストを灰化処
理するダウンフロータイプの灰化処理装置により、フォ
トレジストパターン２５を剥離する。
トレジストパターン２５をマスクとしてＯ2 ガスを使用
したＲＩＥ法により炭素膜２４をパターニングする。次
に、図２（ｇ）に示すように、ＣＦ4 とＯ2 の混合ガス
をマイクロ波放電させた下流でフォトレジストを灰化処
理するダウンフロータイプの灰化処理装置により、フォ
トレジストパターン２５を剥離する。
【００４６】次に、Ｓｉ基板２３を研磨する。この結果
を図２（ｈ）に示す。この研磨は、図３に模式図を示す
ような装置を用いて行われる。研磨剤は、粒径８０ｎｍ
のＳｉＯ2 粒子を水に懸濁させたもので、ＳｉＯ2 粒子
の量は２０ｗｔ％であり、また、水溶液の水素イオン濃
度は水酸化ナトリウムを加えることによりｐＨ１２．０
に調整してある。
を図２（ｈ）に示す。この研磨は、図３に模式図を示す
ような装置を用いて行われる。研磨剤は、粒径８０ｎｍ
のＳｉＯ2 粒子を水に懸濁させたもので、ＳｉＯ2 粒子
の量は２０ｗｔ％であり、また、水溶液の水素イオン濃
度は水酸化ナトリウムを加えることによりｐＨ１２．０
に調整してある。
【００４７】図２（ｈ）に示すように、このようにして
研磨されたＳｉ基板２３表面は、平担になっていること
が確認された。また、Ｓｉ基板２３の研磨において、６
インチウエハーどの位置においても、炭素膜２４の下層
のＳｉＯ2 膜２２が研磨されることなく、研磨は炭素膜
２４の一部が残存する状態で停止していた。また、Ｓｉ
基板２３の膜厚は炭素膜２４と同じ１００ｎｍ程度であ
った。
研磨されたＳｉ基板２３表面は、平担になっていること
が確認された。また、Ｓｉ基板２３の研磨において、６
インチウエハーどの位置においても、炭素膜２４の下層
のＳｉＯ2 膜２２が研磨されることなく、研磨は炭素膜
２４の一部が残存する状態で停止していた。また、Ｓｉ
基板２３の膜厚は炭素膜２４と同じ１００ｎｍ程度であ
った。
【００４８】この後、図２（ｉ）に示すようにバレル型
のＯ2 プラズマ灰化装置により炭素膜２４を剥離するこ
とにより、薄膜半導体素子に於けるシリコンの薄膜化が
完了する。
のＯ2 プラズマ灰化装置により炭素膜２４を剥離するこ
とにより、薄膜半導体素子に於けるシリコンの薄膜化が
完了する。
【００４９】本実施例の構成によれば、研磨の工程の前
にＳｉ基板２３およびＳｉＯ2 膜２２を介してストッパ
ーとしての炭素膜２４を形成する工程を設けたので、被
研磨物であるＳｉ基板２３とストッパーとしての炭素膜
２４との研磨速度の選択比を非常に大きく取ることがで
き、炭素膜２４の一部が残存する状態で研磨を停止する
ことができる。この結果、研磨量の制御を容易に行うこ
とができ、薄膜半導体素子に於けるシリコンの薄膜化を
高精度に行うことができる。
にＳｉ基板２３およびＳｉＯ2 膜２２を介してストッパ
ーとしての炭素膜２４を形成する工程を設けたので、被
研磨物であるＳｉ基板２３とストッパーとしての炭素膜
２４との研磨速度の選択比を非常に大きく取ることがで
き、炭素膜２４の一部が残存する状態で研磨を停止する
ことができる。この結果、研磨量の制御を容易に行うこ
とができ、薄膜半導体素子に於けるシリコンの薄膜化を
高精度に行うことができる。
【００５０】ここで、種々の研磨剤を用いた場合の種々
の膜の研磨速度を、表１に示す。
の膜の研磨速度を、表１に示す。
【００５１】
【表１】 なお、上記した第１および第２実施例では、非研磨膜と
してＳｉＯ２膜とＳｉについて述べ、また、研磨剤とし
ては粒径８０ｎｍのＳｉＯ２粒子を水に懸濁させ、水酸
化ナトリウムを加えることによりｐＨ１２．０に調整し
たものを中心に述べた。しかし、本発明はこれに限定さ
れず、炭素膜と被研磨物との研磨速度の選択比が取れる
限りは被研磨物は他の材料であってもよく、研磨剤も、
他の粒子、他の水素イオン濃度、他の薬剤を用いたもの
でも良い。例えば表１に示したようにＣｅＯ２懸濁液を
研磨剤として使用してもよい。
してＳｉＯ２膜とＳｉについて述べ、また、研磨剤とし
ては粒径８０ｎｍのＳｉＯ２粒子を水に懸濁させ、水酸
化ナトリウムを加えることによりｐＨ１２．０に調整し
たものを中心に述べた。しかし、本発明はこれに限定さ
れず、炭素膜と被研磨物との研磨速度の選択比が取れる
限りは被研磨物は他の材料であってもよく、研磨剤も、
他の粒子、他の水素イオン濃度、他の薬剤を用いたもの
でも良い。例えば表１に示したようにＣｅＯ２懸濁液を
研磨剤として使用してもよい。
【００５２】また、研磨装置の構造も実施例に述べたも
のに限られるものではない。
のに限られるものではない。
【００５３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施例できる。
で、種々変形して実施例できる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
被加工層を研磨する工程の前に、研磨速度が非常に遅い
炭素膜を研磨のストッパーとして形成する工程を有する
ので、被研磨物とストッパーとの研磨速度の選択比を非
常に大きく取ることができ、この結果、研磨量の制御を
容易に行うことができる。さらに、炭素膜は種々の化学
薬品に対して非常に安定であるので、研磨剤の種類によ
らず使用することができる。
被加工層を研磨する工程の前に、研磨速度が非常に遅い
炭素膜を研磨のストッパーとして形成する工程を有する
ので、被研磨物とストッパーとの研磨速度の選択比を非
常に大きく取ることができ、この結果、研磨量の制御を
容易に行うことができる。さらに、炭素膜は種々の化学
薬品に対して非常に安定であるので、研磨剤の種類によ
らず使用することができる。
【００５５】したがって、被加工層としての被加工膜の
下層、内部、上層、或いは隣接部等の少なくとも一部に
ストッパーとなる炭素膜を形成して被加工層の研磨を行
うことにより、研磨剤の種類によらず被研磨物との研磨
の選択比が大きくとれるため、研磨量の制御が容易にな
り、化学的不安定性等の実用にあたっての障害が解消さ
れる。
下層、内部、上層、或いは隣接部等の少なくとも一部に
ストッパーとなる炭素膜を形成して被加工層の研磨を行
うことにより、研磨剤の種類によらず被研磨物との研磨
の選択比が大きくとれるため、研磨量の制御が容易にな
り、化学的不安定性等の実用にあたっての障害が解消さ
れる。
【図１】本発明による半導体装置の製造方法の第１実施
例における工程を示す断面図。
例における工程を示す断面図。
【図２】本発明による半導体装置の製造方法の第２実施
例における工程を示す断面図。
例における工程を示す断面図。
【図３】本発明の実施例に用いる研磨装置を示す概略
図。
図。
【図４】従来の半導体装置の製造方法における研磨工程
を示す断面図。
を示す断面図。
【図５】従来の半導体装置の製造方法における研磨工程
を示す断面図。
を示す断面図。
【図６】従来の半導体装置の製造方法における研磨工程
示す断面図。
示す断面図。
【図７】従来の半導体装置の製造方法における研磨工程
示す断面図。
示す断面図。
１ Ｓｉ基板 ２ ＳｉＯ2 膜 ３ ポリシリコン膜 ４ 炭素膜 ５ フォトレジスト、フォトレジストパターン ６ ＳｉＯ2 膜 ７ 層間絶縁膜としてのＳｉＯ2 膜 ２２ ＳｉＯ2 膜 ２３ Ｓｉ基板 ２４ 炭素膜 ２５ フォトレジスト、フォトレジストパターン ５４ ＳｉＯ2 膜 ６１ Ｓｉ基板 ６２ ＳｉＯ2 膜 ６３ 下層配線 ６４ 窒化シリコン膜 ６５ ＳｉＯ2 膜 ７１ Ｓｉ基板 ７２ ＳｉＯ2 膜 ７３ Ｓｉ基板 ８１ Ｓｉ基板 ８２ ＳｉＯ2 膜 ８３ Ｓｉ基板 ８４ ＳｉＯ2 膜 １００ ターンテーブル １０１ 研磨剤供給パイプ １０２ 研磨クロス １０３ ウエーハ １０４ 荷重体
Claims (1)
- 【請求項１】半導体基板に形成された被加工層を研磨す
る半導体装置の製造方法において、前記被加工層を研磨
する工程の前に、研磨のストッパーとして非晶質の炭素
からなる膜を形成する工程を有することを特徴とする半
導体装置の製造方法。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25688992A JP3187554B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体装置の製造方法 |
| US08/066,375 US5445996A (en) | 1992-05-26 | 1993-05-25 | Method for planarizing a semiconductor device having a amorphous layer |
| GB9310909A GB2267389B (en) | 1992-05-26 | 1993-05-26 | Polishing method for planarizing layer on a semiconductor wafer |
| GB9326509A GB2275129B (en) | 1992-05-26 | 1993-05-26 | Method for planarizing a layer on a semiconductor wafer |
| GB9611070A GB2299895B (en) | 1992-05-26 | 1993-05-26 | polishing apparatus for planarizing layer on a semiconductor wafer |
| GB9611090A GB2298960B (en) | 1992-05-26 | 1993-05-26 | Polishing apparatus and method for planarizing layer on a semiconductor wafer |
| GB9326510A GB2275130B (en) | 1992-05-26 | 1993-05-26 | Polishing apparatus and method for planarizing layer on a semiconductor wafer |
| GB9611104A GB2298961B (en) | 1992-05-26 | 1993-05-26 | Polishing apparatus for planarizing layer on a semiconductor wafer |
| US08/451,226 US5597341A (en) | 1992-05-26 | 1995-05-26 | Semiconductor planarizing apparatus |
| US08/897,570 US5948205A (en) | 1992-05-26 | 1997-07-21 | Polishing apparatus and method for planarizing layer on a semiconductor wafer |
| US08/897,324 US5914275A (en) | 1992-05-26 | 1997-07-21 | Polishing apparatus and method for planarizing layer on a semiconductor wafer |
| KR1019980001478A KR0153906B1 (ko) | 1992-05-26 | 1998-01-12 | 연마장치와 연마방법 및 반도체 웨이퍼의 평탄화장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25688992A JP3187554B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112175A JPH06112175A (ja) | 1994-04-22 |
| JP3187554B2 true JP3187554B2 (ja) | 2001-07-11 |
Family
ID=17298822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25688992A Expired - Lifetime JP3187554B2 (ja) | 1992-05-26 | 1992-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3187554B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4114552B2 (ja) * | 2003-06-10 | 2008-07-09 | ソニー株式会社 | マイクロマシンの製造方法 |
-
1992
- 1992-09-25 JP JP25688992A patent/JP3187554B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112175A (ja) | 1994-04-22 |
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