JP3166679B2

JP3166679B2 - Ｐｗｍ制御回路

Info

Publication number: JP3166679B2
Application number: JP27786797A
Authority: JP
Inventors: 充鈴木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-10-13
Filing date: 1997-10-13
Publication date: 2001-05-14
Anticipated expiration: 2017-10-13
Also published as: JPH11122989A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＷＭ制御回路に
関し、特に、ＰＷＭ信号により駆動されるステッパ・モ
ータ型メータ駆動用のＰＷＭ制御回路に関する。

【０００２】

【従来の技術】従来、ＰＷＭ制御回路は一般に、図３に
示すように構成される。図３に示す本従来例のメータ制
御用のＰＷＭ制御回路は、１本のフリーランニング・タ
イマＴＭ１とモジュロ・レジスタＡ３１、コンペア・レ
ジスタＣＭＰ−Ａ３２、モジュロ・レジスタ３３、コン
ペア・レジスタＣＭＰ−Ｂ３４と、出力制御回路１２、
および出力制御回路２１、出力制御回路１２に接続する
出力端子（１）１３〜（２）１４、出力制御回路２１に
接続する出力端子（３）２２〜（４）２３、および方向
制御レジスタ１０〜１１、方向制御レジスタ１９〜２
０、ＲＳラッチ９、およびＲＳラッチ１８で構成されて
いる。方向制御レジスタ１１、２０は、ＰＷＭ信号をど
の出力端子から出力するかの制御情報を保持する。

【０００３】次に、上記に構成される、本従来例のメー
タ制御用のＰＷＭ制御回路の動作を説明する。メータ制
御用のＰＷＭ制御回路では、４本のＰＷＭ出力端子によ
り、２本のコイルを駆動し、メータの動作を制御する。

【０００４】まず、コイル１本分の駆動動作について説
明する。本ＰＷＭ制御回路では、フリーランニング・タ
イマＴＭ１のオーバ・フローＯＶＦ出力信号５でＲＳラ
ッチ９、および、コンペアレジスタＣＭＰ−Ａ３２の一
致でＲＳラッチ９を、それぞれリセットすることにより
ＰＷＭ信号を生成する。

【０００５】ＰＷＭ出力２５は、方向制御レジスタ１１
からの制御信号２８により２本の出力端子（１）、
（２）の内、どちらか一方より出力され、選択されなか
った１端子は「０」を出力する。コイル両端は上記の２
本の出力端子（１）、（２）に接続される。ＰＷＭデュ
ーティの更新は、任意のタイミングでモジュロ・レジス
タＡ３１に設定値を書き込むことにより行われる。しか
し、不正な出力をさけるために、モジュロ・レジスタＡ
３１からコンペア・レジスタＣＭＰ−Ａ３２への転送
は、フリーランニング・タイマＴＭ１のオーバ・フロー
のタイミングで行われる。

【０００６】図４は、ステッパ・モータ型メータの駆動
出力制御の形態例を表した図である。ステッパ・モータ
型メータでは、４本の出力端子１３〜１４、２２〜２３
に対し、図４に示す出力制御を行う。このことによりモ
ータが回転し、モータの回転をギアにより減速させた
後、メータの指針を振らせている。つまり、ステッパ・
モータ型メータでは、交差した２本のコイル、Ｘ軸およ
びＹ軸に流す電流により磁界を発生させ、その電流量＝
ＰＷＭデューティにより磁力を制御する。このことで、
モータ軸の位置を変化（回転）させている。このとき、
交差するコイルのＰＷＭデューティ比が重要な意味を持
ち、その精度は、通常８ビット程度の分解能が必要であ
る。

【０００７】本従来例の回路構成では、１ステップ分の
情報として、Ｘ軸用のＰＷＭデューティ情報（８ビッ
ト）と、Ｙ軸用のＰＷＭデューティ情報（８ビット）お
よび流す電流の電流方向を制御する情報（２ビット）の
合計１８ビットの情報が必要である。８ビットのマイク
ロコンピュータ等に本従来例の回路を搭載する場合、８
ビット・マイクロコンピュータでは、通常８ビット（１
バイト）毎に書き込み処理を行う。このため、本従来例
の回路に対し、３回（３バイト）の書き込み処理を行う
必要がある。

【０００８】また、ステッパ・モータをスムーズに回転
させるためには、回転角の分解能を２４ステップ以上と
れば良く、図４に示される回転角は下記式となる。ｄｅｇ．＝３６０／２４×ｎｎ＝０〜２３実際に出力端子１〜４のＰＷＭ出力デューティとしてと
る値を図５に示す。図５は、ステッパ・モータ型メータ
の駆動出力制御において、ＰＷＭ出力デューティとして
とる値をＰＷＭ出力表として図である。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
従来例には下記の問題を伴う。従来のメータ制御用のＰ
ＷＭ制御回路では、マイクロコンピュータ等で制御情報
を与える場合、メータの更新周期（次のステップに移行
する時間）に制約が生じる第１の問題点がある。その理
由は、従来のメータ制御用のＰＷＭ制御回路では１ステ
ップの制御に必要な情報が１８ビットであり、メータ制
御に多用される８ビット・マイクロコンピュータでは８
ビットずつ、３回の書き込みとなる。このため、３回の
書き込み時間が必要となることにある。

【００１０】従来のメータ制御用のＰＷＭ制御回路で
は、メータをＮ本制御するのに、メータ１本毎にモジュ
ロ・レジスタ２本とコンペア・レジスタ２本、およびＸ
軸用、Ｙ軸用に各１ビットの方向制御レジスタの追加が
必要となり、マイクロコンピュータ等に内蔵する場合、
回路規模の増大を招く第２の問題点がある。その理由
は、通常、自動車には２〜４個のメータが付けられる。
このため、マイクロコンピュータ等に内蔵する場合、タ
イマは共有化できるため１本ですむ。しかし、メータは
独立に動作するため、モジュロレジスタ４〜８本、コン
ペアレジスタ４〜８本が必要であり、多大な回路構成に
なってしまうことにある。

【００１１】本発明は、特性・性能を向上化し、回路・
装置の構成を簡易化し、操作性を向上させたＰＷＭ制御
回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】かかる目的を達成するた
め、本発明のＰＷＭ制御回路は、ＰＷＭ出力の基本周期
と分解能を決定するフリーランニング・タイマ（１）
と、このフリーランニング・タイマからの出力信号をデ
コードして複数設定した規定のタイマ値毎にデコード信
号の出力を行うデコーダ回路（３）と、このデコーダ回
路からの出力される複数のデコード信号の内の１本を選
択するセレクタ回路（８、１７）と、フリーランニング
・タイマのオーバ・フロー信号によりセットされ、セレ
クタ回路からの信号によりリセットされる出力信号を出
力する出力制御回路（１２、２１）とを備えることを特
徴としている。

【００１３】さらに、上記のＰＷＭ制御回路は、内部バ
スに接続された選択制御レジスタ（６、１５）とこの選
択制御レジスタと接続されたスレーブ選択制御レジスタ
（７、１６）とを有し、選択制御レジスタはフリーラン
ニング・タイマ（１）のオーバフローの出力信号がアク
ティブとなった場合に記憶している値をスレーブ選択制
御レジスタ（７、１６）に転送し、スレーブ選択制御レ
ジスタ（７、１６）からの制御信号により、セレクタ回
路（８、１７）が選択を行うとよい。

【００１４】またさらに、上記のＰＷＭ制御回路は、セ
レクタ回路（８、１７）と接続されたＲＳラッチ手段
（９、１８）を有し、このＲＳラッチ手段（９、１８）
から出力制御回路（１２、２１）がリセットを行うため
のアクティブ／非アクティブの出力信号（２５、２７）
を出力するとよい。

【００１５】なお、このＲＳラッチ手段（９、１８）は
出力信号（２５、２７）を、セレクタ回路（８、１７）
からの出力信号（２４、２６）により非アクティブに、
フリーランニング・タイマ（１）からの出力信号（５）
によりアクティブにし、また、出力制御回路（１２、２
１）は２つの出力端子（１３／１４、２２／２３）と接
続され、この出力端子の何れか一方へ出力信号（２５、
２７）を出力するとよい。

【００１６】さらに、上記のＰＷＭ制御回路は、内部バ
スと接続された方向制御レジスタ（１０、１９）を有
し、この方向制御レジスタの出力信号により出力制御回
路（１２、２１）は何れか一方の選択を行うとよい。

【００１７】

【発明の実施の形態】次に添付図面を参照して本発明に
よるＰＷＭ制御回路の実施の形態を詳細に説明する。図
１および図２を参照すると本発明のＰＷＭ制御回路の一
実施形態が示されている。

【００１８】図１において、本実施形態のＰＷＭ制御回
路は、フリーランニング・タイマ（以下、計数回路とも
いう。）ＴＭ１、デコーダ回路３、マスタ選択制御レジ
スタ６、スレーブ選択制御レジスタ７、選択回路８、Ｒ
Ｓラッチ９、マスタ方向制御レジスタ１０、スレーブ方
向制御レジスタ１１、出力制御回路１２、出力端子１
３、１４、マスタ選択制御レジスタ１５、スレーブ選択
制御レジスタ１６、選択回路１７、ＲＳラッチ１８、マ
スタ方向制御レジスタ１９、スレーブ方向制御レジスタ
２０、出力制御回路２１、出力端子２２、２３、内部バ
ス３０の各部により構成される。

【００１９】上記構成部の計数回路（ＴＭ）１は、クロ
ック入力２のクロックを計数し、その計数値をデコーダ
回路３に入力し、さらに計数回路１の最大計数時間内に
１クロック期間だけアクティブとなる信号５を出力す
る。

【００２０】デコーダ回路３は、複数の出力信号線４を
持ち、各々定められた計数値が入力された時にアクティ
ブとする。マスタ選択制御レジスタ６は、マイクロコン
ピュータ等の内部バス３０に接続され、信号５がアクテ
ィブとなった場合に記憶している値をスレーブ選択制御
レジスタ７に転送する。選択回路８は、スレーブ選択制
御レジスタ７からの制御信号により、デコーダ回路３の
出力信号のうち１本を選択し、ＲＳラッチ９へ出力す
る。ＲＳラッチ９は、選択回路８からの出力信号２４に
より出力信号２５を非アクティブに、計数回路１からの
出力信号５により出力信号２５をアクティブにする。

【００２１】マスタ方向制御レジスタ１０は、マイクロ
コンピュータ等の内部バス３０に接続され、信号５がア
クティブとなった場合に記憶している値をスレーブ方向
制御レジスタ１１に転送する。出力制御回路１２は、ス
レーブ方向制御レジスタ１１からの方向制御信号２８に
より、ＲＳラッチ９からの出力信号２５を接続されてい
る出力端子のどちらか一方に出力し、もう片方の出力端
子には非アクティブな信号を出力する。同様に、マスタ
選択制御レジスタ１５は、マイクロコンピュータ等の内
部バス３０に接続され、信号５がアクティブとなった場
合に記憶している値をスレーブ選択制御レジスタ１６に
転送する。

【００２２】選択回路１７は、スレーブ選択制御レジス
タ１６からの制御信号により、デコーダ回路３の出力信
号のうち１本を選択し、ＲＳラッチ１８へ出力する。Ｒ
Ｓラッチ１８は、選択回路１７からの入力により出力信
号２７を非アクティブに、計数回路１からの出力信号５
により出力信号２７をアクティブにする。マスタ方向制
御レジスタ１９は、マイクロコンピュータ等の内部バス
３０に接続され、信号５がアクティブとなった場合に記
憶している値をスレーブ方向制御レジスタ２０に転送す
る。出力制御回路２１は、スレーブ方向制御レジスタ２
０からの方向制御信号２９により、ＲＳラッチ１８から
の出力信号２７が接続されている出力端子のどちらか一
方に出力し、もう片方の出力端子には非アクティブな信
号を出力する。

【００２３】次に本実施形態の動作例について、図１お
よび図２を参照して説明する。ステッパ・モータ型メー
タでは、前述の図５に示されるように、実際に端子より
出力されるＰＷＭ出力の絶対値は０％、１００％を除く
と５種類しかない。そこで、予め計数回路ＴＭ１の出力
をデコーダ回路３により５種類のデコード信号として準
備し、選択回路８および選択回路１７により必要な信号
を選択してリセット信号として使用する。このことによ
りＰＷＭ出力のデューティを決定する。

【００２４】図２は、本実施形態の動作例を示すタイミ
ングチャートである。図２において、（イ）はＴＭカウ
ント値、（ロ）はデコーダ出力信号１、（ハ）はデコー
ダ出力信号２、（ニ）はデコーダ出力信号３、（ホ）は
デコーダ出力信号４、（ヘ）はデコーダ出力信号５、
（ト）はデコーダ出力信号６、（チ）はオーバフロー出
力信号５、（リ）は出力信号２４、（ヌ）はＰＷＭ出力
信号２５、（ル）はスレーブ選択レジスタ７の値、
（ヲ）はマスタ選択レジスタ６の値、をそれぞれ示して
いる。

【００２５】本実施形態では、この５種類のデコード値
を、図２に示すようにデコード出力１（ロ）を計数回路
ＴＭ１の計数値が「６６」となった地点でアクティブと
する。同様に、デコード信号２（ハ）を「１２８」、デ
コード信号３（ニ）を「１８０」、デコード信号４
（ホ）を「２２１」、デコード信号５（ヘ）を「２４
６」の地点でアクティブとしている。また、０％と１０
０％については、デコード信号６（ト）を「２２５」、
つまり計数回路ＴＭ１がオーバフローする地点でアクテ
ィブとしている。

【００２６】出力端子１３、および出力端子１４の動作
について説明する。計数回路ＴＭ１はクロック入力２を
計数し、フルカウントするとオーバフロー（ＯＶＦ）の
出力信号５を出力する。図２を参照すると、計数回路Ｔ
Ｍ１のＴＭカウント値（イ）がフルカウントとなった点
で、ＯＶＦ出力信号５（チ）が出力されている。ＯＶＦ
出力信号５によりＲＳラッチ９の出力は、図２のＰＷＭ
出力信号２５（ヌ）に示すようにアクティブとなる。同
時にマスタ選択制御レジスタ６に記憶している値、図２
の例では「４」を、図２のスレーブ選択制御レジスタ７
（ル）に示す様に、ＯＶＦ出力信号５（チ）のアクティ
ブとなるタイミングで転送する。

【００２７】この転送により次回のＰＷＭ周期、つまり
図２のＰＷＭ出力信号２５（ヌ）のインアクティブとな
るタイミングを決定する。本実施形態では「４」つま
り、図２のデコーダ出力信号４（ホ）が選択されてい
る。計数回路ＴＭ１はフルカウント後も計数を続けるの
で、図２のＴＭカウント値（イ）に示すように、０から
計数を続け、やがて計数値が「２２１」となった地点で
デコーダ出力信号４（ホ）がアクティブとなる。このと
き、選択回路８は、前述したようにスレーブ選択制御レ
ジスタ７からの選択信号により、図２のデコーダ出力信
号４（ホ）を選択している。このため、図２の出力信号
２４（リ）は、デコード出力信号４（ホ）と同時にアク
ティブとなり、ＲＳラッチ９に入力される。前述したよ
うにＲＳラッチ９の出力は、出力信号２４がアクティブ
となると、図２のＰＷＭ出力信号２５（ヌ）に示すよう
に非アクティブとなる。

【００２８】つまり、ＰＷＭ出力信号２５は、計数回路
ＴＭ１のオーバフロー信号５によりアクティブとなり、
選択回路８の出力信号２４により非アクティブとなる動
作を繰り返す。出力制御回路１２は、前述のＰＷＭ出力
信号２５をスレーブ方向制御レジスタ１１からの信号２
８により出力端子１３または出力端子１４に出力する。
このとき、ＰＷＭ出力信号２５を出力端子１３から出力
する場合には、出力端子１４は非アクティブ信号を出力
し、出力端子１４へＰＷＭ出力信号２５を出力する場合
には、出力端子１３へ非アクティブ信号を出力する。ま
た、マスタ方向制御レジスタ１０とスレーブ方向制御レ
ジスタ１１の動作は、マスタ選択レジスタ６とスレーブ
選択レジスタ７の動作と同様に、計数回路ＴＭ１からの
オーバフロー信号５により転送タイミングが決定され
る。

【００２９】以下同様に出力端子２２および出力端子２
３の動作は、マスタ選択レジスタ１５およびマスタ方向
制御レジスタ１９に設定された値により決定される。

【００３０】１メータ分の制御を行うためには出力端子
（１）〜（４）の制御を行う必要が有る。本実施形態に
よるマイクロコンピュータ等の制御装置は、出力端子
（１）、（２）を制御するために、マスタ選択制御レジ
スタ６の３ビットと、マスタ方向制御レジスタ１０の１
ビットの小計４ビット、および、出力端子（３）、
（４）を制御するために、マスタ制御レジスタ１５の３
ビットと、マスタ方向制御レジスタ１９の１ビットの小
計４ビットによる、合計８ビットの制御を行う。このこ
とにより、１メータの制御を可能としている。

【００３１】上記の実施形態によるＰＷＭ制御回路は、
ステッパ・モータ型メータを制御するための制御ビット
数を１メータ分あたり８ビットとする手段をもつ。ま
た、ＰＷＭ出力のデューティを決定する信号を計数回路
１の出力をデコードした信号４とする手段をもつ。本構
成により、ステッパ・モータ型メータを制御するのに８
ビットのデータ量で行っている。このため、８ビットの
マイクロコンピュータ等の制御装置で操作する場合、１
命令で１メータ分の制御が可能となる。また、ＰＷＭデ
ューティをデコード信号で決定している。

【００３２】よって、メータの更新時間が従来の１／３
となり、回路の共有化と回路規模の削減が図れる。この
ため、コンペア・レジスタやモジュロ・レジスタが不要
となり、回路の削減が可能である。これら、回路規模の
削減および簡易化、共有化により、ＬＳＩ化の際のテス
トを容易にする。

【００３３】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。

【００３４】

【発明の効果】以上の説明より明かなように、本発明の
ＰＷＭ制御回路は、ＰＷＭ出力の基本周期と分解能を決
定する出力信号をデコードして、複数設定した規定のタ
イマ値毎にデコード信号の出力を行い、複数のデコード
信号の内の１本を選択し、セット、リセットする出力信
号を出力する。よって、ステッパ・モータ型メータの１
メータ分の制御を８ビットの情報量により制御すること
により、ＣＰＵ負荷の軽減、プログラム・メモリの削減
が可能となる。

【００３５】また、第２の効果として、１メータを制御
するにモジュロ・レジスタ２本（１６ビット分）、コン
ペア・レジスタ２本（１６ビット分）の削減が可能とな
る。その理由は、通常、自動車等に搭載されているメー
タの数量は車速、エンジン回転数、燃料、水温の４メー
タ分であり、合計、モジュロ・レジスタ８本（６４ビッ
ト分）、コンペア・レジスタ８本分（６４ビット分）の
回路が削減されるからである。

【００３６】さらに、レジスタの回路構成を１ビットあ
たり２０ゲートと仮定すると、２５６０ゲートとなる。
本発明では、４メータ分あたりでは選択制御レジスタ３
ビット×８本（合計４８０ゲート）＋デコーダ回路（２
０ゲート）＋選択回路×４回路（合計８０ゲート）の合
計５８０ゲートであり、差し引き１９８０ゲート相当の
回路削減になる。

【図面の簡単な説明】

【図１】本発明のＰＷＭ制御回路の実施形態を示すブロ
ック構成図である。

【図２】本実施形態の動作例を示すタイミングチャート
である。

【図３】従来のＰＷＭ制御回路の構成例を示すブロック
図である。

【図４】ステッパ・モータ型メータの駆動出力制御の形
態例を表した図である。

【図５】ステッパ・モータ型メータの駆動出力制御にお
いて、ＰＷＭ出力デューティとしてとる値をＰＷＭ出力
表として示した図である。

【符号の説明】

１フリーランニング・タイマ（計数回路）ＴＭ２クロック入力３デコーダ回路４出力信号線５オーバフロー出力信号６マスタ選択制御レジスタ７スレーブ選択制御レジスタ８選択回路９ＲＳラッチ１０マスタ方向制御レジスタ１１スレーブ方向制御レジスタ１２出力制御回路１３出力端子１４出力端子１５マスタ選択制御レジスタ１６スレーブ選択制御レジスタ１７選択回路１８ＲＳラッチ１９マスタ方向制御レジスタ２０スレーブ方向制御レジスタ２１出力制御回路２２出力端子２３出力端子２４出力信号２５ＰＷＭ出力信号２６出力信号２７ＰＷＭ出力信号２８方向制御出力信号２９方向制御出力信号３０内部バス３１モジュロ・レジスタ３２コンペア・レジスタ３３モジュロ・レジスタ３４コンペア・レジスタ３５コンペア一致信号３６コンペア一致信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/42 - 7/98 H02P 8/00 - 8/42

Claims

(57)【特許請求の範囲】

【請求項１】ＰＷＭ出力の基本周期と分解能を決定す
るフリーランニング・タイマ（１）と、該フリーランニング・タイマからの出力信号をデコード
して複数設定した規定のタイマ値毎にデコード信号の出
力を行うデコーダ回路（３）と、該デコーダ回路からの出力される複数のデコード信号の
内の１本を選択するセレクタ回路（８、１７）と、前記フリーランニング・タイマのオーバ・フロー信号に
よりセットされ、前記セレクタ回路からの信号によりリ
セットされる出力信号を出力する出力制御回路（１２、
２１）とを備えることを特徴とするＰＷＭ制御回路。
【請求項２】前記ＰＷＭ制御回路は、さらに、内部バ
スに接続された選択制御レジスタ（６、１５）と該選択
制御レジスタと接続されたスレーブ選択制御レジスタ
（７、１６）とを有し、前記選択制御レジスタは前記フ
リーランニング・タイマ（１）のオーバフローの出力信
号がアクティブとなった場合に記憶している値を前記ス
レーブ選択制御レジスタ（７、１６）に転送し、該スレ
ーブ選択制御レジスタ（７、１６）からの制御信号によ
り、前記セレクタ回路（８、１７）が前記選択を行うこ
とを特徴とする請求項１記載のＰＷＭ制御回路。
【請求項３】前記ＰＷＭ制御回路は、さらに、前記セ
レクタ回路（８、１７）と接続されたＲＳラッチ手段
（９、１８）を有し、該ＲＳラッチ手段（９、１８）か
ら前記出力制御回路（１２、２１）がリセットを行うた
めのアクティブ／非アクティブの出力信号（２５、２
７）を出力することを特徴とする請求項１または２記載
のＰＷＭ制御回路。
【請求項４】前記ＲＳラッチ手段（９、１８）は、前
記出力信号（２５、２７）を、前記セレクタ回路（８、
１７）からの出力信号（２４、２６）により非アクティ
ブに、前記フリーランニング・タイマ（１）からの出力
信号（５）によりアクティブにすることを特徴とする請
求項１から３の何れか１項に記載のＰＷＭ制御回路。
【請求項５】前記出力制御回路（１２、２１）は２つ
の出力端子（１３／１４、２２／２３）と接続され、該
出力端子の何れか一方へ前記出力信号（２５、２７）を
出力することを特徴とする請求項１から４の何れか１項
に記載のＰＷＭ制御回路。
【請求項６】前記ＰＷＭ制御回路は、さらに、内部バ
スと接続された方向制御レジスタ（１０、１９）を有
し、該方向制御レジスタの出力信号により前記出力制御
回路（１２、２１）は前記何れか一方の選択を行うこと
を特徴とする請求項５記載のＰＷＭ制御回路。