JP3160235B2 - 通信用基板誤挿入検出回路、誤挿入検出回路を有する通信用基板対応の通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＨ(Ｓｙｎｃ
ｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ）インタフェースを持つ通信装置並びにその通信装置
に実装される通信用基板の誤挿入検出回路、特に誤挿入
の検出の容易化を図る回路構成に関する。

【０００２】

【従来の技術】広域ディジタル網の伝送を効率よく行う
ためのディジタルハイアラーキの一つとしてＳＤＨプロ
トコルがある。このＳＤＨは、光ファイバ伝送や多重
化、同期技術などの発展に伴い、国際的標準化された通
信プロトコルである。

【０００３】ＳＤＨは、１５５．５２Ｍｂ／ｓを基本速
度としており、これに基づく多重化フレームは、一般に
ＳＴＭ−１（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅ
ｒＭｏｄｕｌｅ Ｌｅｖｅｌ Ｏｎｅ）と呼ばれてい
る。また、これに対して、６４ｋｂ／ｓ系の音声情報の
網など比較的高速でない網との接続をするためにＳＴＭ
−１の３分の１の５１．８４Ｍｂ／ｓのビットレートの
ＳＴＭ−０フレームも用意されている。なお、その他に
もＳＴＭ−Ｎ（Ｎ−４，１６）のフレームも用意されて
いる。通常、各ビットレートでの通信は、それぞれ専用
の基板を通信装置に実装することで可能となる。すなわ
ち、通信装置の使用目的、接続先等に応じて基板の種別
を選択することになる。

【０００４】但し、ＳＤＨでは、１５５．５２Ｍｂ／ｓ
のビットレートを基本速度としているので、ＳＴＭ−０
インタフェースの基板を通信装置に使用する場合は、３
の整数倍の基板を実装し、ＳＴＭ−０フレームを多重化
して全体で１５５．５２Ｍｂ／ｓのビットレートを確保
するよう運用することが効率的である。このため、ＳＤ
Ｈインタフェースを持つ通信装置は、一般的に次のよう
なルールに基づき基板を実装できるように構成されてい
る。

【０００５】ＳＤＨに準拠した基板を実装するために通
信装置のバックボードに３スロット分が確保されたとす
ると、そのうち１つのスロット（例えば、「スロット
Ａ」）には、ＳＴＭ−１インタフェースの基板（以下、
「ＳＴＭ−１基板」）及びＳＴＭ−０インタフェースの
基板（以下、「ＳＴＭ−０基板」）の双方とも実装可能
とし、残りの２つのスロット（例えば、「スロットＢ
（Ｂ−１，Ｂ−２）」）には、ＳＴＭ−０基板のみが実
装できるように構成する。従って、スロットＢへのＳＴ
Ｍ−１基板の挿入は誤挿入となる。そして、１枚のＳＴ
Ｍ−１基板がスロットＡに実装されているときには、Ｓ
ＴＭ−０基板はスロットＢが開いていても使用できな
い。すなわち、スロットＡにＳＴＭ−１基板を実装した
ときには、残りのスロットＢは開いたままの状態で運用
される。一方、いずれかのスロットにＳＴＭ−０基板が
実装されているときには、他の開いているスロットにＳ
ＴＭ−０基板を実装することはできるが、ＳＴＭ−１基
板は使用できない。すなわち、ＳＴＭ−０基板とＳＴＭ
−１基板とは、併用できない。なお、ＳＴＭ−０基板が
３枚実装されるいるときのＳＴＭ−１信号のフレームフ
ォーマットは、ＳＯＨ（Ｓｅｃｔｉｏｎ Ｏｖｅｒｈｅ
ａｄ）と呼ばれるフレーム単位のヘッダ部分の一部を除
き、３系統のＳＴＭ−０信号をバイトインターリーブ多
重したものとなっている。このような実装条件に従わな
いときは、通信装置のマザーボード上で各基板からの信
号の衝突が発生して通信が保証されなくなる場合が生じ
る。

【０００６】上記ルールに従うと、いずれかのスロット
が開いている状態で通信装置を運用しているケースが容
易に考えられる。いずれかのスロットが開いている状態
において後からＳＴＭ−１基板又はＳＴＭ−０基板を誤
って挿入した場合でも、すでに運用している基板に影響
を与えないことが信頼性を向上させるためにも必須であ
る。そこで、通信装置は、基板の誤挿入を検出するため
の何らかの手段を有している。

【０００７】図１２は、ＳＤＨインタフェースを持つ従
来の通信装置のバックボードを示した概念図である。従
来の通信装置では、バックボード１に誤挿入検出用のコ
ントローラ２が実装されていて、バックボード１には、
コントローラ２と各スロット３に挿入された基板とを接
続する通知線４と制御線５とが配線されている。そし
て、バックボード１に基板６が挿入されると、コントロ
ーラ２は、その挿入された基板６から通知線４を介して
基板６の種別の通知を受ける。すると、コントローラ２
は、既に実装済みの基板を含めた条件判定を行い、実装
の可否の判定結果を制御線５を介して挿入された基板６
に返すようにしている。そして、基板６の発光ダイオー
ドを点灯させるなどして誤挿入かどうかを作業者に知ら
せることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来に
おいては、基板の誤挿入の検出を行うためには、別途専
用のコントローラを挿入して各スロットの種別を把握
し、誤挿入を通知する等の複雑な制御をしなければなら
なかった。

【０００９】本発明は以上のような問題を解決するため
になされたものであり、その目的は、専用の制御基板を
用意しなくても簡易な回路構成で誤挿入の検出をするこ
とができる通信用基板誤挿入検出回路及び誤挿入検出回
路を有する通信用基板対応の通信装置を提供することに
ある。

【００１０】

【課題を解決するための手段】以上のような目的を達成
するために、第１の発明に係る誤挿入検出回路を有する
通信用基板対応の通信装置は、第１のビットレートで通
信を行う通信回路及び誤挿入検出回路を有する第１の通
信用基板及び前記第１のビットレートの１／Ｎ（Ｎは正
整数）倍の第２のビットレートで通信を行う通信回路及
び誤挿入検出回路を有する第２の通信用基板の双方を選
択的に実装可能な第１のスロットと、前記第２の通信用
基板のみを実装可能な複数の第２のスロットと、前記各
スロットに実装された前記通信用基板を接続するバック
ボードとを有し、実装した前記第１の通信用基板又は前
記第２の通信用基板の通信回路により同期ディジタルハ
イアラーキ勧告に準拠した多重化通信を行う通信装置に
おいて、前記バックボードには、前記各スロットを電気
的に接続する第１のバックボード信号線と、前記第１の
スロットと前記各第２のスロットをそれぞれ電気的に接
続する第２のバックボード信号線とが配線され、前記第
１のバックボード信号線は、前記第１のスロットに前記
第１の通信用基板が挿入されたときには断線時に第１の
電位にされる前記第１の通信用基板の誤挿入検出回路の
入力信号線を接続し、また、前記第１のスロットに前記
第２の通信用基板が挿入されたときには前記第２の通信
用基板を電気的に接続せず、また、前記第２のスロット
に前記第２の通信用基板が挿入されたときには前記第２
の通信用基板の前記第１の電位と異なる第２の電位を有
する信号線を接続し、前記第２のバックボード信号線
は、前記第１のスロットに前記第１の通信用基板が挿入
されたときには前記第１の通信用基板の誤挿入検出回路
の出力の反転信号を出力する出力信号線を接続し、ま
た、前記第１のスロットに前記第２の通信用基板が挿入
されたときには前記第２の通信用基板を電気的に接続せ
ず、また、前記第２のスロットに前記第２の通信用基板
が挿入されたときには前記第２の通信用基板の誤挿入検
出回路の入力信号線を接続するものである。

【００１１】第２の発明に係る誤挿入検出回路を有する
通信用基板対応の通信装置は、第１の発明において、前
記バックボードには、更に前記第２のスロットに前記第
１の通信用基板が挿入されたときに前記第１の通信用基
板の誤挿入検出回路の入力信号線と接続される前記第２
の電位を有する第３のバックボード信号線が配線され、
前記第１及び第２のバックボード信号線は、前記第２の
スロットに前記第１の通信用基板が挿入されたときには
前記第１の通信用基板を電気的に接続しないものであ
る。

【００１２】第３の発明に係る通信用基板誤挿入検出回
路は、第１のビットレートで通信を行う第１の通信用基
板及び第１のビットレートの１／Ｎ（Ｎは正整数）倍の
第２のビットレートで通信を行う第２の通信用基板の双
方を選択的に実装可能な第１のスロットと、前記第２の
通信用基板のみを実装可能な複数の第２のスロットと、
前記各スロットを電気的に接続する第１のバックボード
信号線及び前記第１のスロットを前記第２のスロットそ
れぞれに電気的に接続する第２のバックボード信号線を
有するバックボードとを有し、実装した前記第１の通信
用基板又は前記第２の通信用基板により同期ディジタル
ハイアラーキ勧告に準拠した多重化通信を行う通信装置
に実装可能な前記第１の通信用基板に搭載され、前記第
１のスロットへの挿入時には前記第１のバックボード信
号線と電気的に接続される第１の信号線と、前記第１の
スロットへの挿入時には前記第２のバックボード信号線
と電気的に接続される第２の信号線と、電源電圧の印加
を検出して一定時間のパルスを出力するパワーオン時リ
セット回路と、前記第１の信号線を第１の電位を有する
端子と接続する抵抗手段と、前記第１の信号線からの信
号をデータ入力信号とし、前記パワーオン時リセット回
路が出力するパルスの入力時には前記第１の電位と異な
る第２の電位でラッチ出力し、前記パルスの入力時でな
くかつイネーブル状態の時データ入力信号をそのままラ
ッチ出力し、前記パルスの入力時でなくかつディセーブ
ル状態の時出力していた電位でそのままラッチ出力する
トランスペアレントラッチ手段と、前記トランスペアレ
ントラッチ手段からのラッチ出力を反転して前記第２の
信号線へ出力する信号反転手段とを有し、前記トランス
ペアレントラッチ手段のラッチ出力を前記第１の通信用
基板の誤挿入判定に用いるものである。

【００１３】第４の発明に係る通信用基板誤挿入検出回
路は、第３の発明において、前記トランスペアレントラ
ッチ手段は、前記パワーオン時リセット回路からの出力
信号を入力するためのリセット端子と、前記第３の信号
線と接続されたデータ入力端子と、前記リセット端子か
らのパルス入力時には前記第２の電位でラッチ出力し、
前記リセット端子からパルス入力がされていない時であ
ってイネーブル状態時には前記データ入力端子からの入
力信号を透過的にラッチ出力し、前記リセット端子から
パルス入力がされていない時であってディセーブル状態
の時には出力していた電位でそのままラッチ出力するた
めのデータ出力端子と、前記データ出力端子から出力さ
れた信号の反転信号を入力とするイネーブル端子とを有
する単一のラッチで形成したものである。

【００１４】第５の発明に係る通信用基板誤挿入検出回
路は、第３の発明において、前記第１の通信用基板の前
記第２のスロットへの挿入時、前記第１の信号線は、前
記通信装置のバックボードに設けられた前記第２の電位
を有する第３のバックボード信号線に接続され、前記第
２の信号線は、前記第１及び第２のバックボード信号線
とは電気的に接続されないものである。

【００１５】第６の発明に係る通信用基板誤挿入検出回
路は、第３の発明において、前記抵抗手段は、前記第１
の電位をハイ、前記第２の電位をローとしたとき、前記
第１の信号線をプルアップするものである。

【００１６】第７の発明に係る通信用基板誤挿入検出回
路は、第１のビットレートで通信を行う第１の通信用基
板及び第１のビットレートの１／Ｎ（Ｎは正整数）倍の
第２のビットレートで通信を行う第２の通信用基板の双
方を選択的に実装可能な第１のスロットと、前記第２の
通信用基板のみを実装可能な複数の第２のスロットと、
前記各スロットを電気的に接続する第１のバックボード
信号線及び前記第１のスロットを前記第２のスロットそ
れぞれに電気的に接続する第２のバックボード信号線を
有するバックボードとを有し、実装した前記第１の通信
用基板又は前記第２の通信用基板により同期ディジタル
ハイアラーキ勧告に準拠した多重化通信を行う通信装置
に実装可能な前記第２の通信用基板に搭載され、前記第
２のスロットへの挿入時には前記第２のバックボード信
号線と電気的に接続され信号を入力する第１の信号線
と、前記第１の信号線を第１の電位を有する端子と接続
する抵抗手段と、前記抵抗手段が接続された前記第１の
信号線からの信号を出力する信号出力手段と、前記第１
の電位と異なる第２の電位を有し、前記第２のスロット
への挿入時には前記第１のバックボード信号線と電気的
に接続される第２の信号線とを有し、前記信号出力手段
の出力を前記第２の通信用基板の誤挿入判定に用いるも
のである。

【００１７】第８の発明に係る通信用基板誤挿入検出回
路は、第７の発明において、前記第２の通信用基板の前
記第１のスロットへの挿入時、前記第１及び第２の信号
線は、共に前記第１及び第２のバックボード信号線とは
電気的に接続されないものである。

【００１８】

【発明の実施の形態】以下、図面に基づいて、本発明の
好適な実施の形態について説明する。

【００１９】実施の形態１．図１は、実施の形態１にお
ける通信装置のバックボート並びにＳＴＭ−１及びＳＴ
Ｍ−０の各基板の回路構成を示した図である。本実施の
形態における通信装置のバックボード１０には、（ｎ＋
１）個のスロットが設けられている。このうち、第１の
スロットＡには、ＳＴＭ−１基板及びＳＴＭ−０基板の
双方とも実装可能であり、残りの第２のスロットＢ−１
〜Ｂ−ｎには、ＳＴＭ−０基板のみを実装することがで
きる。バックボード１０には、全てのスロットを電気的
に接続する第１のバックボード信号線としての信号線１
１と、スロットＡと各スロットＢ−１〜Ｂ−ｎをそれぞ
れ電気的に接続する第２のバックボード信号線としての
信号線１２とが設けられている。各信号線１１，１２に
接続する各スロットにおけるピンの位置は固定である。

【００２０】また、図１には、各スロットＡ，Ｂ−１〜
Ｂ−ｎに対応させてＳＴＭ−１基板１３及びＳＴＭ−０
基板１４が示されている。ＳＴＭ−１基板１３は、１５
５．５２Ｍｂ／ｓのビットレートで通信を行う通信用基
板であり、ＳＴＭ−０基板１４は、ＳＴＭ−１基板１３
の３分の１の５１．８４Ｍｂ／ｓのビットレートで通信
を行う通信用基板である。各基板１３，１４は、通信を
行うための通信回路と本実施の形態の特徴的な構成であ
る誤挿入検出回路とを有するが、図１には、各基板１
３，１４の誤挿入検出回路のみを示した。誤挿入検出回
路以外の回路は、通常のＳＤＨに準拠した従来と同じ回
路構成でよいため図から省略している。

【００２１】このうち、ＳＴＭ−１基板１３には、スロ
ットＡへの挿入時に信号線１１と電気的に接続される位
置に第１の信号線１５が配線されている。また、スロッ
トＡへの挿入時に信号線１２と電気的に接続される位置
に第２の信号線１６が配線されている。信号線１５に
は、断線時にプルアップするための抵抗１７が接続され
ている。ＳＴＭ−１基板１３には、ダイレクトリセット
機能付きＤタイプトランスペアレントラッチ（以下、単
に「ラッチ」）１８が設けられており、データ入力端子
（Ｄ）からの入力は、上記構成によりＳＴＭ−１基板１
３の内部でプルアップされ、スロットＡへの実装時には
バックボード１０の信号線１１を介してスロットＢ−１
〜Ｂ−ｎに実装された各ＳＴＭ−０基板１４の内部のグ
ランド１９と接続するように配線されている。また、ラ
ッチ１８のイネーブル端子（Ｅ）には、ラッチ１８のデ
ータ出力端子（Ｑ）からの出力を反転したものが入力さ
れる。また、ＳＴＭ−１基板１３の内部に電源電圧の印
加を検出して一定時間のパルスを出力するパワーＯＮ時
リセット回路２０を設け、パワーＯＮリセット信号をラ
ッチ１８のリセット端子（Ｒ）から入力することによ
り、ＳＴＭ−１基板１３を挿入してから一定の時間、ラ
ッチ１８をダイレクトリセットする。また、ラッチ１８
のデータ出力端子（Ｑ）からの出力は、信号反転手段と
してのインバータ２１により反転され、この反転信号
は、スロットＡの実装時にはＳＴＭ−１基板１３より出
力され、バックボード１０の信号線１２を介して各スロ
ットＢ−１〜Ｂ−ｎに実装された各ＳＴＭ−０基板１４
の誤挿入検出回路に入力される。

【００２２】一方、ＳＴＭ−０基板１４には、スロット
Ｂへの挿入時に信号線１２と電気的に接続される位置に
第１の信号線２２が配線されている。この信号線２２に
は、断線時にプルアップするための抵抗２３が接続され
ている。また、ＳＴＭ−０基板１４には、スロットＢへ
の挿入時に信号線１１と電気的に接続される位置にグラ
ンド１９と接続された第２の信号線２４が配線されてい
る。

【００２３】ＳＴＭ−１基板１３では、ラッチ１８の出
力を状態判定に用いる。ラッチ１８の出力が“Ｈ”なら
ば、ＳＴＭ−１基板１３は正常（ＯＫ）であり、“Ｌ”
ならばＳＴＭ−１基板１３は誤挿入と判定される。ま
た、ＳＴＭ−０基板１４では、ＳＴＭ−１基板１３より
受信したラッチ出力の反転信号を各ＳＴＭ−０基板１４
の状態判定に用いる。なお、ＳＴＭ−１基板１３のラッ
チ１８のデータ入力ピンと、ＳＴＭ−０基板１４の状態
判定信号の入力ピンはバックボード上の位置を変えてお
く。図２にこのラッチ１８の真理値表を示す。

【００２４】次に、図を用いて本実施の形態における誤
挿入判定動作について説明する。

【００２５】図３は、ＳＴＭ−１基板１３のみを通信装
置のスロットＡに実装した状態を示した図であり、ま
ず、この状態の誤挿入判定処理から説明する。なお、図
３に示した信号の“Ｈ”又は“Ｌ”の状態は、パワーオ
ン時リセット時間経過後の状態である。

【００２６】通信装置のスロットＡにＳＴＭ−１基板１
３のみを実装した場合、ラッチ１８のＤ入力は開放のま
まであるためプルアップにより“Ｈ”となっている。パ
ワーＯＮ時リセット回路２０によるパワーＯＮリセット
中は、ラッチ１８がダイレクトリセットされているため
ラッチ１８のＱ出力は“Ｌ”となる。また、ラッチ１８
の出力の反転信号を入力とするＥ入力は“Ｈ”、すなわ
ちイネーブル状態となっている。なお、スロットＢ−１
〜Ｂ−ｎに出力する状態判定信号は“Ｈ”である。パワ
ーＯＮリセット時間が経過するとリセットが解除され、
ラッチ１８のＱ出力は“Ｈ”となり、ＳＴＭ−１基板１
３の実装状態は「正常」となる。同時にラッチのＥ入力
は“Ｌ”、すなわちディセーブル状態となる。なお、ス
ロットＢ−１〜Ｂ−ｎに出力する状態判定信号も“Ｌ”
となる。このように、通信装置のスロットＡにＳＴＭ−
１基板１３のみが実装された場合、ＳＴＭ−１基板１３
の誤挿入検出回路は、実装状態が「正常」を示す“Ｈ”
を出力することになる。

【００２７】図４は、ＳＴＭ−１基板１３に続いてスロ
ットＢ−１にＳＴＭ−０基板１４を挿入した状態を示し
た図である。なお、この実装状態は、前述したルールに
従えば、ＳＴＭ−１基板１３は正常であり、後から挿入
しようとしたＳＴＭ−０基板１４は誤挿入である。

【００２８】ＳＴＭ−１基板１３が上記のようにスロッ
トＡに正常に実装されている状態においてスロットＢ−
１にＳＴＭ−０基板１４を挿入すると、ＳＴＭ−１基板
１３のＤ入力はバックボード１０を介してＳＴＭ−０基
板１４の内部でグランド１９に接続されて“Ｌ”となる
が、ラッチ１８のＱ出力は、ディセーブル状態なので変
化しない。従って、ラッチ１８の出力は“Ｈ”のままで
あり、ＳＴＭ−１基板１３の実装状態は「正常」のまま
である。一方、信号線１６、バックボード１０を介して
ＳＴＭ−０基板１４に出力している状態判定信号は
“Ｌ”であるため、ＳＴＭ−０基板１４の状態は「誤挿
入」となる。すなわち、後からＳＴＭ−０基板１４を誤
挿入した場合でもＳＴＭ−１基板１３の実装状態の判定
を行うラッチ１８の出力は変化することがないので、Ｓ
ＴＭ−１基板１３は何ら影響を受けず、かつＳＴＭ−０
基板１４の誤挿入を検出することができる。本実施の形
態では、バックボード１０における信号線１１，１２を
図１に示したように配線したので、ＳＴＭ−０基板１４
をスロットＢ−１からＢ−ｎまでのどのスロットＢに実
装した場合も同様であり、更にＳＴＭ−０基板１４を他
のスロットＢ−２〜Ｂ−ｎに挿入しようとした場合も同
様である。

【００２９】ところで、ＳＴＭ−０基板１４が「誤挿
入」と判定されている状態においてＳＴＭ−１基板１３
を先に抜去すると、ＳＴＭ−０基板１４の状態判定信号
は、入力のプルアップによって“Ｈ”に変わり、ＳＴＭ
−０基板１４の実装状態は「正常」となる。

【００３０】本実施の形態によれば、ＳＴＭ−１基板１
３が正常に実装されている状態において、後からＳＴＭ
−０基板１４を実装しようとしたときには、ＳＴＭ−１
基板１３の実装状態を正常のまま維持し、かつＳＴＭ−
０基板１４の誤挿入を検出することができる。また、ス
ロットＢ−１にＳＴＭ−０基板１４のみを実装した状態
は正常であることから、誤挿入と判定されたＳＴＭ−０
基板１４を実装したまま残し、ＳＴＭ−１基板１３の方
を抜去したときの通信装置における実装状態は誤挿入の
状態ではなくなるが、本実施の形態によれば、ＳＴＭ−
０基板１４の実装状態を何ら特別な操作をすることなく
「正常」と自動的に判定を変更することができる。

【００３１】図５に、スロットＡにＳＴＭ−１基板１３
を実装し、続いてスロットＢ−１にＳＴＭ−０基板１４
を挿入し、その後にＳＴＭ−１基板１３を抜去した上記
一連の動作のタイミングチャートを示す。

【００３２】図６は、スロットＢ−１にＳＴＭ−０基板
１４のみを挿入した状態を示した図であり、次に、この
状態の誤挿入判定処理について説明する。これは、図４
に示した状態からＳＴＭ−１基板１３を抜去した状態と
同じである。

【００３３】通信装置のスロットＢ−１にＳＴＭ−０基
板１４のみを実装した場合、ＳＴＭ−０基板１４の状態
判定信号は、入力のプルアップによって“Ｈ”となるの
で、ＳＴＭ−０基板１４の状態は「正常」となる。この
動作は、スロットＡに実装されていたＳＴＭ−１基板１
３を抜去した上述した場合と同様である。また、ＳＴＭ
−０基板１４をスロットＢ−１からＢ−ｎまでのどのス
ロットＢに実装した場合でも同様であり、更にＳＴＭ−
０基板１４を他のスロットＢ−２〜Ｂ−ｎに挿入しよう
とした場合も同様であり、ＳＴＭ−０基板１４の実装可
能数の範囲内である限り全て「正常」となる。

【００３４】図７は、ＳＴＭ−０基板１４に続いてスロ
ットＡにＳＴＭ−１基板１３を挿入しようとした状態を
示した図である。なお、図７に示した信号の“Ｈ”又は
“Ｌ”の状態は、パワーオン時リセット時間経過後の状
態である。

【００３５】ＳＴＭ−０基板１４が上記のようにスロッ
トＢ−１に正常に実装されている状態においてスロット
ＡにＳＴＭ−１基板１３を挿入すると、ＳＴＭ−１基板
１３におけるパワーＯＮ時リセット回路２０によるパワ
ーＯＮリセット中は、ラッチ１８がダイレクトリセット
されているため、ラッチ１８のＱ出力は“Ｌ”、すなわ
ち「誤挿入」となる。また、ＳＴＭ−０基板１４に出力
され状態判定信号は、インバータ２１により反転され
“Ｈ”となるため、ＳＴＭ−０基板１４の状態は「正
常」のままである。なお、ラッチ１８のＥ入力は、Ｑ出
力を反転した“Ｈ”、すなわちイネーブル状態となって
いる。また、ラッチ１８のＤ入力は、バックボード１０
を介してＳＴＭ−０基板１４の内部でグランド１９に接
続され、“Ｌ”となる。パワーＯＮリセット時間が経過
するとリセットが解除されるが、ラッチ１８のＤ入力は
“Ｌ”なので、ラッチ１８のＱ出力は“Ｌ”のまま維持
される。従って、ＳＴＭ−１基板１３の実装状態は「誤
挿入」となる。なお、このとき、ＳＴＭ−０基板１４に
出力される状態判定信号は“Ｈ”のままなので、ＳＴＭ
−０基板１４の状態は「正常」のままである。

【００３６】以上のように、本実施の形態によれば、後
からＳＴＭ−１基板１３を実装しようとした場合、それ
が「誤挿入」であることを検出することができ、かつ、
ＳＴＭ−０基板１４の状態判定信号の入力が変化するこ
とがないので、ＳＴＭ−０基板１４は何ら影響を受けな
い。なお、本実施の形態では、バックボード１０におけ
る信号線１１，１２を図１に示したように配線したの
で、ＳＴＭ−０基板１４をスロットＢ−１以外のスロッ
トＢ−２〜Ｂ−ｎに実装していても、あるいは他のスロ
ットＢ−２〜Ｂ−ｎにもＳＴＭ−０基板１４が挿入され
ていても同様に動作する。

【００３７】ところで、ＳＴＭ−１基板１３が「誤挿
入」と判定されている状態においてＳＴＭ−０基板１４
を先に抜去すると、ＳＴＭ−１基板１３のラッチ１８の
Ｄ入力はプルアップによって“Ｈ”となるが、このとき
ラッチ１８のＥ入力は“Ｈ”、すなわちイネーブル状態
となっているのでラッチ１８のＱ出力は“Ｈ”となる。
従って、ＳＴＭ−１基板１３の実装状態は「正常」とな
る。なお、ラッチ１８のＱ出力が“Ｈ”になったと同時
にラッチ１８のＥ入力は“Ｌ”、すなわちディセーブル
状態となり、スロットＢ−１〜Ｂ−ｎに出力する状態判
定信号も“Ｌ”となる。

【００３８】本実施の形態によれば、ＳＴＭ−０基板１
４がスロットＢ−１に実装されている状態において、後
からＳＴＭ−１基板１３をスロットＡに実装しようとし
たときには、ＳＴＭ−０基板１４の実装状態を正常のま
ま維持し、かつＳＴＭ−１基板１３の誤挿入を検出する
ことができる。また、スロットＡにＳＴＭ−１基板１３
のみを実装した状態は正常であることから、誤挿入と判
定されたＳＴＭ−１基板１３を実装したまま残し、ＳＴ
Ｍ−０基板１４の方を抜去したときの通信装置における
実装状態は誤挿入の状態ではなくなるが、本実施の形態
によれば、ＳＴＭ−１基板１３の実装状態を何ら特別な
操作をすることなく「正常」と自動的に判定を変更する
ことができる。

【００３９】図８に、スロットＢ−１にＳＴＭ−０基板
１４を実装し、続いてスロットＡにＳＴＭ−１基板１３
を挿入し、その後にＳＴＭ−０基板１４を抜去した上記
一連の動作のタイミングチャートを示す。

【００４０】図９は、スロットＡにＳＴＭ−０基板１４
を挿入した状態を示した図であり、次に、この状態の誤
挿入判定処理について説明する。

【００４１】本実施の形態におけるＳＴＭ−０基板１４
の信号線２２，２４は、スロットＡへの挿入時には共に
バックボードの各信号線１１，１２とは電気的に接続さ
れないように配線されている。従って、ＳＴＭ−０基板
１４がスロットＡに挿入された場合、ＳＴＭ−０基板１
４の状態判定信号は、開放のままであり、入力のプルア
ップによって“Ｈ”となる。これにより、ＳＴＭ−０基
板１４の状態は「正常」となる。本実施の形態における
通信装置のスロットＡには、各基板１３，１４とも実装
可能であるため、実装状態の判定が正しく行われている
ことになる。また、スロットＡへの実装時にＳＴＭ−０
基板１４を他のスロットＢ−１〜Ｂ−ｎのどのスロット
Ｂに追加して挿入したとしても全てのＳＴＭ−０基板１
４は「正常」と判定される。また、ＳＴＭ−０基板１４
が他のスロットＢ−１〜Ｂ−ｎに実装されている状態に
おいて後からスロットＡに挿入するときでも全てのＳＴ
Ｍ−０基板１４は「正常」と判定されることは、上記説
明から明らかである。

【００４２】図１０は、スロットＢ−１にＳＴＭ−１基
板１３を挿入した状態を示した図であり、次に、この状
態の誤挿入判定処理について説明する。

【００４３】上記状態を示した各図には図示しなかった
が、各スロットＢ−１〜Ｂ−ｎには、挿入されたＳＴＭ
−１基板１３の信号線１５と電気的に接続され、バック
ボード１０の内部でグランド２５に接続された第３のバ
ックボード信号線２６が配線されている。

【００４４】通信装置のスロットＢ−１にＳＴＭ−１基
板１３を実装した場合、パワーＯＮ時リセット回路２０
によるパワーＯＮリセット中は、ラッチ１８がダイレク
トリセットされているためラッチ１８のＱ出力は“Ｌ”
となり、「誤挿入」と判定される。また、ラッチ１８の
出力の反転信号を入力とするＥ入力は“Ｈ”、すなわち
イネーブル状態となっている。パワーＯＮリセット時間
が経過するとリセットが解除されるが、ラッチ１８のＤ
入力は、バックボード１０の内部でグランド２５に接続
されるため“Ｌ”のままである。従って、ラッチ１８の
Ｑ出力は“Ｌ”のままであり、ＳＴＭ−１基板１３の実
装状態は「誤挿入」のまま維持される。本実施の形態に
おける通信装置のスロットＢ−１〜Ｂ−ｎには、ＳＴＭ
−０基板１４のみ実装可能であるため、実装状態の判定
が正しく行われていることになる。すなわち、スロット
Ａ以外に挿入されたＳＴＭ−１基板１３の誤挿入を検出
することができる。なお、他のスロットＡ、Ｂ−２〜Ｂ
−ｎにＳＴＭ−０基板１４が実装されていた場合、ＳＴ
Ｍ−０基板１４の実装状態信号の入力は、開放のままで
あるため何ら影響は受けない。

【００４５】以上のように、本実施の形態によれば、通
信装置側に誤挿入検出用のコントローラを設けなくても
基板に搭載した誤挿入検出回路により挿入する基板単体
で誤挿入の検出をすることができる。複数の基板を実装
しようとするときでも各基板の実装状態は、個々に判定
がされる。また、各基板１３，１４での判定結果は、特
に必要でないため他の基板に出力されない。

【００４６】また、後から挿入しようとする基板が誤挿
入の場合でも既に実装している基板の動作に影響を与え
ずにすむ。また、後から挿入しようとする基板が誤挿入
の場合に先に実装していた基板を抜去することによって
誤挿入でなくなるような場合には、誤挿入と判定された
後から挿入した基板の実装状態を正常状態と自動的に認
識させることができる。

【００４７】また、本実施の形態では、以上のような効
果を奏する誤挿入判定回路を単一のラッチを用いて実現
することができる。また、バックボード１０における配
線もコントローラと各スロットとを接続せずにスロット
Ａと各スロットＢ−１〜Ｂ−ｎとを接続するような構成
となるだけで配線数は従来とほぼ同じである。

【００４８】なお、本実施の形態では、ラッチ１８の出
力が“Ｈ”（ハイ）のとき実装状態を正常と判定される
ように構成した。つまり、第１の電位として“Ｈ”（ハ
イ）を、第２の電位として“Ｌ”（ロー）を選択した。
但し、これに限らず逆でも可能である。具体的には、各
抵抗１７，２３を電源のプラスでなくマイナスに接続
し、グランド１９，２５ではなく電源のプラスに接続す
るように構成すれば可能である。

【００４９】実施の形態２．図１１は、本実施の形態に
おける通信装置のバックボート並びにＳＴＭ−１及びＳ
ＴＭ−０の各基板の回路構成を示した図である。本実施
の形態における通信装置のバックボード１０の配線並び
にＳＴＭ−０基板１４の構成は、実施の形態１と同じで
ある。ＳＴＭ−１基板において、上記実施の形態１では
Ｄタイプのダイレクトリセット機能付きのトランスペア
レントラッチを用いて誤挿入検出回路を構成したが、本
実施の形態では、ダイレクトリセット入力端子のないト
ランスペアレントラッチ２７、例えばＤ入力、Ｅ入力、
Ｑ出力及びＱの反転信号を出力する端子を持つ７４７５
ラッチを用いて誤挿入検出回路を構成した。上記実施の
形態１のように、ダイレクトリセット機能の付いたＤタ
イプトランスペアレントラッチを用いることは、ＡＳＩ
Ｃ等の内部回路としては一般的なものであるが、個別論
理ＩＣのＤタイプトランスペアレントラッチとしては７
４７５等ダイレクトリセット機能の無いものが一般的で
ある。本実施の形態では、ラッチ２７の入力にゲート２
８，２９を追加して、パワーＯＮリセット時にＤ入力を
強制的に“Ｌ”、Ｅ入力を強制的に“Ｈ”とすることに
よりラッチ２７の出力を強制的に“Ｌ”とするよう構成
したものであり、動作はダイレクトリセット付きのラッ
チを使った場合と同様である。

【００５０】追加するゲートにより、パワーＯＮリセッ
ト時にＤ入力、Ｅ入力共に強制的に“Ｈ”とし、ＳＴＭ
−１基板１３の状態判定信号としてラッチの出力の反転
信号を用いるよう構成することもできる。また、スリー
ステートのバッファとプルアップを追加し、パワーＯＮ
リセット時にはバッファの出力をハイインピーダンスと
してプルアップによってパワーＯＮリセット時にＤ入
力、Ｅ入力共に強制的に“Ｈ”とし、ＳＴＭ−１基板１
３の状態判定信号としてラッチの出力の反転信号を用い
るよう構成することもできる。

【００５１】なお、上記各実施の形態では、ＳＴＭ−１
基板を第１の通信用基板として、ＳＴＭ−０基板を第２
の通信用基板とした場合を例にしたが、他のＳＴＭ−Ｎ
インタフェースの基板においても適用可能である。ま
た、本実施の形態における通信装置は、ＳＤＨに準拠し
た多重化通信を行う装置に適用できることはいうまでも
ないが、本発明と同様の課題を有する他の通信プロトコ
ルが存在すれば、そのプロトコルにも応用することがで
きる。

【００５２】

【発明の効果】本発明に係る通信装置によれば、通信用
基板の誤挿入検出用の制御基板を搭載しなくても誤挿入
検出回路を有する通信用基板を挿入されたときにはその
誤挿入検出回路を正常に動作させることができる。具体
的には、第１のスロットに第１の通信用基板のみが挿入
されたとき、第１又は第２のスロットに第２の通信用基
板のみが挿入されたとき、及び第１又は第２のスロット
に第２の通信用基板のみが実装されているときに第１又
は第２のスロットに第２の通信用基板が挿入されようと
したときには、実装された各通信用基板の誤挿入検出回
路に正しい実装状態にあると認識させることができる。
また、第１のスロットに第１の通信用基板が実装されて
いるときに第２のスロットに第２の通信用基板が挿入さ
れようとしたとき及び第２のスロットに第２の通信用基
板が実装されているときに第１のスロットに第１の通信
用基板が挿入されようとしたときには、挿入されようと
した通信用基板の誤挿入検出回路に誤挿入であると判定
させることができる。

【００５３】また、第２のスロットに第１の通信用基板
が挿入されようとしたときにも第１の通信用基板の誤挿
入検出回路に誤挿入であると判定させることができる。

【００５４】また、本発明に係る第１の通信用基板に搭
載された通信用基板誤挿入検出回路によれば、第１の通
信用基板の通信装置への実装状態の正常／誤挿入を通信
装置に誤挿入検出用の制御基板が搭載されていなくても
基板単体で行わせることができる。また、通信装置に他
の通信用基板が後から誤挿入されたときでも第１の通信
用基板の動作に影響を受けないようにすることができ
る。また、第１の通信用基板が誤挿入の判定されたとき
でも先に実装されている第２の通信用基板を抜去したと
きには、第１の通信用基板の実装状態を自動的に正常と
認識させることができる。

【００５５】また、単一のラッチで上記効果を奏するこ
とができる。

【００５６】また、本発明に係る第２の通信用基板に搭
載された通信用基板誤挿入検出回路によれば、第２の通
信用基板の通信装置への実装状態の正常／誤挿入を通信
装置に誤挿入検出用の制御基板が搭載されていなくても
基板単体で行わせることができる。また、通信装置に他
の通信用基板が後から誤挿入されたときでも第２の通信
用基板の動作に影響を受けないようにすることができ
る。また、第２の通信用基板が誤挿入の判定されたとき
でも先に実装されている他の通信用基板を抜去したとき
には、第２の通信用基板の実装状態を自動的に正常と認
識させることができる。

【図面の簡単な説明】

【図１】 実施の形態１における通信装置のバックボー
ト並びにＳＴＭ−１及びＳＴＭ−０の各基板の回路構成
を示した図である。

【図２】 実施の形態１におけるＳＴＭ−１基板に実装
されたラッチの真理値表を示した図である。

【図３】 実施の形態１においてＳＴＭ−１基板を通信
装置のスロットＡに実装した状態を示した図である。

【図４】 実施の形態１においてＳＴＭ−１基板に続い
てスロットＢ−１にＳＴＭ−０基板を挿入した状態を示
した図である。

【図５】 実施の形態１においてスロットＡにＳＴＭ−
１基板を実装し、続いてスロットＢ−１にＳＴＭ−０基
板を挿入し、その後にＳＴＭ−１基板を抜去した一連の
動作のタイミングチャートを示した図である。

【図６】 実施の形態１においてスロットＢ−１にＳＴ
Ｍ−０基板のみを挿入した状態を示した図である。

【図７】 実施の形態１においてＳＴＭ−０基板に続い
てスロットＡにＳＴＭ−１基板を挿入しようとした状態
を示した図である。

【図８】 実施の形態１においてスロットＢ−１にＳＴ
Ｍ−０基板を実装し、続いてスロットＡにＳＴＭ−１基
板を挿入し、その後にＳＴＭ−０基板を抜去した上記一
連の動作のタイミングチャートを示した図である。

【図９】 実施の形態１においてスロットＡにＳＴＭ−
０基板を挿入した状態を示した図である。

【図１０】 実施の形態１においてスロットＢ−１にＳ
ＴＭ−１基板を挿入した状態を示した図である。

【図１１】 実施の形態２における通信装置のバックボ
ート並びにＳＴＭ−１及びＳＴＭ−０の各基板の回路構
成を示した図である。

【図１２】 ＳＤＨインタフェースを持つ従来の通信装
置のバックボードを示した概念図である。

【符号の説明】

１０ バックボード、１１，１２，１５，１６，２２，
２４，２６ 信号線、１３ ＳＴＭ−１基板、１４ Ｓ
ＴＭ−０基板、１７，２３ 抵抗、１８ ダイレクトリ
セット機能付きＤタイプトランスペアレントラッチ、１
９，２５ グランド、２０ パワーＯＮ時リセット回
路、２１ インバータ、２８，２９ ゲート。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１のビットレートで通信を行う通信回
   路及び誤挿入検出回路を有する第１の通信用基板及び前
   記第１のビットレートの１／Ｎ（Ｎは正整数）倍の第２
   のビットレートで通信を行う通信回路及び誤挿入検出回
   路を有する第２の通信用基板の双方を選択的に実装可能
   な第１のスロットと、 前記第２の通信用基板のみを実装可能な複数の第２のス
   ロットと、 前記各スロットに実装された前記通信用基板を接続する
   バックボードと、 を有し、実装した前記第１の通信用基板又は前記第２の
   通信用基板の通信回路により同期ディジタルハイアラー
   キ勧告に準拠した多重化通信を行う通信装置において、 前記バックボードには、 前記各スロットを電気的に接続する第１のバックボード
   信号線と、 前記第１のスロットと前記各第２のスロットをそれぞれ
   電気的に接続する第２のバックボード信号線と、 が配線され、 前記第１のバックボード信号線は、前記第１のスロット
   に前記第１の通信用基板が挿入されたときには断線時に
   第１の電位にされる前記第１の通信用基板の誤挿入検出
   回路の入力信号線を接続し、また、前記第１のスロット
   に前記第２の通信用基板が挿入されたときには前記第２
   の通信用基板を電気的に接続せず、また、前記第２のス
   ロットに前記第２の通信用基板が挿入されたときには前
   記第２の通信用基板の前記第１の電位と異なる第２の電
   位を有する信号線を接続し、 前記第２のバックボード信号線は、前記第１のスロット
   に前記第１の通信用基板が挿入されたときには前記第１
   の通信用基板の誤挿入検出回路の出力の反転信号を出力
   する出力信号線を接続し、また、前記第１のスロットに
   前記第２の通信用基板が挿入されたときには前記第２の
   通信用基板を電気的に接続せず、また、前記第２のスロ
   ットに前記第２の通信用基板が挿入されたときには前記
   第２の通信用基板の誤挿入検出回路の入力信号線を接続
   することを特徴とする誤挿入検出回路を有する通信用基
   板対応の通信装置。
2. 【請求項２】 前記バックボードには、更に前記第２の
   スロットに前記第１の通信用基板が挿入されたときに前
   記第１の通信用基板の誤挿入検出回路の入力信号線と接
   続される前記第２の電位を有する第３のバックボード信
   号線が配線され、 前記第１及び第２のバックボード信号線は、前記第２の
   スロットに前記第１の通信用基板が挿入されたときには
   前記第１の通信用基板を電気的に接続しないことを特徴
   とする請求項１記載の誤挿入検出回路を有する通信用基
   板対応の通信装置。
3. 【請求項３】 第１のビットレートで通信を行う第１の
   通信用基板及び第１のビットレートの１／Ｎ（Ｎは正整
   数）倍の第２のビットレートで通信を行う第２の通信用
   基板の双方を選択的に実装可能な第１のスロットと、前
   記第２の通信用基板のみを実装可能な複数の第２のスロ
   ットと、前記各スロットを電気的に接続する第１のバッ
   クボード信号線及び前記第１のスロットを前記第２のス
   ロットそれぞれに電気的に接続する第２のバックボード
   信号線を有するバックボードとを有し、実装した前記第
   １の通信用基板又は前記第２の通信用基板により同期デ
   ィジタルハイアラーキ勧告に準拠した多重化通信を行う
   通信装置に実装可能な前記第１の通信用基板に搭載さ
   れ、 前記第１のスロットへの挿入時には前記第１のバックボ
   ード信号線と電気的に接続される第１の信号線と、 前記第１のスロットへの挿入時には前記第２のバックボ
   ード信号線と電気的に接続される第２の信号線と、 電源電圧の印加を検出して一定時間のパルスを出力する
   パワーオン時リセット回路と、 前記第１の信号線を第１の電位を有する端子と接続する
   抵抗手段と、 前記第１の信号線からの信号をデータ入力信号とし、前
   記パワーオン時リセット回路が出力するパルスの入力時
   には前記第１の電位と異なる第２の電位でラッチ出力
   し、前記パルスの入力時でなくかつイネーブル状態の時
   データ入力信号をそのままラッチ出力し、前記パルスの
   入力時でなくかつディセーブル状態の時出力していた電
   位でそのままラッチ出力するトランスペアレントラッチ
   手段と、 前記トランスペアレントラッチ手段からのラッチ出力を
   反転して前記第２の信号線へ出力する信号反転手段と、 を有し、前記トランスペアレントラッチ手段のラッチ出
   力を前記第１の通信用基板の誤挿入判定に用いることを
   特徴とする通信用基板誤挿入検出回路。
4. 【請求項４】 前記トランスペアレントラッチ手段は、
   前記パワーオン時リセット回路からの出力信号を入力す
   るためのリセット端子と、前記第３の信号線と接続され
   たデータ入力端子と、前記リセット端子からのパルス入
   力時には前記第２の電位でラッチ出力し、前記リセット
   端子からパルス入力がされていない時であってイネーブ
   ル状態時には前記データ入力端子からの入力信号を透過
   的にラッチ出力し、前記リセット端子からパルス入力が
   されていない時であってディセーブル状態の時には出力
   していた電位でそのままラッチ出力するためのデータ出
   力端子と、前記データ出力端子から出力された信号の反
   転信号を入力とするイネーブル端子とを有する単一のラ
   ッチで形成したことを特徴とする請求項３記載の通信用
   基板誤挿入検出回路。
5. 【請求項５】 前記第１の通信用基板の前記第２のスロ
   ットへの挿入時、前記第１の信号線は、前記通信装置の
   バックボードに設けられた前記第２の電位を有する第３
   のバックボード信号線に接続され、前記第２の信号線
   は、前記第１及び第２のバックボード信号線とは電気的
   に接続されないことを特徴とする請求項３記載の通信用
   基板誤挿入検出回路。
6. 【請求項６】 前記抵抗手段は、前記第１の電位をハ
   イ、前記第２の電位をローとしたとき、前記第１の信号
   線をプルアップすることを特徴とする請求項３記載の通
   信用基板誤挿入検出回路。
7. 【請求項７】 第１のビットレートで通信を行う第１の
   通信用基板及び第１のビットレートの１／Ｎ（Ｎは正整
   数）倍の第２のビットレートで通信を行う第２の通信用
   基板の双方を選択的に実装可能な第１のスロットと、前
   記第２の通信用基板のみを実装可能な複数の第２のスロ
   ットと、前記各スロットを電気的に接続する第１のバッ
   クボード信号線及び前記第１のスロットを前記第２のス
   ロットそれぞれに電気的に接続する第２のバックボード
   信号線を有するバックボードとを有し、実装した前記第
   １の通信用基板又は前記第２の通信用基板により同期デ
   ィジタルハイアラーキ勧告に準拠した多重化通信を行う
   通信装置に実装可能な前記第２の通信用基板に搭載さ
   れ、 前記第２のスロットへの挿入時には前記第２のバックボ
   ード信号線と電気的に接続され信号を入力する第１の信
   号線と、 前記第１の信号線を第１の電位を有する端子と接続する
   抵抗手段と、 前記抵抗手段が接続された前記第１の信号線からの信号
   を出力する信号出力手段と、 前記第１の電位と異なる第２の電位を有し、前記第２の
   スロットへの挿入時には前記第１のバックボード信号線
   と電気的に接続される第２の信号線と、 を有し、前記信号出力手段の出力を前記第２の通信用基
   板の誤挿入判定に用いることを特徴とする通信用基板誤
   挿入検出回路。
8. 【請求項８】 前記第２の通信用基板の前記第１のスロ
   ットへの挿入時、前記第１及び第２の信号線は、共に前
   記第１及び第２のバックボード信号線とは電気的に接続
   されないことを特徴とする請求項７記載の通信用基板誤
   挿入検出回路。