JP3159178B2 - Jitter absorption circuit - Google Patents

Jitter absorption circuit

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JP3159178B2 JP19563998A JP19563998A JP3159178B2 JP 3159178 B2 JP3159178 B2 JP 3159178B2 JP 19563998 A JP19563998 A JP 19563998A JP 19563998 A JP19563998 A JP 19563998A JP 3159178 B2 JP3159178 B2 JP 3159178B2
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、位相比較器、LP
F(低域通過フィルタ)及びVCO(電圧制御発振器)
を用いて構成されるクロック同期回路に関し、特に伝送
路クロックに重畳されてくるジッタの吸収および再生ク
ロック周波数の監視方式に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparator, an LP
F (low-pass filter) and VCO (voltage controlled oscillator)
More particularly, the present invention relates to a method of absorbing jitter superimposed on a transmission line clock and a method of monitoring a reproduction clock frequency.

【0002】[0002]

【従来の技術】移動体通信の無線基地局は、高精度な無
線周波数安定度が要求されるので、内部に高精度な無線
周波数を発生する発振器を備える必要があるが、そのよ
うな発振器は、周波数を安定化するため各種補償手段を
備えているために装置が大型化し、かつ高価である。
2. Description of the Related Art Since a radio base station for mobile communication is required to have high-precision radio frequency stability, it is necessary to provide an oscillator internally for generating a high-precision radio frequency. In addition, since various compensating means are provided to stabilize the frequency, the apparatus becomes large and expensive.

【0003】そこで、小型化・簡易化のために、内部に
そのような高精度な発振器を持たないで、伝送路データ
から高精度な伝送路クロックを抽出し、このクロックに
同期したクロックを無線基地局内部で再生して、無線周
波数の基準クロックとする方法が取られている。
Therefore, for miniaturization and simplification, a high-precision transmission line clock is extracted from transmission line data without having such a high-precision oscillator inside, and a clock synchronized with this clock is wirelessly transmitted. A method is used in which a signal is reproduced inside a base station and used as a reference clock of a radio frequency.

【0004】その場合、伝送路クロックには、一般にジ
ッタが重畳されてくるので、高精度のクロックを得るた
めには、このジッタによる再生クロックの周波数安定度
への影響を取り除くことが必要となる。
In this case, jitter is generally superimposed on the transmission line clock. Therefore, in order to obtain a highly accurate clock, it is necessary to remove the influence of the jitter on the frequency stability of the reproduced clock. .

【0005】図4は、従来用いられているジッタ吸収回
路の一例のブロック図を示す。この従来例においては、
伝送路データから抽出された基準クロックとVCO33
で発生した再生クロックが位相比較器31へ入力され
る。一般に、上記基準クロックは、高い周波数安定度の
クロックにジッタが重畳されたものである。
FIG. 4 is a block diagram showing an example of a conventionally used jitter absorbing circuit. In this conventional example,
VCO 33 and reference clock extracted from transmission line data
The reproduced clock generated in is input to the phase comparator 31. Generally, the reference clock is obtained by superimposing jitter on a clock having high frequency stability.

【0006】位相比較器31の出力は、LPF32で平
滑化された後、VCO33へ入力され、その入力レベル
に対応して再生クロックがVCO33から発生される。
即ちこの例においては、基準クロックに重畳されたジッ
タによる変動は、LPF32によって除去される。
[0006] After the output of the phase comparator 31 is smoothed by the LPF 32, it is input to the VCO 33, and a reproduced clock is generated from the VCO 33 in accordance with the input level.
That is, in this example, the fluctuation due to the jitter superimposed on the reference clock is removed by the LPF 32.

【0007】[0007]

【発明が解決しようとする課題】上記の従来例において
は、LPF32のカットオフ周波数よりも十分高いジッ
タの周波数成分は吸収できるが、ジッタのより低い周波
数成分はLPF33を通過してしまうので除去できず、
そのゆるやかな周波数変動がそのまま再生クロックの周
波数変動に現れてしまうという問題がある。
In the above conventional example, the frequency component of the jitter sufficiently higher than the cutoff frequency of the LPF 32 can be absorbed, but the lower frequency component of the jitter passes through the LPF 33 and thus cannot be removed. Without
There is a problem that the gradual frequency fluctuation appears as it is in the frequency fluctuation of the reproduced clock.

【0008】このジッタのより低い周波数成分を除去す
るためには、LPF32のカットオフ周波数をより低く
する必要があるが、LPF32のカットオフ周波数を低
くすると、基準クロックへの初期の同期引込みまでの時
間が長くなってしまうため、あまりカットオフ周波数を
低く設定することはできない。
In order to remove the lower frequency component of the jitter, it is necessary to lower the cutoff frequency of the LPF 32. However, if the cutoff frequency of the LPF 32 is lowered, the time until the initial synchronization with the reference clock is obtained. Since the time becomes long, the cutoff frequency cannot be set too low.

【0009】また、この従来例では、再生クロックに許
容量以上の周波数変動があっても、保守者はその事実を
知ることができないという問題がある。
Further, in this conventional example, there is a problem that even if a reproduced clock has a frequency fluctuation exceeding an allowable amount, a maintenance person cannot know the fact.

【0010】本発明の目的は、上記の問題点に鑑み、ク
ロック初期引込み時間を短く保ちながら、かつ低い周波
数のジッタおよび周期の長いワンダによる変動をも吸収
することができるジッタ除去方式を提供することにあ
る。
In view of the above problems, an object of the present invention is to provide a jitter elimination system capable of absorbing a low-frequency jitter and a fluctuation due to a long-period wander while keeping the clock initial pull-in time short. It is in.

【0011】本発明の他の目的は、再生クロック周波数
変動が許容値を超えた場合に警報を発生する方式を提供
することにある。
Another object of the present invention is to provide a method for generating an alarm when the fluctuation of the reproduction clock frequency exceeds an allowable value.

【0012】[0012]

【課題を解決するための手段】本発明は、位相比較器、
LPF及びVCOを用いて伝送路クロックに同期した再
生クロックを出力するクロック同期回路において、前記
LPFの出力を統計的に監視し、前記LPFのカットオ
フ周波数以下のジッタあるいは周期の長いワンダ成分に
よる再生クロック周波数の変動を取り除くための制御信
号をVCOへ与える制御手段を設けたことを特徴として
いる。
SUMMARY OF THE INVENTION The present invention provides a phase comparator,
In a clock synchronization circuit that outputs a reproduction clock synchronized with a transmission line clock using an LPF and a VCO, the output of the LPF is statistically monitored, and reproduction using jitter or a long-period wander component below the cutoff frequency of the LPF is performed. It is characterized in that control means for providing a control signal to the VCO for removing fluctuations of the clock frequency is provided.

【0013】具体的には、前記制御手段は、前記LPF
出力をディジタルデータに変換するA/D変換器と、こ
のディジタルデータを入力し、LPF出力を統計的に監
視することにより、低い周波数のジッタおよびワンダ成
分を検出し、これらのジッタおよびワンダ成分を取り除
くための制御データを出力するCPU(Central Proces
sing Unit;中央処理装置)と、この制御データをアナ
ログ信号に変換して前記VCOへ供給するD/A変換器
とを備えている。
[0013] More specifically, the control means is configured to control the LPF.
An A / D converter for converting the output into digital data, and inputting the digital data, and statistically monitoring the LPF output to detect low frequency jitter and wander components, and to remove these jitter and wander components. CPU that outputs control data for removal (Central Proces
sing unit (central processing unit) and a D / A converter for converting the control data into an analog signal and supplying the analog signal to the VCO.

【0014】本発明では、LPFの出力レベルをCPU
で監視し、LPFで吸収できない長周期のワンダ変動を
検知した時には、その平均レベルをVCOへ出力するこ
とによりワンダ変動を取り除く。すなわち、LPFとC
PUとを併用しているので、長周期のワンダ成分を除去
するためにLPFのカットオフ周波数を低くする必要は
なく、LPFで吸収できない長周期のワンダ変動はCP
Uで監視し、監視結果を制御信号としてVCOへ出力す
ることにより除去することができる。
In the present invention, the output level of the LPF is determined by the CPU.
When a long-period wander fluctuation that cannot be absorbed by the LPF is detected, the wander fluctuation is removed by outputting the average level to the VCO. That is, LPF and C
Since the PU is used in combination, it is not necessary to lower the cutoff frequency of the LPF in order to remove the long-period wander component.
It can be removed by monitoring with U and outputting the monitoring result as a control signal to the VCO.

【0015】また、電源ON時等のクロック初期引込み
時には、LPFの出力レベルをそのままCPUがVCO
へ出力することにより、LPFのカットオフ周波数で決
まる比較的短い初期引込み時間を保つことができ、一度
同期が外れた後の再引込み時では、CPUから以前にV
COへ設定していた値の平均値を初期値として与えるこ
とにより、再引込み時間の短縮化を図ることができる。
At the time of initial clock pull-in, such as when the power is turned on, the CPU keeps the output level of the LPF unchanged by the CPU.
By outputting to the CPU, a relatively short initial pull-in time determined by the cut-off frequency of the LPF can be maintained.
By giving the average value of the values set to the CO as the initial value, it is possible to reduce the redrawing time.

【0016】さらに、CPUは、VCOへ出力する制御
信号レベルの変動を監視しており、その変動幅が許容値
を超える場合には、CPUから警報発生部へ再生クロッ
ク周波数の異常変動を通知することにより、保守者に再
生クロック周波数の異常変動を通知する。
Further, the CPU monitors the fluctuation of the level of the control signal output to the VCO. If the fluctuation width exceeds the allowable value, the CPU notifies the alarm generator of the abnormal fluctuation of the reproduction clock frequency. Thus, the maintenance person is notified of the abnormal fluctuation of the reproduction clock frequency.

【0017】[0017]

【発明の実施の形態】図1は、本発明の実施の形態を示
すブロック図である。図1において、伝送路データから
抽出された基準クロックとVCO6が発生した再生クロ
ックは、位相比較器1へ入力される。上記基準クロック
には、一般にジッタが重畳されている可能性がある。
FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, a reference clock extracted from transmission path data and a reproduced clock generated by the VCO 6 are input to a phase comparator 1. Generally, jitter may be superimposed on the reference clock.

【0018】位相比較器1の出力は、LPF2で平滑化
され、A/D変換器3によりディジタルデータに変換さ
れる。CPU4はこのディジタルデータを読み込み、そ
のレベルに応じた制御データを出力する。ここで、ジッ
タの短周期で変動する成分はLPF2で吸収し、吸収で
きない長周期のジッタあるいはワンダ成分はCPU4で
吸収するように役割を分担させる。
The output of the phase comparator 1 is smoothed by the LPF 2 and converted into digital data by the A / D converter 3. The CPU 4 reads the digital data and outputs control data according to the level. Here, the component that changes in the short cycle of the jitter is absorbed by the LPF 2, and the long cycle jitter or the wander component that cannot be absorbed is absorbed by the CPU 4.

【0019】CPU4からは、短周期および長周期のジ
ッタ変動を除去したレベル即ち変動幅の平均値が制御デ
ータとして出力され、D/A変換器5によってアナログ
信号に変換されてVCO6へ入力される。VCO6はそ
の入力レベルに対応した周波数の再生クロックを発生す
る。
From the CPU 4, a level from which short- and long-period jitter fluctuation has been removed, that is, an average value of the fluctuation width, is output as control data, converted into an analog signal by the D / A converter 5, and input to the VCO 6. . The VCO 6 generates a reproduced clock having a frequency corresponding to the input level.

【0020】基準クロックの初期引込み時においては、
CPU4はLPF2出力レベルをそのままVCO6へ入
力し、LPF2だけによる短い初期引込み時間を達成す
る。また再引込み時においては、CPU4から以前にV
CO6へ設定していた値の平均値を初期値として与える
ことで再引込み時間の短縮化を図る。
At the time of initial pull-in of the reference clock,
The CPU 4 inputs the output level of the LPF 2 to the VCO 6 as it is, and achieves a short initial pull-in time by the LPF 2 alone. Also, at the time of re-pulling, the CPU 4 previously outputs V
By giving the average value of the values set to CO6 as the initial value, the redrawing time is reduced.

【0021】CPU4は、初期引込みの終了時点よりL
PF2出力のあるサンプリング周期での監視を開始す
る。上記サンプリング周期は、LPF2だけでは吸収で
きないジッタ変動の内最小の周期の変動を十分に監視で
きる程度とする。従って、CPU4ではLPF2で吸収
できる早いジッタ変動に追随して監視する必要はなく、
比較的長い時間間隔でレベル監視と平均化をすれば良い
ためCPU4の処理負荷は重くならない。
The CPU 4 sets L from the end of the initial pull-in.
Monitoring of the PF2 output at a certain sampling period is started. The sampling period is set to such an extent that the minimum period fluctuation of the jitter fluctuation that cannot be absorbed only by the LPF 2 can be sufficiently monitored. Therefore, there is no need for the CPU 4 to monitor following the fast jitter fluctuation that can be absorbed by the LPF 2,
Since the level monitoring and averaging may be performed at relatively long time intervals, the processing load on the CPU 4 does not become heavy.

【0022】また同時に、CPU4はVCO6への制御
信号レベルを監視し、同レベル変動が許容値より大きい
場合、即ち再生クロック周波数変動が許容値を超える場
合は、警報発生部7へ通知し、警報発生部7からの警報
により保守者がその異常を認識することができる。
At the same time, the CPU 4 monitors the level of the control signal to the VCO 6, and if the level fluctuation is larger than the allowable value, that is, if the reproduction clock frequency fluctuation exceeds the allowable value, the CPU 4 notifies the alarm generating unit 7 and issues an alarm. The maintenance person can recognize the abnormality by the alarm from the generating unit 7.

【0023】次に、本発明の動作について、図1およ
び、図2のLPF出力レベル例を参照して説明する。
Next, the operation of the present invention will be described with reference to FIG. 1 and an example of the LPF output level in FIG.

【0024】先ず、電源ON時等基準クロックの初期引
込み時間Tsの間は、CPU4は十分に短いサンプリン
グ間隔T0でLPF2の出力レベルを監視し、読み取っ
たレベルと等しいレベルを逐次VCO6へ入力してい
く。従って、この期間では、図1の回路は、A/D・D
/A変換器およびCPUがなくLPF2の出力がそのま
ま直接にVCO6へ入力される回路と等価な動作を行
い、LPF2の比較的高いカットオフ周波数で決まる短
い時間で引込みが終了する。
First, during the initial pull-in time Ts of the reference clock such as when the power is turned on, the CPU 4 monitors the output level of the LPF 2 at a sufficiently short sampling interval T0 and sequentially inputs a level equal to the read level to the VCO 6. Go. Therefore, during this period, the circuit of FIG.
An operation equivalent to a circuit in which the output of the LPF 2 is directly input directly to the VCO 6 without the / A converter and the CPU is performed, and the pull-in is completed in a short time determined by the relatively high cutoff frequency of the LPF 2.

【0025】引込み終了までの最適な時間Tsは、例え
ば実験により求めることができ、適切なサンプリング周
期T0についても実験により決定することができる。ま
た、一度同期が外れた後の再引込み時においては、VC
O6への制御信号レベルの初期値として、以前同期が保
たれていた時にCPU4が与えていた制御信号レベルの
平均値を用いることにより、再引込みの時間短縮を実現
する。
The optimum time Ts up to the end of the pull-in can be obtained by, for example, an experiment, and an appropriate sampling period T0 can also be determined by an experiment. Also, at the time of re-attachment after synchronization is once lost, VC
As the initial value of the control signal level to O6, the average value of the control signal level given by the CPU 4 when the synchronization was previously maintained is used, thereby shortening the re-pulling time.

【0026】次に、初期引込みあるいは再引込み時間T
sが経過した後は、CPU4はT0より長いサンプリン
グ間隔T1でLPF2の出力レベルを監視し、例えば、
複数回のサンプリング値の平均値を逐次求めてVCO6
への制御データを出力する。また、ある時間T以上の間
隔、例えば図2ではTaとTbで示された間隔でLPF
2出力レベルにピーク‐トゥ‐ピークが現れ、かつその
変動幅が許容できる変動幅Dを超える場合は、例えば図
2ではDaとDbの場合、それぞれそのピーク値の中間
レベル値をVCO6へ出力する。即ち、それぞれLa+
Da/2およびLb+Db/2のレベルを出力する。
Next, the initial pull-in or re-pulling time T
After s has elapsed, the CPU 4 monitors the output level of the LPF 2 at a sampling interval T1 longer than T0, for example,
The average value of a plurality of sampling values is sequentially obtained and VCO 6
Outputs control data to In addition, the LPF is provided at intervals longer than a certain time T, for example, at intervals shown by Ta and Tb in FIG.
2. When a peak-to-peak appears at the output level and the fluctuation range exceeds an allowable fluctuation range D, for example, in the case of Da and Db in FIG. . That is, La +
It outputs the level of Da / 2 and Lb + Db / 2.

【0027】これにより、VCO6への制御出力レベル
変動、即ち再生クロック周波数の変動を抑えることがで
きる。上記サンプリング間隔T1は、例えばLPF2の
出力をVCO6の入力に直結した回路での実験により、
LPF2だけでは吸収できない最小のジッタ変動周期を
測定することにより決定でき、また許容できる最大変動
幅Dは、再生クロックの許容周波数変動幅から決めるこ
とができる。
As a result, it is possible to suppress fluctuations in the control output level to the VCO 6, that is, fluctuations in the reproduction clock frequency. The sampling interval T1 is determined by an experiment using a circuit in which the output of the LPF 2 is directly connected to the input of the VCO 6, for example.
It can be determined by measuring the minimum jitter fluctuation period that cannot be absorbed by the LPF 2 alone, and the allowable maximum fluctuation width D can be determined from the allowable frequency fluctuation width of the reproduced clock.

【0028】また、CPU4は上記動作と同時に、VC
O6への制御出力レベル変動を監視しており、その変動
量がある許容値を超える場合、即ちVCO6が出力する
再生クロックの周波数変動が既定値を超える場合は、そ
の事実を警報発生部7へ通知する。警報発生部7は適切
な方法で、例えば保守用端末にメッセージを表示させる
等により、保守者にその異常を知らせる。
The CPU 4 simultaneously performs the above operation and the VC
The control output level fluctuation to O6 is monitored, and when the fluctuation amount exceeds a certain allowable value, that is, when the fluctuation of the frequency of the reproduced clock output from the VCO 6 exceeds a predetermined value, the fact is notified to the alarm generation unit 7. Notice. The alarm generator 7 informs the maintenance person of the abnormality by an appropriate method, for example, by displaying a message on a maintenance terminal.

【0029】図3は、本発明の他の実施の形態を示すブ
ロック図である。この実施の形態では、複数のLPFか
らの出力レベルを同一のCPUの並列処理により監視
し、それぞれ複数のVCOへジッタ変動吸収後のレベル
を入力することにより、同時に複数の再生クロックを得
る場合にも応用したものである。
FIG. 3 is a block diagram showing another embodiment of the present invention. In this embodiment, the output levels from a plurality of LPFs are monitored by parallel processing of the same CPU, and the levels after jitter fluctuation absorption are input to a plurality of VCOs to obtain a plurality of reproduced clocks simultaneously. Is also applied.

【0030】すなわち、位相比較器11、LPF12、
VCO13からなるクロック同期回路と位相比較器1
9、LPF20、VCO21からなるクロック同期回路
に対する制御データは、同一のCPU15によって並列
処理されてそれぞれのクロック同期回路に出力される。
具体的な制御方法については、図1の実施の形態と同様
であるので、その説明は省略する。
That is, the phase comparator 11, the LPF 12,
Clock Synchronization Circuit Consisting of VCO 13 and Phase Comparator 1
The control data for the clock synchronization circuit including the LPF 20, the LPF 20, and the VCO 21 are processed in parallel by the same CPU 15 and output to the respective clock synchronization circuits.
The specific control method is the same as that of the embodiment of FIG. 1, and the description thereof is omitted.

【0031】[0031]

【発明の効果】本発明によれば、CPUで変動の平均値
を計算してVCOへ入力するため、LPFでは吸収でき
ないような長い変動周期をもつジッタについても吸収す
ることができる。
According to the present invention, since the average value of the fluctuation is calculated by the CPU and input to the VCO, jitter having a long fluctuation period which cannot be absorbed by the LPF can be absorbed.

【0032】また、CPUはLPFで吸収できない長周
期のジッタ成分だけを監視すれば良いので、サンプリン
グ間隔を比較的長くすることができ、CPU処理負荷と
しては重くならず、基準クロックの初期引込み時にはL
PFの出力レベルをそのままVCOへ入力し、再引込み
時には以前の制御信号レベルの平均値を初期値とするこ
とにより、短い引込み時間を維持することができる。
Also, since the CPU only needs to monitor the long-period jitter component that cannot be absorbed by the LPF, the sampling interval can be made relatively long, and the CPU processing load does not become heavy. L
By directly inputting the output level of the PF to the VCO and using the average value of the previous control signal levels as the initial value at the time of re-pulling, a short pull-in time can be maintained.

【0033】さらに、上記構成により、CPUが再生ク
ロック変動の抑制と同時に、その変動を監視することが
できるので、保守者に対して再生クロック周波数の異常
変動を容易に通知することができる。
Further, according to the above configuration, the CPU can monitor the fluctuation of the reproduction clock at the same time as suppressing the fluctuation of the reproduction clock, so that the maintenance person can be easily notified of the abnormal fluctuation of the reproduction clock frequency.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】本発明の動作を説明するための波形図である。FIG. 2 is a waveform chart for explaining the operation of the present invention.

【図3】本発明の他の実施の形態を示すブロック図であ
る。
FIG. 3 is a block diagram showing another embodiment of the present invention.

【図4】従来例を示すブロック図である。FIG. 4 is a block diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

1、11、19、31 位相比較器 2、12、20、32 LPF(低域通過フィルタ) 3、14、17 A/D変換器 4、15 CPU 5、16、18 D/A変換器 6、13、21、33 VCO(電圧制御発振器) 7、22 警報発生部 1, 11, 19, 31 Phase comparator 2, 12, 20, 32 LPF (low-pass filter) 3, 14, 17 A / D converter 4, 15 CPU 5, 16, 18 D / A converter 6, 13, 21, 33 VCO (Voltage Controlled Oscillator) 7, 22 Alarm generator

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 位相比較器、LPF及びVCOを用いて
伝送路クロックに同期した再生クロックを出力するクロ
ック同期回路において、 前記LPF出力をディジタルデータに変換するA/D変
換器と、前記ディジタルデータを入力して前記LPF出
力レベルを監視し、逐次その平均値を求めて制御データ
として出力するCPUと、該制御データをアナログ信号
に変換して前記VCOへ供給するD/A変換器を備えて
いることを特徴とするジッタ吸収回路。
1. A clock synchronization circuit for outputting a reproduction clock synchronized with a transmission line clock using a phase comparator, an LPF and a VCO, wherein the A / D converter converts the LPF output into digital data.
And the LPF output by inputting the digital data.
Monitor the power level and calculate the average
A CPU that outputs the control data as an analog signal
And a D / A converter for converting the voltage to
Jitter circuit characterized in that there.
【請求項2】 前記CPUは、クロック初期引込み時に
は、前記LPFの出力レベルをそのまま制御データとし
て前記VCOへ出力し、再引き込み時では、前記CPU
から以前に前記VCOへ設定していた値の平均値を初期
値データとして与える手段を備えていることを特徴とす
る請求項1記載のジッタ吸収回路。
2. The method according to claim 1, wherein the CPU is adapted to execute a clock initial pull-in operation.
Is to use the output level of the LPF as control data
To the VCO, and at the time of re-pulling, the CPU
From the average value of the value previously set to the VCO
2. The jitter absorbing circuit according to claim 1, further comprising means for giving value data .
【請求項3】 前記CPUは、前記VCOへ出力する制
御信号レベルの変動を監視し、その変動幅が許容値を超
える場合には、警報発生部に対して再生クロック周波数
の異常変動を通知する手段を備えていることを特徴とす
る請求項1記載のジッタ吸収回路。
3. The system according to claim 1 , wherein said CPU controls output to said VCO.
Monitor the fluctuation of the control signal level, and the fluctuation range exceeds the allowable value.
The alarm clock, the recovered clock frequency
2. The jitter absorbing circuit according to claim 1, further comprising means for notifying an abnormal fluctuation of the jitter.
【請求項4】 各々が、位相比較器、LPF及びVCO
を備え、各伝送路クロックに同期した再生クロックをそ
れぞれ出力する複数のクロック同期回路において、 前記複数のLPF出力をそれぞれディジタルデータに変
換する複数のA/D変換器と、前記複数のディジタルデ
ータを入力し、並列処理により前記複数のLPF出力レ
ベルをそれぞれ監視し、逐次その平均値を求めてそれぞ
れの制御データとして出力する共通のCPUと、前記各
制御データをそれぞれアナログ信号に変換して前記各V
COへそれぞれ供給する複数のD/A変換器を備えてい
ことを特徴とするジッタ吸収回路。
(4)Each is a phase comparator, LPF and VCO
The playback clock synchronized with each transmission line clock is provided.
In a plurality of clock synchronous circuits that output respectively, Each of the plurality of LPF outputs is converted into digital data.
A plurality of A / D converters to be converted, and the plurality of digital data
Data, and output the plurality of LPF output levels by parallel processing.
Monitor each bell and calculate its average sequentially
A common CPU that outputs the control data as
The control data is converted into analog signals, and
Equipped with a plurality of D / A converters for supplying CO
To A jitter absorbing circuit characterized by the above.
【請求項5】 前記CPUは、クロック初期引込み時に
は、前記複数のLPFの出力レベルをそのまま制御デー
タとして前記複数のVCOへそれぞれ出力し、再引き込
み時では、前記CPUから以前に前記各VCOへ設定し
ていた値の平均値を各VCOの初期値データとしてそれ
ぞれ与える手段を備えていることを特徴とする請求項4
記載のジッタ吸収回路。
5. The CPU according to claim 1, further comprising:
Is the control data without changing the output levels of the plurality of LPFs.
Output to each of the multiple VCOs as a
At the time of setting, the CPU previously set each VCO
The average value of the values was used as the initial value data for each VCO.
5. A method according to claim 4, further comprising:
The jitter absorbing circuit as described.
【請求項6】 前記CPUは、前記複数のVCOへ出力
する制御信号レベルの変動をそれぞれ監視し、その変動
幅が許容値を超える場合には、警報発生部に対して再生
クロック周波数の異常変動を通知する手段を備えている
ことを特徴とする請求項4記載のジッタ吸収回路。
6. The CPU outputs to the plurality of VCOs.
Monitor the control signal level fluctuations
If the width exceeds the allowable value, play back the alarm
The jitter absorbing circuit according to claim 4, further comprising means for notifying an abnormal change in a clock frequency .
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