JP4206558B2 - Phase fluctuation generating circuit and phase fluctuation generating method - Google Patents

Phase fluctuation generating circuit and phase fluctuation generating method Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、高速デジタル通信方式に対応する伝送装置や基幹網における伝送品質を測定する際に好適な位相変動発生回路、及び位相変動発生方法に関する。
【０００２】
【従来の技術】
近時、情報通信の需要の急増に伴い、伝送速度の高速化と伝送容量の大容量化に対応する通信技術の開発が急務となっている。このような通信技術を評価するための測定技術の確立も要望されており、高速デジタル通信方式に対応する伝送装置や基幹網等の伝送系における伝送品質を評価する測定としては、例えば、その伝送系において発生する位相のゆらぎ成分であるジッタ（高周波数成分）やワンダ（低周波数成分）を検出する位相差測定が行われている。
【０００３】
また、高速デジタル通信方式に対応する伝送系に利用される伝送装置や基幹網等の装置のクロック系を評価するために、評価対象となる装置に入力する送信データ信号に位相変動を与える必要があり、従来は、ＰＬＬ回路を利用して送信データ信号を生成する送信クロック信号に位相変動である上記ジッタやワンダを与えていた。
【０００４】
従来のＰＬＬ回路を利用して位相変動を与える位相変動発生回路１００の回路構成例を図５に示す。図５に示す位相変動発生回路１００では、１段目のＰＬＬ回路１０１が、３２ＫＨｚ（キロヘルツ）の入力信号を、その周波数を２７０倍して８．６４ＭＨｚ（メガヘルツ）の信号を出力し、２段目のＰＬＬ回路１０２が、ＰＬＬ回路１０１から入力された８．６４ＭＨｚの信号の周波数を更に２８８倍して２４８８．３２ＭＨｚの信号を出力するように構成されている。
【０００５】
そして、この２４８８．３２ＭＨｚの出力信号に対して、位相変動を与える回路構成はＰＬＬ回路１０１内に含まれており、その回路構成を図６に示す。図６に示すＰＬＬ回路１０１は、位相検出器（ＰＤ）１１１と、抵抗Ｒ１、Ｒ２による加算回路１１２及び抵抗Ｒ３、コンデンサＣ１を接続した反転増幅器１１３により構成されたループフィルタ回路１１４と、電圧制御発振器（ＶＣＯ）１１５と、分周器１１６とにより構成されている。
【０００６】
位相検出器（ＰＤ）１１１は、基準クロックとなる入力信号（３２ＫＨｚ）と分周器１１６から入力された分周信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路１１４に出力し、ループフィルタ回路１１４は、抵抗Ｒ２に位相変動信号（正弦波による変調信号）が入力されない場合は、抵抗Ｒ１を介して入力された位相差信号を反転増幅して電圧制御発振器１１５に出力し、電圧制御発振器１１５は、反転増幅器１１３から入力された反転増幅信号の電圧変動に応じて、その出力信号の周波数を８．６４ＭＨｚに維持する。
【０００７】
すなわち、ＰＬＬ回路１０１は、電圧制御発振器１１５の出力信号を分周器１１６にも出力し、分周器１１６により１／２７０に分周された分周信号を位相検出器１１１に帰還入力させることにより、その位相変動分を常に補正して出力信号の周波数を一定に維持するように構成されている。
【０００８】
また、ループフィルタ回路１１４において、抵抗Ｒ２に位相変動信号（正弦波による変調信号）が入力された場合は、その入力時点における電圧振幅が位相成分として抵抗Ｒ１に入力された位相差信号が積分された電圧に加算されて、反転増幅器１１３から出力されて電圧制御発振器１１５の出力周波数を変動させるが、電圧制御発振器１１５の出力は分周器１１６により１／２７０に分周されて位相検出器１１１に帰還入力されることにより、抵抗Ｒ１に入力される位相差信号は抵抗Ｒ２に入力した電圧を打ち消すようにＰＬＬ回路１０１を動作させる。その結果、位相検出器１１１に入力される基準クロック信号と帰還クロック信号の位相差は、抵抗Ｒ２に入力される電圧に比例した値となるため、電圧制御発振器１１５からは、抵抗Ｒ２に入力される電圧で制御された位相差を含んだ出力信号が出力される。
【０００９】
このＰＬＬ回路１０１の構成により、位相変動発生回路１００では、その出力信号にワンダを発生させることを可能にしている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のＰＬＬ回路により構成された位相変動発生回路１００にあっては、ループフィルタ回路１１４に含まれたアナログ的な加算回路によってワンダを発生させる位相変動を加算する回路構成になっていたため、その位相変動の最大可変量はＰＬＬ回路１０１の位相比較周波数の範囲で決定されるため、入力信号を３２ＫＨｚ程度の低い周波数に設定するＰＬＬ回路１０１が必要となり、その位相変動量を自由に設定することができないという問題があった。
【００１１】
このため、例えば、ＩＴＵ−Ｔ（国際電気通信連合）勧告のＯ．１７１，２で規定されたＳＤＨ（Synchronuos Digital Hierarchy：同期デジタル・ハイアラーキ）の２．５ＧＨｚのビットレートに対応させる伝送系においては、５７６００ＵＩ（ユニットインターバル）という非常に大きなワンダを評価対象の装置に与える必要があるが、上記従来のＰＬＬ回路により構成された位相変動発生回路１００では、位相変動の最大可変量が位相比較器１０１の位相比較可能な周波数の範囲で制限されるため、ループフィルタ回路１１４に含まれた加算回路に加算する変調信号の振幅も制限されることになり、非常に大きなワンダを発生させることは困難であった。
【００１２】
本発明の課題は、ＰＬＬ回路のように位相変動の最大可変量が位相比較周波数の範囲で制限されることなく、任意の位相変動を発生させることができる位相変動発生回路、及び位相変動発生方法を提供することである。
【００１３】
【課題を解決するための手段】
請求項１記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出回路（例えば、位相検出器２）と、
この位相検出回路から出力された位相差信号を所定の電圧信号に変換する変換回路（例えば、ループフィルタ回路３）と、
この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振回路（例えば、電圧制御発振器４）と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生回路（例えば、変調信号発生部６）と、
前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する分周回路（例えば、マルチプレクサ５）と、
を備えたことを特徴としている。
【００１４】
この請求項１記載の発明の位相変動発生回路によれば、
位相検出回路が、基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力し、変換回路が、この位相検出回路から出力された位相差信号を所定の電圧信号に変換し、電圧制御発振回路が、この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力し、変調信号発生回路が、前記帰還クロック信号の位相を変動させる変調制御信号を生成し、分周回路が、前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する。
【００１５】
請求項４記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出工程と、
この位相検出工程により出力された位相差信号を所定の電圧信号に変換する変換工程と、
この変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振工程と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生工程と、
前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する分周工程と、
を含むことを特徴としている。
【００１６】
この請求項４記載の発明の位相変動発生方法によれば、
位相検出工程により基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力し、変換工程により位相検出工程により出力された位相差信号を所定の電圧信号に変換し、電圧制御発振工程により変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力し、変調信号発生工程により前記帰還クロック信号の位相を変動させる変調制御信号を生成し、分周工程により前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する。
【００１７】
したがって、位相検出における比較周波数範囲に制限されることなく、出力するクロック信号の位相を自由に変動させることができる。
【００１８】
また、この場合、請求項２に記載する発明のように、請求項１記載の位相変動発生回路において、前記変調信号発生回路は、所定周波数で所定振幅の正弦波信号を発生する信号源（例えば、ＤＤＳ６１、Ｄ／Ａコンバータ６２、乗算器６３）と、この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換回路（例えば、Ａ／Ｄコンバータ６４）と、このＡ／Ｄ変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較回路と（例えば、コンパレータ６５１）、前記比較回路の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト回路（例えば、制御部６５）と、を備え、前記分周回路は、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせることが有効である。
【００１９】
この請求項２記載の発明の位相変動発生回路によれば、
前記変調信号発生回路では、信号源が、所定周波数で所定振幅の正弦波信号を発生し、Ａ／Ｄ変換回路が、この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換し、比較回路が、このＡ／Ｄ変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較し、ビットシフト回路が、前記比較回路の比較によるアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力し、前記分周回路では、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせる。
【００２０】
また、この場合、請求項５に記載する発明のように、請求項４記載の位相変動発生方法において、前記変調信号発生工程は、所定周波数で所定振幅の正弦波信号を発生する信号発生工程と、この信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換工程と、このＡ／Ｄ変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較工程と、前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト工程とを含み、前記分周工程は、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせることが有効である。
【００２１】
この請求項５記載の発明の位相変動発生方法によれば、
前記変調信号発生工程では、信号発生工程により所定周波数で所定振幅の正弦波信号を発生し、Ａ／Ｄ変換工程により信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換し、比較工程によりＡ／Ｄ変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較し、ビットシフト工程により前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力し、前記分周工程では、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせる。
【００２２】
したがって、位相比較周波数に関係なく任意な位相変動を出力信号に与えることが可能になり、例えば、非常に大きなワンダを高速ビットレートの伝送系に与えることが可能になる。
【００２３】
また、請求項３に記載する発明のように、請求項１あるいは２記載の位相変動発生回路において、前記分周回路は、マルチプレクサにより構成したことにより、位相可変量を位相検出回路に入力される基準クロック信号に基づく位相比較周波数と関係なく設定できるため、帰還クロック信号の分周比を従来のＰＬＬ回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【００２４】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１〜図４は、本発明を適用した位相変動発生回路の一実施の形態を示す図である。
【００２５】
まず、構成を説明する。
図１は、本実施の形態における位相変動発生回路１の回路構成を示すブロック図である。図１において、位相変動発生回路１は、位相検出器（ＰＤ）２、ループフィルタ回路（ＬＦ）３、電圧制御発振器（ＶＣＯ）４、マルチプレクサ（ＭＵＸ）５、及び変調信号発生部６により構成されたＰＬＬ回路である。
【００２６】
位相検出器（ＰＤ）２は、入力信号（３１１．０４ＭＨｚのクロック信号）とマルチプレクサ５から入力された位相変動信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路３に出力する。
【００２７】
ループフィルタ回路３は、位相検出器２から入力された位相差信号を積分して、位相差に応じた所定の電圧信号を電圧制御発振器４に出力する。
【００２８】
電圧制御発振器４は、ループフィルタ回路３から入力された電圧信号の電圧変動に応じて、その出力信号の周波数を２４８８．３２ＭＨｚに維持する。
【００２９】
マルチプレクサ５は、電圧制御発振器４から入力される出力信号の周波数を基準クロックとして動作し、変調信号発生部６から入力される８ビットパラレルのビットデータを８ビットのシリアルデータに多重化し、位相変動信号として位相検出器２に出力する。すなわち、本実施の形態では、マルチプレクサ５を１／８の分周カウンタとして動作させる。
【００３０】
変調信号発生部６は、図２に示すように、ダイレクトデジタルシンセサイザ（以下、ＤＤＳという）６１、Ｄ／Ａコンバータ６２、乗算器６３、Ａ／Ｄコンバータ６４、及び制御部６５により構成されている。
【００３１】
ＤＤＳ６１は、例えば、３２ビットの分解能を持ち、（２32÷１０6 ）Ｈｚのクロックで動作可能なものを使用すると、その動作クロックの１／１０であるおよそ４００ＫＨｚから１μＨｚまでの正弦波信号を１μＨｚの設定分解能で乗算器６３に出力する。
【００３２】
Ｄ／Ａコンバータ６２は、ＤＤＳ６１から出力される正弦波信号に所望の電圧振幅を与えるための電圧信号を生成して乗算器６３に出力する。
【００３３】
乗算器６３は、ＤＤＳ６１から入力された正弦波信号にＤ／Ａコンバータ６２から入力された電圧信号を乗算して所定電圧振幅の正弦波信号としてＡ／Ｄコンバータ６４に出力する。
【００３４】
Ａ／Ｄコンバータ６４は、例えば、１６ビットの分解能を持ったものを使用すると、乗算器６３から入力された所定電圧振幅の正弦波信号をサンプリングして１６ビット（６５５３６ステップ）のデジタルデータにＡ／Ｄ変換して制御部６５に出力する。
【００３５】
したがって、乗算器６３からは所望の周波数と振幅の正弦波信号を出力させて、Ａ／Ｄコンバータ６４の仕様により所望の分解能のデジタルデータを制御部６５に入力させることができる。
【００３６】
制御部６５は、図３に示すように、コンパレータ（ＣＯＭＰ）６５１、１／Ｎカウンタ６５２、シフトレジスタ（ＳＲ）６５３、及び監視部６５４により構成されている。
【００３７】
コンパレータ６５１は、Ａ／Ｄコンバータ６４から入力された１６ビットのデジタルデータと、自己の出力であるアップ制御信号（Ｕ）またはダウン制御信号（Ｄ）により、１／Ｎカウンタ６５２でアップダウンカウントされた１６ビットのカウントデータとを比較し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が小さければ、図中のアップ制御信号（Ｕ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が大きければ、図中のダウン制御信号（Ｄ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力する。
【００３８】
１／Ｎカウンタ６５２は、１／Ｎ（２16（６５５３６））アップダウンカウンタであり、コンパレータ６５１から入力された２本のアップ／ダウン制御信号に応じてアップダウンカウントし、そのカウントデータをコンパレータ６５１の入力側に出力する。
【００３９】
シフトレジスタ６５３は、８ビットのシフトレジスタであり、コンパレータ６５１から入力された２本のアップ／ダウン制御信号により巡回制御された８ビットのパラレルデータを出力する。シフトレジスタ６５３の出力は監視部６５４により監視され、その８ビットパラレル出力が１６進表示で“０ｆ”，“１ｅ”，“３ｃ”，“７８”，“ｆ０”，“ｅ１”，“ｃ３”，“８７”の何れかでない場合、監視部６５４から入力されるロード信号により“０Ｆ”がシフトレジスタ６５３にロードされる。その結果、シフトレジスタ６５３は、その出力の最上位ビットと最下位ビットが連続したリング条の８ビットデータとした場合、連続した４ビットの“１”と、連続した４ビットの“０”が出力される。
【００４０】
したがって、コンパレータ５６１に入力される１／Ｎカウンタ６５２の１６ビットデータよりＡ／Ｄコンバータ６４から出力される１６ビットのデータの方が小さい場合は、コンパレータ５６１からはダウン制御信号（Ｄ）がシフトレジスタ６５３に出力され、シフトレジスタ６５３では、ローテーションした、例えば、“０ｆ”が“１Ｅ”に変化して出力される。
【００４１】
この制御部６５内のシフトレジスタ６５３から出力される８ビットのパラレルカウント値を位相変調制御信号としてマルチプレクサ５に入力させることにより、通常は１／８分周カウンタと同等に機能して動作するが、上記アップカウントにより１ビットローテイトされた８ビットパラレルデータがシフトレジスタ６５３からマルチプレクサ５に入力されることになり、１回だけその分周比は１／７となり、マルチプレクサ５の出力は１クロックだけ位相が進んだ帰還クロック信号として位相検出器２に出力される。
【００４２】
次に、本実施の形態の動作を説明する。
図１において、位相検出器２は、入力信号（３１１．０４ＭＨｚのクロック信号）とマルチプレクサ５から入力された帰還クロック信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路３に出力する。
【００４３】
ループフィルタ回路３は、位相検出器２から入力された位相差信号を積分して、位相差に応じた所定の電圧信号を電圧制御発振器４に出力すると、電圧制御発振器４は、ループフィルタ回路３から入力された電圧信号の電圧変動に応じて、その出力信号の周波数を２４８８．３２ＭＨｚに維持する。
【００４４】
また、マルチプレクサ５は、電圧制御発振器４から入力される出力信号の周波数を基準クロックにより１／８の分周カウンタとして動作し、変調信号発生部６から入力される８ビットパラレルのビットデータを８ビットのシリアルデータに多重化し、帰還クロック信号として位相検出器２に出力する。
【００４５】
次いで、図２の変調信号発生部６において、ＤＤＳ６１は、１μＨｚの設定分解能で正弦波信号を乗算器６３に出力し、Ｄ／Ａコンバータ６２は、所定の電圧信号を生成して乗算器６３に出力すると、乗算器６３は、ＤＤＳ６１から入力された正弦波信号にＤ／Ａコンバータ６２から入力された電圧信号を乗算して所定電圧振幅の正弦波信号としてＡ／Ｄコンバータ６４に出力する。
【００４６】
Ａ／Ｄコンバータ６４は、乗算器６３から入力された所定電圧振幅の正弦波信号をサンプリングして、１６ビットの分解能でサンプリングした正弦波信号をＡ／Ｄ変換してデジタルデータを制御部６５に出力する。
【００４７】
次いで、図３の制御部６５において、コンパレータ６５１は、Ａ／Ｄコンバータ６４から入力された１６ビットのデジタルデータと、自己の出力であるアップ制御信号（Ｕ）またはダウン制御信号（Ｄ）により、１／Ｎカウンタ６５２でアップダウンカウントされた１６ビットのカウントデータとを比較し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が小さければ、図中のアップ制御信号（Ｕ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が大きければ、図中のダウン制御信号（Ｄ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力する。
【００４８】
シフトレジスタ６５３は、１／Ｎカウンタ６５２とＡ／Ｄコンバータ６４のそれぞれ１６ビットデータの比較によるアップ制御信号あるいはダウン制御信号がコンパレータ６５１から入力されることにより、その２本の制御信号に応じた８ビットパラレルのリング条にシフトするシフトデータをマルチプレクサ５に出力する。
【００４９】
この制御部６５内のシフトレジスタ６５３から出力される８ビットのパラレルカウント値を位相変調制御信号としてマルチプレクサ５に入力させることにより、通常は１／８分周カウンタと同等に機能して動作するが、例えば、上記アップ制御信号あるいはダウン制御信号により１ビットローテイトされた８ビットパラレルデータがシフトレジスタ６５３からマルチプレクサ５に入力される。
【００５０】
例えば、図４に示すように、通常“０Ｆ”ｈの８ビットデータ（０が４ビット、１が４ビット）が出力されていたとすれば、その最上位ビットを最下位ビットにローテーションさせて、一時的に“０”が３ビットの“１Ｅ”ｈになって８ビットのパラレルカウント値が位相変調信号としてマルチプレクサ５に入力されることになり、マルチプレクサ５の出力は１回だけ分周比−１された状態、すなわち、１クロックだけ位相が進んだ位相変動信号として位相検出器２に出力される。
【００５１】
位相検出器２に入力される位相変動信号の分周比が“−１”変化したことにより、位相検出器２からは１クロック分進んだ位相差信号がループフィルタ回路３に出力され、ループフィルタ回路３からは１クロック分進んだ電圧信号が電圧制御発振器４に出力されて、電圧制御発振器４からは１クロック分進んだ位相を補正しようとして出力信号周波数を下げ、帰還クロック信号は少しずつ位相が引き戻される。そして、位相検出回路２に入力される基準クロック信号と帰還クロック信号との位相が所定の位相に戻ったときに、電圧制御発振器４の出力は１クロック分遅れたことになる。
【００５２】
したがって、変調信号発生部６からマルチプレクサ５に与えられる変調信号である８ビットパラレルデータを連続的にローテーションさせるようにすれば、マルチプレクサ５から位相検出器２に１／８の分周比で出力される帰還クロック信号を連続的にシフトさせることができ、電圧制御発振器４から出力される出力信号のクロックを任意なクロック分位相変動させた状態で出力させることが可能になる。
【００５３】
以上のように、本実施の形態における位相変動発生回路１では、位相検出器２に入力させる出力信号の分周信号（位相変動信号）を、位相検出器２における比較周波数範囲に制限されないマルチプレクサ５及び変調信号発生部６により生成する構成としたため、出力信号の位相を自由に変動させることができる。
【００５４】
特に、位相変動発生回路１では、位相比較周波数に関係なく１クロック分の位相変動を出力信号に与えることを可能としたことにより、上記ＩＴＵ−Ｔ勧告のＯ．１７１，２で規定されたＳＤＨの２．５ＧＨｚのビットレートに対応させる伝送系において、５７６００ＵＩ（ユニットインターバル）という非常に大きなワンダを評価対象の装置に与えることが可能になる。
【００５５】
その結果、位相検出器２に入力させる分周クロック信号の分周比を従来のＰＬＬ回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【００５６】
なお、上記実施の形態の位相変動発生回路１において設定した入力信号や出力信号の周波数や、位相変動信号のビット数などは、特に限定されるものではなく、位相変動発生回路１が利用される伝送系に対応させて設定変更可能であることは勿論である。
【００５７】
【発明の効果】
請求項１記載の発明の位相変動発生回路、及び請求項４記載の発明の位相変動発生方法によれば、位相検出における比較周波数範囲に制限されることなく、出力するクロック信号の位相を自由に変動させることができる。
【００５８】
請求項２記載の発明の位相変動発生回路、及び請求項５記載の発明の位相変動発生方法によれば、位相比較周波数に関係なく任意な位相変動を出力信号に与えることが可能になり、例えば、非常に大きなワンダを高速ビットレートの伝送系に与えることが可能になる。
【００５９】
請求項３記載の発明の位相変動発生回路によれば、位相可変量を位相検出回路に入力される基準クロック信号に基づく位相比較周波数と関係なく設定できるため、帰還クロック信号の分周比を従来のＰＬＬ回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態における位相変動発生回路１の回路構成を示すブロック図である。
【図２】図１の変調信号発生部６内の回路構成を示すブロック図である。
【図３】図２の制御部６５内の回路構成を示すブロック図である。
【図４】図１の位相変動発生回路１から出力されたビットデータの一例を示した図である。
【図５】従来の位相変動発生回路１００の回路構成を示すブロック図である。
【図６】図５のＰＬＬ回路１０１内の回路構成を示す図である。
【符号の説明】
１ 位相変動発生回路
２ 位相検出器
３ ループフィルタ回路
４ 電圧制御発振器
５ マルチプレクサ
６ 変調信号発生器
６１ ＤＤＳ
６２ Ｄ／Ａコンバータ
６３ 乗算器
６４ Ａ／Ｄコンバータ
６５ 制御部
６５１ コンパレータ
６５２ １／Ｎカウンタ
６５３ シフトレジスタ
６５４ 監視部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase fluctuation generation circuit and a phase fluctuation generation method suitable for measuring transmission quality in a transmission apparatus or backbone network compatible with a high-speed digital communication system.
[0002]
[Prior art]
Recently, with the rapid increase in demand for information communication, there is an urgent need to develop a communication technology that can cope with an increase in transmission speed and an increase in transmission capacity. The establishment of a measurement technique for evaluating such communication technology is also demanded. As a measurement for evaluating transmission quality in a transmission system such as a transmission apparatus or backbone network corresponding to a high-speed digital communication system, for example, the transmission Phase difference measurement is performed to detect jitter (high frequency component) and wander (low frequency component), which are phase fluctuation components generated in the system.
[0003]
In addition, in order to evaluate the clock system of a transmission device used in a transmission system corresponding to a high-speed digital communication system or a device such as a backbone network, it is necessary to give a phase fluctuation to a transmission data signal input to the device to be evaluated In the prior art, the jitter and wander, which are phase fluctuations, are given to a transmission clock signal that generates a transmission data signal using a PLL circuit.
[0004]
FIG. 5 shows a circuit configuration example of the phase fluctuation generation circuit 100 that applies phase fluctuation using a conventional PLL circuit. In the phase fluctuation generating circuit 100 shown in FIG. 5, the first-stage PLL circuit 101 outputs a signal of 8.64 MHz (megahertz) by multiplying the frequency of the input signal of 32 KHz (kilohertz) by 270. The eye PLL circuit 102 is configured to further multiply the frequency of the 8.64 MHz signal input from the PLL circuit 101 by 288 and output a 2488.32 MHz signal.
[0005]
A circuit configuration that gives a phase fluctuation to the output signal of 2488.32 MHz is included in the PLL circuit 101, and the circuit configuration is shown in FIG. A PLL circuit 101 shown in FIG. 6 includes a phase detector (PD) 111, a loop filter circuit 114 including an adder circuit 112 using resistors R1 and R2, an inverting amplifier 113 connected to a resistor R3, and a capacitor C1, and voltage control. An oscillator (VCO) 115 and a frequency divider 116 are included.
[0006]
The phase detector (PD) 111 detects a phase difference between the input signal (32 KHz) serving as a reference clock and the frequency-divided signal input from the frequency divider 116, and a phase difference of a pulse width corresponding to the phase difference. The signal is output to the loop filter circuit 114. When no phase fluctuation signal (modulated signal by a sine wave) is input to the resistor R2, the loop filter circuit 114 inverts and amplifies the phase difference signal input via the resistor R1. The voltage controlled oscillator 115 maintains the frequency of the output signal at 8.64 MHz according to the voltage fluctuation of the inverted amplified signal input from the inverting amplifier 113.
[0007]
That is, the PLL circuit 101 also outputs the output signal of the voltage controlled oscillator 115 to the frequency divider 116, and feeds back the frequency-divided signal divided by 1/270 by the frequency divider 116 to the phase detector 111. Thus, the phase variation is always corrected to keep the frequency of the output signal constant.
[0008]
Further, in the loop filter circuit 114, when a phase fluctuation signal (a sine wave modulation signal) is input to the resistor R2, the phase difference signal input to the resistor R1 with the voltage amplitude at the input time as a phase component is integrated. The output frequency of the voltage controlled oscillator 115 is changed by being output from the inverting amplifier 113, and the output of the voltage controlled oscillator 115 is divided by 1/270 by the frequency divider 116 to be phase detector 111. The phase difference signal input to the resistor R1 operates the PLL circuit 101 so as to cancel the voltage input to the resistor R2. As a result, the phase difference between the reference clock signal input to the phase detector 111 and the feedback clock signal becomes a value proportional to the voltage input to the resistor R2, so that the voltage controlled oscillator 115 inputs it to the resistor R2. An output signal including the phase difference controlled by the voltage is output.
[0009]
With the configuration of the PLL circuit 101, the phase fluctuation generation circuit 100 can generate wander in the output signal.
[0010]
[Problems to be solved by the invention]
However, the phase fluctuation generation circuit 100 configured by the conventional PLL circuit has a circuit configuration that adds phase fluctuations that generate wander by an analog addition circuit included in the loop filter circuit 114. Since the maximum variable amount of the phase variation is determined within the range of the phase comparison frequency of the PLL circuit 101, the PLL circuit 101 that sets the input signal to a low frequency of about 32 KHz is necessary, and the phase variation amount can be freely set. There was a problem that could not be done.
[0011]
Therefore, for example, ITU-T (International Telecommunications Union) recommendation O.D. In the transmission system corresponding to the 2.5 GHz bit rate of SDH (Synchronuos Digital Hierarchy) defined in 171 and 2, a very large wander of 57600 UI (unit interval) is given to the device to be evaluated. Although necessary, in the phase fluctuation generating circuit 100 configured by the conventional PLL circuit, the maximum variable amount of the phase fluctuation is limited within the frequency range in which the phase comparator 101 can perform phase comparison. The amplitude of the modulation signal to be added to the adding circuit included in the signal is also limited, and it is difficult to generate a very large wander.
[0012]
An object of the present invention is to provide a phase fluctuation generation circuit and a phase fluctuation generation method capable of generating an arbitrary phase fluctuation without limiting the maximum variable amount of phase fluctuation within the range of the phase comparison frequency as in a PLL circuit. Is to provide.
[0013]
[Means for Solving the Problems]
The invention according to claim 1
A phase detection circuit (for example, phase detector 2) that detects a phase difference between the reference clock signal and the feedback clock signal and outputs a phase difference signal;
A conversion circuit (for example, loop filter circuit 3) that converts the phase difference signal output from the phase detection circuit into a predetermined voltage signal;
A voltage-controlled oscillation circuit (for example, voltage-controlled oscillator 4) that outputs a clock signal having a predetermined oscillation frequency in accordance with the voltage value of the voltage signal output from the conversion circuit;
A modulation signal generation circuit (for example, a modulation signal generation unit 6) that generates a modulation control signal that varies the phase of the feedback clock signal;
A frequency dividing circuit that operates at the clock timing of the clock signal output from the voltage controlled oscillation circuit and outputs a feedback clock signal to the phase detection circuit by multiplexing the modulation control signal output from the modulation signal generating circuit (For example, multiplexer 5);
It is characterized by having.
[0014]
According to the phase fluctuation generation circuit of the invention of claim 1,
The phase detection circuit detects the phase difference between the reference clock signal and the feedback clock signal and outputs the phase difference signal. The conversion circuit converts the phase difference signal output from the phase detection circuit into a predetermined voltage signal. The voltage control oscillation circuit outputs a clock signal having a predetermined oscillation frequency according to the voltage value of the voltage signal output from the conversion circuit, and the modulation signal generation circuit varies the phase of the feedback clock signal. A signal is generated, and a frequency dividing circuit operates at the clock timing of the clock signal output from the voltage controlled oscillation circuit, and a feedback clock signal is generated by multiplexing the modulation control signal output from the modulation signal generating circuit. Output to the phase detection circuit.
[0015]
The invention according to claim 4
A phase detection step of detecting a phase difference between the reference clock signal and the feedback clock signal and outputting a phase difference signal;
A conversion step of converting the phase difference signal output by the phase detection step into a predetermined voltage signal;
A voltage-controlled oscillation process for outputting a clock signal having a predetermined oscillation frequency in accordance with the voltage value of the voltage signal output by the conversion process;
A modulation signal generating step for generating a modulation control signal for changing the phase of the feedback clock signal;
A frequency dividing step of operating at a clock timing of the clock signal output by the voltage controlled oscillation step, and outputting a feedback clock signal by multiplexing the modulation control signal output by the modulation signal generating step;
It is characterized by including.
[0016]
According to the phase fluctuation generating method of the invention of claim 4,
The phase detection process detects the phase difference between the reference clock signal and the feedback clock signal and outputs the phase difference signal, and the conversion process converts the phase difference signal output by the phase detection process into a predetermined voltage signal for voltage control. A clock signal having a predetermined oscillation frequency is output according to the voltage value of the voltage signal output by the conversion process by the oscillation process, and a modulation control signal for changing the phase of the feedback clock signal is generated by the modulation signal generation process. It operates at the clock timing of the clock signal output by the voltage controlled oscillation process by the circumferential process, and outputs a feedback clock signal by multiplexing the modulation control signal output by the modulation signal generating process.
[0017]
Therefore, the phase of the output clock signal can be freely changed without being limited to the comparison frequency range in the phase detection.
[0018]
In this case, as in the invention described in claim 2, in the phase fluctuation generating circuit according to claim 1, the modulation signal generating circuit is a signal source that generates a sine wave signal of a predetermined amplitude at a predetermined frequency (for example, , DDS 61, D / A converter 62, multiplier 63), and an A / D conversion circuit (for example, A / D) that samples the sine wave signal output from the signal source at a predetermined timing and converts it into a predetermined digital signal. Converter 64) and a digital signal output from the A / D converter circuit And a comparison circuit that compares the count data of the digital signal that is counted up and down by the counter (for example, the comparator 651), and an up control signal or a down control signal based on the comparison of the comparison circuit is input and the input Modulation control signal with parallel bit configuration according to up control signal or down control signal A bit shift circuit (for example, a control unit 65) for outputting, and the frequency divider circuit multiplexes the modulation control signal of the parallel bit configuration output from the bit shift circuit into the feedback clock signal of the serial bit configuration. It is effective to shift the phase of the serial bit of the feedback clock signal according to the shift state of the bit string in the modulation control signal.
[0019]
According to the phase fluctuation generation circuit of the invention described in claim 2,
In the modulation signal generating circuit, the signal source generates a sine wave signal having a predetermined amplitude at a predetermined frequency, and the A / D converter circuit samples the sine wave signal output from the signal source at a predetermined timing to obtain a predetermined signal. Convert it into a digital signal, Comparison circuit Digital signal output from this A / D conversion circuit Is compared with the count data of the digital signal counted up and down by the counter, A bit shift circuit comprising: A modulation control signal with a parallel bit configuration corresponding to an up control signal or a down control signal by comparison of the comparison circuit The frequency dividing circuit multiplexes the parallel bit modulation control signal output from the bit shift circuit and converts it into a serial bit feedback clock signal, and shifts the bit string in the modulation control signal to a shift state. In response, the phase of the serial bit of the feedback clock signal is shifted.
[0020]
In this case, as in the invention described in claim 5, in the phase fluctuation generation method according to claim 4, the modulation signal generation step includes a signal generation step of generating a sine wave signal having a predetermined frequency and a predetermined amplitude. An A / D conversion step of sampling the sine wave signal output by this signal generation step at a predetermined timing and converting it to a predetermined digital signal, and a digital signal output by this A / D conversion step And a count process of the digital signal counted up and down by the counter, and an up control signal or a down control signal based on the comparison in the comparison process is input, and the input up control signal or down control is input. Outputs modulation control signal of parallel bit configuration according to the signal A bit shift step, wherein the frequency division step multiplexes the modulation control signal of the parallel bit configuration output by the bit shift step and converts it into a feedback clock signal of the serial bit configuration, and a bit string in the modulation control signal It is effective to shift the phase of the serial bit of the feedback clock signal in accordance with the shift state.
[0021]
According to the phase fluctuation generating method of the invention of claim 5,
In the modulation signal generation step, a sine wave signal having a predetermined amplitude at a predetermined frequency is generated by the signal generation step, the sine wave signal output by the signal generation step by the A / D conversion step is sampled at a predetermined timing, and predetermined digital Convert it into a signal By comparison process Digital signal output by A / D conversion process Is compared with the count data of the digital signal counted up and down by the counter, By the bit shift process An up control signal or a down control signal resulting from the comparison in the comparison step is input, and a modulation control signal having a parallel bit configuration corresponding to the input up control signal or down control signal is output. In the frequency dividing step, the modulation control signal having the parallel bit configuration output in the bit shifting step is multiplexed and converted into a feedback clock signal having the serial bit configuration, and according to the shift state of the bit string in the modulation control signal. Thus, the phase of the serial bit of the feedback clock signal is shifted.
[0022]
Therefore, it is possible to give an arbitrary phase fluctuation to the output signal regardless of the phase comparison frequency. For example, a very large wander can be given to the transmission system at a high bit rate.
[0023]
According to a third aspect of the present invention, in the phase fluctuation generating circuit according to the first or second aspect, the frequency dividing circuit is configured by a multiplexer so that the phase variable amount is input to the phase detecting circuit. Since it can be set regardless of the phase comparison frequency based on the reference clock signal, the frequency dividing ratio of the feedback clock signal can be set smaller than that of the conventional PLL circuit, and the design of the phase fluctuation generating circuit becomes easy.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
1 to 4 are diagrams showing an embodiment of a phase fluctuation generating circuit to which the present invention is applied.
[0025]
First, the configuration will be described.
FIG. 1 is a block diagram showing a circuit configuration of a phase fluctuation generating circuit 1 in the present embodiment. In FIG. 1, the phase fluctuation generating circuit 1 includes a phase detector (PD) 2, a loop filter circuit (LF) 3, a voltage controlled oscillator (VCO) 4, a multiplexer (MUX) 5, and a modulation signal generator 6. PLL circuit.
[0026]
The phase detector (PD) 2 detects a phase difference between the input signal (311.04 MHz clock signal) and the phase fluctuation signal input from the multiplexer 5, and a phase difference signal having a pulse width corresponding to the phase difference. Is output to the loop filter circuit 3.
[0027]
The loop filter circuit 3 integrates the phase difference signal input from the phase detector 2 and outputs a predetermined voltage signal corresponding to the phase difference to the voltage controlled oscillator 4.
[0028]
The voltage controlled oscillator 4 maintains the frequency of the output signal at 2488.32 MHz in accordance with the voltage fluctuation of the voltage signal input from the loop filter circuit 3.
[0029]
The multiplexer 5 operates using the frequency of the output signal input from the voltage controlled oscillator 4 as a reference clock, multiplexes the 8-bit parallel bit data input from the modulation signal generator 6 into 8-bit serial data, and changes the phase. The signal is output to the phase detector 2 as a signal. That is, in this embodiment, the multiplexer 5 is operated as a 1/8 frequency division counter.
[0030]
As shown in FIG. 2, the modulation signal generating unit 6 includes a direct digital synthesizer (hereinafter referred to as DDS) 61, a D / A converter 62, a multiplier 63, an A / D converter 64, and a control unit 65. .
[0031]
The DDS 61 has, for example, a 32-bit resolution and (2 32 ÷ 10 6 When a device that can operate with a clock of Hz is used, a sine wave signal from about 400 KHz to 1 μHz, which is 1/10 of the operation clock, is output to the multiplier 63 with a setting resolution of 1 μHz.
[0032]
The D / A converter 62 generates a voltage signal for giving a desired voltage amplitude to the sine wave signal output from the DDS 61 and outputs the voltage signal to the multiplier 63.
[0033]
The multiplier 63 multiplies the voltage signal input from the D / A converter 62 by the sine wave signal input from the DDS 61 and outputs the result to the A / D converter 64 as a sine wave signal having a predetermined voltage amplitude.
[0034]
For example, when the A / D converter 64 having a resolution of 16 bits is used, the sine wave signal having a predetermined voltage amplitude inputted from the multiplier 63 is sampled and converted into 16 bits (65536 steps) of digital data. / D-converted and output to the control unit 65.
[0035]
Accordingly, a sine wave signal having a desired frequency and amplitude can be output from the multiplier 63, and digital data having a desired resolution can be input to the control unit 65 according to the specifications of the A / D converter 64.
[0036]
As shown in FIG. 3, the control unit 65 includes a comparator (COMP) 651, a 1 / N counter 652, a shift register (SR) 653, and a monitoring unit 654.
[0037]
The comparator 651 counts up / down by the 1 / N counter 652 based on the 16-bit digital data input from the A / D converter 64 and the up control signal (U) or the down control signal (D) as its output. If the comparison result is smaller than the 16-bit data input from the A / D converter 64, the high level is set to 1 / N from the up control signal (U) in the figure. If the 16-bit data output to the counter 652 and the shift register 653 and the comparison result from the A / D converter 64 is larger, the high level is changed from the down control signal (D) in the figure to the 1 / N counter. 652 and the shift register 653.
[0038]
The 1 / N counter 652 is 1 / N (2 16 (65536)) An up / down counter that counts up / down according to two up / down control signals input from the comparator 651 and outputs the count data to the input side of the comparator 651.
[0039]
The shift register 653 is an 8-bit shift register, and outputs 8-bit parallel data that is cyclically controlled by two up / down control signals input from the comparator 651. The output of the shift register 653 is monitored by the monitoring unit 654, and the 8-bit parallel output is “0f”, “1e”, “3c”, “78”, “f0”, “e1”, “c3” in hexadecimal notation. , “87”, “0F” is loaded into the shift register 653 by the load signal input from the monitoring unit 654. As a result, the shift register 653 has a continuous 4-bit “1” and a continuous 4-bit “0” when the most significant bit and the least significant bit of the output are continuous 8-bit data. Is output.
[0040]
Therefore, when the 16-bit data output from the A / D converter 64 is smaller than the 16-bit data of the 1 / N counter 652 input to the comparator 561, the down control signal (D) is shifted from the comparator 561. In the shift register 653, for example, “0f” after rotation is changed to “1E” and output.
[0041]
Although an 8-bit parallel count value output from the shift register 653 in the control unit 65 is input to the multiplexer 5 as a phase modulation control signal, it normally functions and operates in the same manner as a 1/8 frequency division counter. Then, the 8-bit parallel data rotated by 1 bit by the up-counting is input from the shift register 653 to the multiplexer 5, and the division ratio becomes 1/7 only once, and the output of the multiplexer 5 is only one clock. It is output to the phase detector 2 as a feedback clock signal whose phase has advanced.
[0042]
Next, the operation of the present embodiment will be described.
In FIG. 1, a phase detector 2 detects a phase difference between an input signal (311.04 MHz clock signal) and a feedback clock signal input from a multiplexer 5, and a phase difference having a pulse width corresponding to the phase difference. The signal is output to the loop filter circuit 3.
[0043]
When the loop filter circuit 3 integrates the phase difference signal input from the phase detector 2 and outputs a predetermined voltage signal corresponding to the phase difference to the voltage controlled oscillator 4, the voltage controlled oscillator 4 The frequency of the output signal is maintained at 2488.32 MHz in accordance with the voltage fluctuation of the voltage signal input from.
[0044]
Further, the multiplexer 5 operates as a frequency counter of 1/8 of the frequency of the output signal input from the voltage controlled oscillator 4 based on the reference clock, and converts the 8-bit parallel bit data input from the modulation signal generator 6 into 8 bits. It is multiplexed into bit serial data and output to the phase detector 2 as a feedback clock signal.
[0045]
2, the DDS 61 outputs a sine wave signal to the multiplier 63 with a setting resolution of 1 μHz, and the D / A converter 62 generates a predetermined voltage signal and supplies it to the multiplier 63. When output, the multiplier 63 multiplies the sine wave signal input from the DDS 61 by the voltage signal input from the D / A converter 62 and outputs the result to the A / D converter 64 as a sine wave signal having a predetermined voltage amplitude.
[0046]
The A / D converter 64 samples the sine wave signal having a predetermined voltage amplitude input from the multiplier 63, A / D converts the sampled sine wave signal with a resolution of 16 bits, and supplies the digital data to the control unit 65. Output.
[0047]
Next, in the control unit 65 of FIG. 3, the comparator 651 uses the 16-bit digital data input from the A / D converter 64 and the up control signal (U) or the down control signal (D) as its output. The 16-bit count data up / down counted by the 1 / N counter 652 is compared. If the comparison result is smaller than the 16-bit data input from the A / D converter 64, the up control signal in FIG. The high level is output from (U) to the 1 / N counter 652 and the shift register 653, and if the comparison result is larger than the 16-bit data input from the A / D converter 64, the down control signal ( From D), the high level is output to the 1 / N counter 652 and the shift register 653.
[0048]
The shift register 653 receives an up control signal or a down control signal based on a comparison of 16-bit data of the 1 / N counter 652 and the A / D converter 64 from the comparator 651, and responds to the two control signals. Shift data shifted to an 8-bit parallel ring is output to the multiplexer 5.
[0049]
Although an 8-bit parallel count value output from the shift register 653 in the control unit 65 is input to the multiplexer 5 as a phase modulation control signal, it normally functions and operates in the same manner as a 1/8 frequency division counter. For example, 8-bit parallel data rotated by 1 bit by the up control signal or the down control signal is input from the shift register 653 to the multiplexer 5.
[0050]
For example, as shown in FIG. 4, if 8-bit data (0 is 4 bits and 1 is 4 bits) is normally output as “0F” h, the most significant bit is rotated to the least significant bit, Temporarily, “0” becomes 3 bits “1E” h, and an 8-bit parallel count value is input to the multiplexer 5 as a phase modulation signal, and the output of the multiplexer 5 is divided only once. 1 is output to the phase detector 2 as a phase fluctuation signal whose phase has advanced by one clock.
[0051]
The phase difference signal advanced by one clock is output from the phase detector 2 to the loop filter circuit 3 due to the change in the frequency division ratio of the phase fluctuation signal input to the phase detector 2 by “−1”, and the loop filter A voltage signal advanced by one clock is output from the circuit 3 to the voltage controlled oscillator 4, and the output signal frequency is lowered to correct the phase advanced by one clock from the voltage controlled oscillator 4, and the feedback clock signal is gradually phased. Is pulled back. When the phase of the reference clock signal and the feedback clock signal input to the phase detection circuit 2 returns to a predetermined phase, the output of the voltage controlled oscillator 4 is delayed by one clock.
[0052]
Therefore, if the 8-bit parallel data, which is the modulation signal supplied from the modulation signal generator 6 to the multiplexer 5, is continuously rotated, the multiplexer 5 outputs it to the phase detector 2 at a frequency division ratio of 1/8. The feedback clock signal can be shifted continuously, and the clock of the output signal output from the voltage controlled oscillator 4 can be output in a state in which the phase is changed by an arbitrary clock.
[0053]
As described above, in the phase fluctuation generation circuit 1 according to the present embodiment, the frequency division signal (phase fluctuation signal) of the output signal input to the phase detector 2 is not limited to the comparison frequency range in the phase detector 2. Since the modulation signal generator 6 generates the output signal, the phase of the output signal can be freely changed.
[0054]
In particular, the phase fluctuation generation circuit 1 can provide the output signal with a phase fluctuation of one clock regardless of the phase comparison frequency, so that the ITU-T recommendation O.D. In the transmission system corresponding to the 2.5 GHz bit rate of SDH defined in 171 and 2, a very large wander of 57600 UI (unit interval) can be given to the device to be evaluated.
[0055]
As a result, the division ratio of the divided clock signal input to the phase detector 2 can be set smaller than that of the conventional PLL circuit, and the design of the phase fluctuation generating circuit is facilitated.
[0056]
The frequency of the input signal and output signal set in the phase fluctuation generation circuit 1 of the above embodiment, the number of bits of the phase fluctuation signal, etc. are not particularly limited, and the phase fluctuation generation circuit 1 is used. Of course, the setting can be changed corresponding to the transmission system.
[0057]
【The invention's effect】
According to the phase fluctuation generation circuit of the first aspect of the invention and the phase fluctuation generation method of the fourth aspect of the invention, the phase of the output clock signal can be freely set without being limited to the comparison frequency range in the phase detection. Can be varied.
[0058]
According to the phase fluctuation generation circuit of the invention of claim 2 and the phase fluctuation generation method of the invention of claim 5, it is possible to give an arbitrary phase fluctuation to the output signal regardless of the phase comparison frequency, for example, Therefore, it becomes possible to give a very large wander to a transmission system with a high bit rate.
[0059]
According to the phase fluctuation generation circuit of the third aspect of the present invention, the variable amount of phase can be set regardless of the phase comparison frequency based on the reference clock signal input to the phase detection circuit. Therefore, the phase fluctuation generating circuit can be easily designed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a circuit configuration of a phase fluctuation generating circuit 1 according to an embodiment to which the present invention is applied.
2 is a block diagram showing a circuit configuration in a modulation signal generation unit 6 of FIG. 1;
3 is a block diagram showing a circuit configuration in a control unit 65 of FIG. 2;
4 is a diagram showing an example of bit data output from the phase fluctuation generation circuit 1 of FIG. 1; FIG.
5 is a block diagram showing a circuit configuration of a conventional phase fluctuation generating circuit 100. FIG.
6 is a diagram showing a circuit configuration in the PLL circuit 101 of FIG. 5. FIG.
[Explanation of symbols]
1 Phase fluctuation generator
2 Phase detector
3 Loop filter circuit
4 Voltage controlled oscillator
5 Multiplexer
6 Modulation signal generator
61 DDS
62 D / A converter
63 multiplier
64 A / D converter
65 Control unit
651 Comparator
652 1 / N counter
653 shift register
654 Monitoring unit

Claims (5)

基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出回路と、
この位相検出回路から出力された位相差信号を所定の電圧信号に変換する変換回路と、
この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振回路と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生回路と、
前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する分周回路と、
を備えたことを特徴とする位相変動発生回路。A phase detection circuit that detects a phase difference between the reference clock signal and the feedback clock signal and outputs a phase difference signal;
A conversion circuit that converts the phase difference signal output from the phase detection circuit into a predetermined voltage signal;
A voltage-controlled oscillation circuit that outputs a clock signal having a predetermined oscillation frequency in accordance with the voltage value of the voltage signal output from the conversion circuit;
A modulation signal generating circuit for generating a modulation control signal for changing the phase of the feedback clock signal;
A frequency dividing circuit that operates at the clock timing of the clock signal output from the voltage controlled oscillation circuit and outputs a feedback clock signal to the phase detection circuit by multiplexing the modulation control signal output from the modulation signal generating circuit When,
A phase fluctuation generating circuit comprising: 前記変調信号発生回路は、
所定周波数で所定振幅の正弦波信号を発生する信号源と、
この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換回路と、
このＡ／Ｄ変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較回路と、
前記比較回路の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト回路と、を備え、
前記分周回路は、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相を変動させることを特徴とする請求項１記載の位相変動発生回路。The modulation signal generation circuit includes:
A signal source that generates a sine wave signal of a predetermined amplitude at a predetermined frequency;
An A / D conversion circuit that samples the sine wave signal output from the signal source at a predetermined timing and converts the signal into a predetermined digital signal;
A comparison circuit for comparing the digital signal output from the A / D conversion circuit with the count data of the digital signal counted up and down by the counter;
A bit shift circuit that receives an up control signal or a down control signal by comparison of the comparison circuit, and outputs a modulation control signal of a parallel bit configuration corresponding to the input up control signal or down control signal ;
The frequency dividing circuit multiplexes the parallel bit modulation control signal output from the bit shift circuit and converts the multiplexed control signal into a serial bit feedback clock signal, and changes the bit sequence in the modulation control signal according to the shift state of the bit string. 2. The phase variation generating circuit according to claim 1, wherein the phase of the serial bit of the feedback clock signal is varied. 前記分周回路は、マルチプレクサにより構成したことを特徴とする請求項１あるいは２記載の位相変動発生回路。  3. The phase fluctuation generating circuit according to claim 1, wherein the frequency dividing circuit is constituted by a multiplexer. 基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出工程と、
この位相検出工程により出力された位相差信号を所定の電圧信号に変換する変換工程と、
この変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振工程と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生工程と、
前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する分周工程と、
を含むことを特徴とする位相変動発生方法。A phase detection step of detecting a phase difference between the reference clock signal and the feedback clock signal and outputting a phase difference signal;
A conversion step of converting the phase difference signal output by the phase detection step into a predetermined voltage signal;
A voltage-controlled oscillation process for outputting a clock signal having a predetermined oscillation frequency in accordance with the voltage value of the voltage signal output by the conversion process;
A modulation signal generating step for generating a modulation control signal for changing the phase of the feedback clock signal;
A frequency dividing step of operating at a clock timing of the clock signal output by the voltage controlled oscillation step, and outputting a feedback clock signal by multiplexing the modulation control signal output by the modulation signal generating step;
A phase variation generating method characterized by comprising: 前記変調信号発生工程は、
所定周波数で所定振幅の正弦波信号を発生する信号発生工程と、
この信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換工程と、
このＡ／Ｄ変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較工程と、
前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト工程と、を含み、
前記分周工程は、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相を変動させることを特徴とする請求項４記載の位相変動発生方法。The modulation signal generation step includes
A signal generating step for generating a sine wave signal of a predetermined amplitude at a predetermined frequency;
A / D conversion step of sampling the sine wave signal output by this signal generation step at a predetermined timing and converting it to a predetermined digital signal;
A comparison step of comparing the digital signal output by the A / D conversion step with the count data of the digital signal counted up and down by the counter;
A bit shift step of inputting an up control signal or a down control signal resulting from the comparison in the comparison step, and outputting a modulation control signal of a parallel bit configuration corresponding to the input up control signal or down control signal ,
The frequency dividing step multiplexes the modulation control signal of the parallel bit configuration output by the bit shift step to convert it into a feedback clock signal of the serial bit configuration, and changes the bit sequence according to the shift state of the bit string in the modulation control signal. 5. The phase variation generation method according to claim 4, wherein the phase of the serial bit of the feedback clock signal is varied.
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