JPH08340254A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
- Publication number
- JPH08340254A JPH08340254A JP7144542A JP14454295A JPH08340254A JP H08340254 A JPH08340254 A JP H08340254A JP 7144542 A JP7144542 A JP 7144542A JP 14454295 A JP14454295 A JP 14454295A JP H08340254 A JPH08340254 A JP H08340254A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- phase
- dds
- synthesizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 20
- 239000013078 crystal Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、移動通信等の分野に使
用されるもので、基準信号に位相同期させるＰＬＬ型の
周波数シンセサイザであり、其のＰＬＬが、広い周波数
の同期範囲を保ちながら高いＲＦ周波数帯の信号を細か
い周波数ステップで出力することが出来る周波数シンセ
サイザに関するものである。そして特に外部から発生周
波数を位相インクリメント値（Δφ）のデータとして与
えた周波数設定データを、発生周波数より高い周波数の
基準入力クロックの１周期毎に加算累積する事により，
入力クロック周波数の 1/2以下の任意の周波数の信号を
直接ディジタル的に発生するシンセサイザＤＤＳ（ Dir
ect Digital Synthesizer 直接・ディジタル・シンセサ
イザ）を利用した周波数シンセサイザに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in the field of mobile communication and the like, and is a PLL type frequency synthesizer which is phase-synchronized with a reference signal, the PLL maintaining a wide frequency synchronization range. The present invention relates to a frequency synthesizer capable of outputting a signal in a high RF frequency band in fine frequency steps. Then, in particular, by adding and accumulating the frequency setting data in which the generated frequency is externally given as the data of the phase increment value (Δφ) for each cycle of the reference input clock having a frequency higher than the generated frequency,
A synthesizer DDS (Dir which directly digitally generates a signal of any frequency less than 1/2 of the input clock frequency
ect Digital Synthesizer A frequency synthesizer using a direct digital synthesizer).
【０００２】[0002]
【従来の技術】図６は従来の最も一般的なＰＬＬ型の周
波数シンセサイザの構成例である。同図において、１は
位相比較の際に基準位相を与える局部発振源、２は位相
比較器、３はループフィルタ、17は電圧制御発振器(VC
O) 、8 は分周比Ｎの分周器、9は出力端子である。この
従来例の動作について説明すると、VCO 17の出力(fo)を
分周器8 でＮ分周した出力信号(fo/N)と基準の局部発振
源1 の出力信号(fr)の位相とを、位相比較器2 にて位相
比較する。そして此の位相比較器2 の出力の位相差を表
す誤差信号を、ループフィルタ3 を介し直流電圧とし、
VCO 17の発振周波数を変える制御電圧として印加する。
すると、分周器8 の出力(fo/N)と局部発振源1 の出力(f
r)の両方の周波数と位相とが一致するように位相同期ル
ープＰＬＬが動作する。この時の周波数シンセサイザの
出力周波数foは、次式で表せる。 fo＝fr・N ──(1). この図６の様な周波数シンセサイ
ザでは、ＰＬＬが同期状態を保持する周波数範囲は、VC
O 17の周波数を変える周波数変調感度に依存するが、VC
O 17として例えば水晶発振器を使用した場合を考える
と、周波数を変えられる範囲は、せいぜい数百ppm であ
り、より広い周波数範囲の位相同期を必要とする場合に
は適当でない。また、VCO 17は通常、アナログ素子によ
り構成されるので、周囲温度や電源電圧の変動による発
振周波数の変動もあって結果的に、上記図６の周波数シ
ンセサイザのＰＬＬの同期する周波数範囲を狭める要因
となっていた。2. Description of the Related Art FIG. 6 shows an example of the configuration of a conventional most common PLL type frequency synthesizer. In the figure, 1 is a local oscillation source that gives a reference phase at the time of phase comparison, 2 is a phase comparator, 3 is a loop filter, 17 is a voltage controlled oscillator (VC).
O) and 8 are frequency dividers with a division ratio N, and 9 is an output terminal. Explaining the operation of this conventional example, the output signal (fo / N) obtained by dividing the output (fo) of the VCO 17 by the frequency divider 8 by N and the phase of the output signal (fr) of the reference local oscillation source 1 are compared. , Phase comparator 2 compares the phases. Then, the error signal representing the phase difference of the output of the phase comparator 2 is converted into a DC voltage via the loop filter 3,
It is applied as a control voltage that changes the oscillation frequency of VCO 17.
Then, the output of frequency divider 8 (fo / N) and the output of local oscillation source 1 (f
The phase-locked loop PLL operates so that both the frequency and the phase of r) match. The output frequency fo of the frequency synthesizer at this time can be expressed by the following equation. fo ＝ fr ・ N ── (1). In the frequency synthesizer as shown in Fig. 6, the frequency range in which the PLL keeps the synchronization state is VC.
It depends on the frequency modulation sensitivity that changes the frequency of O 17, but VC
Considering the case where a crystal oscillator is used as O 17, for example, the range in which the frequency can be changed is several hundred ppm at most, which is not suitable when phase synchronization in a wider frequency range is required. Further, since the VCO 17 is usually composed of analog elements, there are fluctuations in the oscillation frequency due to fluctuations in the ambient temperature and the power supply voltage, and as a result, factors that narrow the frequency range in which the PLL of the frequency synthesizer in FIG. 6 is synchronized. It was.
【０００３】より広い周波数範囲の出力信号を発生でき
る別の周波数シンセサイザとして、図７に示す如き、Ｄ
ＤＳ（直接ディジタル合成シンセサイザ）がある。図７
において、18は位相アキュムレータ、19は外部から位相
インクリメント値Δφとして与えられる周波数設定デー
タの入力端子、20はメモリ、21は D/Aコンバータ、22は
低域フィルタ、7 は DDS入力クロック、23はＤＤＳであ
る。As another frequency synthesizer capable of generating an output signal in a wider frequency range, as shown in FIG.
There is DS (Direct Digital Synthesis Synthesizer). Figure 7
, 18 is a phase accumulator, 19 is an input terminal for frequency setting data that is externally given as the phase increment value Δφ, 20 is a memory, 21 is a D / A converter, 22 is a low-pass filter, 7 is a DDS input clock, and 23 is It is DDS.
【０００４】このＤＤＳ23の動作を説明すると、メモリ
20には、与えられた位相データを振幅データに変換する
データが格納されていて、位相アキュムレータ18が、入
力クロック7(周波数fck ) の１周期毎に、入力端子19の
周波数設定データ（位相インクリメント値Δφ）に応じ
てメモリ20から読み出した位相データを、振幅データ
（ディジタル値）に変換する。その後、 D/Aコンバータ
21によりアナログ電圧値に変換され、低域フィルタ22を
通し出力する。ここで、位相アキュムレータ18が前値に
加算し累積するデータのビット数をｂとすると、ＤＤＳ
23の出力周波数fdは、次式で与えられる。 fd＝(f
ck・Δφ)/ 2b ──(2) 例えば fck＝30 MHz, fd＝7.5 MHz, b＝32とすると、fd
＝7.5 MHz ＝( 30 MHz・Δφ)/232, Δφ＝(7.5 MHz)
(232)/ 30 MHz＝230 ＝40000000 (hex)となる。この場
合、ＤＤＳ23の出力周波数fdは、外部入力の周波数設定
データΔφの設定により、広い周波数範囲の出力とする
ことが出来るが、符号化・復号化における標本化定理に
より、出力周波数fdは、入力クロック7 の周波数fck の
1/2を越えることは出来ず、実際にはクロック周波数fc
k の 1/3〜1/4 以下の低い周波数となるので、高い周波
数の出力信号を得る事は出来ないという問題点があっ
た。The operation of the DDS 23 will be described below.
Data for converting the given phase data into amplitude data is stored in 20. The phase accumulator 18 sets the frequency setting data (phase increment) of the input terminal 19 for each cycle of the input clock 7 (frequency fck). The phase data read from the memory 20 according to the value Δφ) is converted into amplitude data (digital value). After that, D / A converter
It is converted into an analog voltage value by 21 and output through a low-pass filter 22. Here, if the number of bits of data that the phase accumulator 18 adds to the previous value and accumulates is b, then DDS
The output frequency fd of 23 is given by the following equation. fd ＝ (f
ck ・ Δφ) / 2 b ── (2) For example, if fck = 30 MHz, fd = 7.5 MHz, b = 32, then fd
= 7.5 MHz = (30 MHz ・ Δφ) / 2 32 , Δφ = (7.5 MHz)
(2 32 ) / 30 MHz = 2 30 = 40000000 (hex). In this case, the output frequency fd of the DDS 23 can be an output in a wide frequency range by setting the frequency setting data Δφ of the external input, but the output frequency fd is determined by the sampling theorem in encoding / decoding. Clock 7 frequency fck
It cannot exceed 1/2, and the clock frequency fc is actually
Since the frequency is as low as 1/3 to 1/4 or less of k, there was a problem that an output signal of high frequency could not be obtained.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、上記の図６
の従来のＰＬＬと図７の従来のＤＳＳの周波数シンセサ
イザの問題点を解決する為になされたものであり、ＰＬ
Ｌとして広い周波数範囲で同期を保持しながら，出力と
して高い周波数も出力できるような、周波数シンセサイ
ザを実現することを其の目的とする。The present invention is based on the above-mentioned FIG.
The conventional PLL and the conventional DSS frequency synthesizer shown in FIG.
It is an object of the present invention to realize a frequency synthesizer that can output a high frequency as an output while maintaining synchronization in a wide frequency range as L.
【０００６】[0006]
【課題を解決するための手段】この目的達成のための本
発明の周波数シンセサイザの基本構成は、ＤＤＳを，Ｐ
ＬＬの内部に使用した構成であって、図１の原理的な構
成図を参照し、位相比較の際に基準位相を与える基準発
振源(1) と、其の出力の基準位相と後記ＤＤＳ(5) の出
力位相とを比較する位相比較器(2) と、其の出力の位相
差を積分するループフィルタ( 3)と、其の積分出力のア
ナログの直流電圧をディジタル信号に変換する A/D変換
器(4) と、外部から発生周波数fdを設定する為に位相イ
ンクリメント値Δφのデータとして与えられた周波数設
定データを該発生周波数fdより高い周波数fck の基準入
力クロックの１周期毎に加算累積する事により，入力ク
ロック周波数fck の 1/2以下の任意の周波数の信号を直
接ディジタル的に発生するシンセサイザＤＤＳ(5) とを
具え、該A/D 変換器(4) の出力を該ＤＤＳ(5) へ発生周
波数の微調整用データ（下位ビット）として与えて、該
ＤＤＳ(5) の出力信号をＮ分周する分周器(8)を通し前
記基準発振源(1) の周波数frと同一周波数としたのち前
記位相比較器(2) へ入力して位相同期ループＰＬＬを完
成する様に構成する。The basic structure of the frequency synthesizer of the present invention for achieving this object is a DDS, P
It is a configuration used inside the LL, and referring to the principle configuration diagram of FIG. 1, a reference oscillation source (1) that gives a reference phase at the time of phase comparison, a reference phase of its output, and a DDS (described later) A phase comparator (2) that compares the output phase of (5), a loop filter (3) that integrates the phase difference of the output, and A / that converts the analog DC voltage of the integrated output to a digital signal. The D converter (4) and the frequency setting data given as the data of the phase increment value Δφ for setting the generation frequency fd from the outside are added every one cycle of the reference input clock of the frequency fck higher than the generation frequency fd. The output of the A / D converter (4) is provided with the synthesizer DDS (5) that directly digitally generates a signal of an arbitrary frequency less than 1/2 of the input clock frequency fck by accumulating. To (5) Data for fine adjustment of generated frequency (lower bit) Given to the output signal of the DDS (5) through a frequency divider (8) that divides it by N to make it the same frequency as the frequency fr of the reference oscillation source (1), and then input to the phase comparator (2). Then, the phase locked loop PLL is completed.
【０００７】[0007]
【作用】本発明の周波数シンセサイザでは、位相同期ル
ープＰＬＬの位相比較器(2)の出力の位相差を表す誤差
信号を、ループフィルタ(3) を介して直流電圧に変換
し、其の変換した直流電圧を更に A/D変換器(4) でディ
ジタル信号に変換し、其のディジタル信号をＤＤＳ(5)
へ、外部から位相インクリメント値Δφとして入力する
周波数設定データM+k の下位ビットk とすることによ
り、別入力の周波数設定データM+k の上位ビットM によ
るＤＤＳ(5) の出力foの概略周波数の下位の微小周波数
の制御をする。従って、本発明の周波数シンセサイザ
は、ＰＬＬとして広い周波数範囲で同期を保持しなが
ら，出力として高い周波数も周波数精度良く発生するこ
とが出来る。In the frequency synthesizer of the present invention, the error signal representing the phase difference of the output of the phase comparator (2) of the phase locked loop PLL is converted into a DC voltage via the loop filter (3), and the DC voltage is converted. The DC voltage is further converted into a digital signal by the A / D converter (4), and the digital signal is converted into DDS (5).
By setting the lower bit k of the frequency setting data M + k that is externally input as the phase increment value Δφ, the approximate frequency of the output fo of the DDS (5) by the upper bit M of the frequency setting data M + k of another input It controls the lower minute frequency of. Therefore, the frequency synthesizer of the present invention can generate a high frequency as an output with high frequency accuracy while maintaining synchronization in a wide frequency range as a PLL.
【０００８】[0008]
【実施例】図１の原理的な構成図はそのまま、本発明の
実施例の周波数シンセサイザの構成図である。図１にお
いて、(4) は A/D変換器、(5) はＤＤＳ、(6) はＤＤＳ
(5)に外部から与える周波数設定データ(M+k)の中の上位
ビットM のデータであって、その他は図７の従来例と同
一のものは同一の符号とする。図１の本発明の周波数シ
ンセサイザでは、ＤＤＳ5 の出力(fd)を分周器8 で N分
周した出力信号(fd/N) と、基準発振源1 の出力信号(f
r)の両者の位相比較を位相比較器2 で行う。そして此の
位相比較器2 の出力信号を、ループフィルタ3 にて直流
電圧に変換し A/D変換器4 によりディジタル値に変換し
て、ＤＤＳ5 に対し周波数設定データ(M+k)の下位ビッ
トk として与える。一般的に A/D変換器4 の出力ビット
数は10〜16ビットであり, ＤＤＳ5 の周波数設定データ
M+k は 32 ビット程度の位相インクリメント値Δφとし
て与えられるので、此の周波数設定データM+k を上位ビ
ットM と下位ビットk とに分けて、上位ビットM は、Ｄ
ＤＳ5 に対し別途設定される様に構成されている。この
時、分周器8 の出力信号(fd/N)と基準発振源1の出力信
号(fr)とは、周波数と位相が共に一致する様に、位相同
期ループＰＬＬが動作し、図１の周波数シンセサイザの
出力周波数foは、次式で与えられる。1 is a block diagram of a frequency synthesizer according to an embodiment of the present invention, with the principle block diagram of FIG. 1 being unchanged. In FIG. 1, (4) is an A / D converter, (5) is DDS, and (6) is DDS.
In the frequency setting data (M + k) given from the outside in (5), the same as the data of the higher-order bit M, which is the same as the conventional example of FIG. In the frequency synthesizer of the present invention in FIG. 1, the output signal (fd / N) obtained by dividing the output (fd) of the DDS5 by the frequency divider 8 by N and the output signal (fd of the reference oscillation source 1
The phase comparator 2 performs the phase comparison of both r). Then, the output signal of this phase comparator 2 is converted into a DC voltage by the loop filter 3 and converted into a digital value by the A / D converter 4, and the lower bit of the frequency setting data (M + k) is compared with DDS5. give as k. Generally, the number of output bits of A / D converter 4 is 10 to 16 bits, and the frequency setting data of DDS5
Since M + k is given as a phase increment value Δφ of about 32 bits, this frequency setting data M + k is divided into an upper bit M and a lower bit k, and the upper bit M is D
It is configured to be set separately for DS5. At this time, the phase locked loop PLL operates so that the output signal (fd / N) of the frequency divider 8 and the output signal (fr) of the reference oscillation source 1 both have the same frequency and phase. The output frequency fo of the frequency synthesizer is given by the following equation.
【０００９】 fo ＝ fd ＝ fr ・Ｎ (＝fck ・Δφ/ 2 b ) ── (3) （但しΔφは10進数の上位数M と下位数k とを合わせた
位相インクリメント値であり、２進化して周波数設定デ
ータM+k となる。) この場合、ＤＤＳ5 の出力周波数fd
の範囲は、一般の電圧制御発振器VCO の出力周波数の範
囲に比して可成り広く、例えば、数kHz 〜数十MHz であ
るので、図１の本発明の実施例のＤＤＳ5を内蔵したＰ
ＬＬが同期状態を保持する同期範囲は、図６の従来の電
圧制御発振器VCO のＰＬＬの場合に比し広くなる。ま
た、(3) 式からも明らかな様に、図１の周波数シンセサ
イザの出力周波数foは、基準発振源1 の発振周波数frの
Ｎ倍となるので、本発明の周波数シンセサイザは、高い
周波数の発生信号を、周波数の精度良く出力することが
出来る。Fo = fd = fr.N (= fck.Δφ / 2 b )-(3) (where Δφ is a phase increment value obtained by combining the upper-order number M and the lower-order number k of the decimal number, and is binary-coded. And becomes the frequency setting data M + k.) In this case, the output frequency fd of DDS5
The range of (1) is considerably wider than the range of the output frequency of a general voltage controlled oscillator VCO, for example, several kHz to several tens of MHz, so that the PDS incorporating the DDS5 of the embodiment of the present invention in FIG.
The synchronization range in which the LL maintains the synchronization state is wider than that of the PLL of the conventional voltage controlled oscillator VCO of FIG. Further, as is clear from the equation (3), the output frequency fo of the frequency synthesizer of FIG. 1 is N times the oscillation frequency fr of the reference oscillation source 1, so that the frequency synthesizer of the present invention generates a high frequency. The signal can be output with high frequency accuracy.
【００１０】また、図１におけるＤＤＳ5 への DDS入力
クロック7 を、図２に示す様に、外部入力クロック10と
しての温度補償水晶発振器TCXOの出力を与えるとする
と、(3)式のクロック周波数fck が、周囲温度の変化に
対して安定となるので、図２に示す周波数シンセサイザ
は、其のＰＬＬの同期範囲が周囲温度によって狭くなる
ことを防ぐことが出来る。また、図１において、ＤＤＳ
5 への DDS入力クロック7 を、周波数シンセサイザの内
部ではなくて、外部から与えても良い。Assuming that the DDS input clock 7 to the DDS 5 in FIG. 1 is the output of the temperature-compensated crystal oscillator TCXO as the external input clock 10 as shown in FIG. 2, the clock frequency fck of the equation (3) is given. However, the frequency synthesizer shown in FIG. 2 can be prevented from being narrowed by the ambient temperature because it is stable against changes in the ambient temperature. In addition, in FIG.
The DDS input clock 7 to 5 may be supplied externally instead of inside the frequency synthesizer.
【００１１】図３に他の実施例の構成を示す。図３は、
基準発振源1 と位相比較器2 との間に、基準分周器11を
設けている。この場合、基準分周器11の分周比をｎと
し、fr/n＝fd/Nとすると、図３の周波数シンセサイザの
出力周波数foは、次式で与えられる。 fo ＝ fd ＝
fr ・Ｎ／ｎ (＝fck ・Δφ/ 2 b ) ── (4) (4) 式より、図３の周波数シンセサイザでは分周比Ｎ，
ｎを適当に選定することにより、出力周波数foを基準発
振源(1) の発振周波数 fr より低い出力周波数foとする
ことも出来る。FIG. 3 shows the configuration of another embodiment. FIG.
A reference frequency divider 11 is provided between the reference oscillation source 1 and the phase comparator 2. In this case, if the frequency division ratio of the reference frequency divider 11 is n and fr / n = fd / N, the output frequency fo of the frequency synthesizer of FIG. 3 is given by the following equation. fo ＝ fd ＝
fr · N / n (= fck · Δφ / 2 b) ── (4) (4) from equation, the frequency division ratio N in the frequency synthesizer of FIG. 3,
By properly selecting n, the output frequency fo can be made lower than the oscillation frequency fr of the reference oscillation source (1).
【００１２】図４に更に他の実施例の構成を示す。図４
は、ループフィルタ3 と A/D変換器4 との間に、アンプ
12を挿入し、位相比較器2 の位相差検出感度を見掛け上
で上げている。この事により、周波数シンセサイザの出
力周波数foの周波数分解能を向上することが出来る。FIG. 4 shows the configuration of still another embodiment. FIG.
Between the loop filter 3 and A / D converter 4
12 is inserted and the phase difference detection sensitivity of the phase comparator 2 is apparently increased. As a result, the frequency resolution of the output frequency fo of the frequency synthesizer can be improved.
【００１３】図５に更に他の実施例の構成を示す。図５
では、分周比が固定の図１〜図４の分周器8 と図３の基
準分周器11とに代って、分周比が可変の可変分周器13,1
6 が設けられ、シンセサイザの周波数設定データ(M+k)
15を予め記憶して置くメモリテーブル14も設けられてい
る。この場合は、周波数シンセサイザの周波数設定デー
タ(M+k) 15に応じて、可変分周器13,16 の分周比 N′,
n′を選定すると共に、其の選定した分周比 N′,n′に
対応したＤＤＳ5 への外部からの周波数設定データ(M+
k) の下位ビットk を、メモリテーブル14から読み出し
て設定する。この事により、更に広い周波数範囲で動作
する周波数シンセサイザを実現することが出来る。FIG. 5 shows the configuration of still another embodiment. Figure 5
Then, instead of the frequency divider 8 of FIGS. 1 to 4 and the reference frequency divider 11 of FIG. 3 having fixed frequency division ratios, variable frequency dividers 13, 1 having variable frequency division ratios are used.
6 is provided, and synthesizer frequency setting data (M + k)
A memory table 14 for storing 15 in advance is also provided. In this case, depending on the frequency setting data (M + k) 15 of the frequency synthesizer, the dividing ratio N ',
While selecting n ', the frequency setting data (M +) from the outside to the DDS5 corresponding to the selected dividing ratio N', n '
The lower bit k of k) is read from the memory table 14 and set. This makes it possible to realize a frequency synthesizer that operates in a wider frequency range.
【００１４】なお、特に図示しないが、上記の図２〜図
５の各実施例を相互に組み合わせた実施例も実現できる
事は、言うまでも無い。Although not particularly shown, it goes without saying that an embodiment in which the above-described embodiments of FIGS. 2 to 5 are mutually combined can also be realized.
【００１５】[0015]
【発明の効果】以上説明した如く、本発明によれば、Ｐ
ＬＬが持つ広い同期範囲を確保しながら、ＰＬＬ内部の
ＤＤＳ単独では実現出来なかった様な高い周波数の出力
信号を得ることの出来る周波数シンセサイザを実現でき
る効果が得られる。As described above, according to the present invention, P
The effect that a frequency synthesizer that can obtain an output signal of a high frequency that could not be realized by the DDS alone inside the PLL can be realized while securing the wide synchronization range of the LL is obtained.
【図１】 本発明の周波数シンセサイザの基本構成を示
す原理図FIG. 1 is a principle diagram showing a basic configuration of a frequency synthesizer of the present invention.
【図２】 本発明の請求項２に対応する実施例の構成図FIG. 2 is a configuration diagram of an embodiment corresponding to claim 2 of the present invention.
【図３】 本発明の請求項３に対応する実施例の構成図FIG. 3 is a configuration diagram of an embodiment corresponding to claim 3 of the present invention.
【図４】 本発明の請求項４に対応する実施例の構成図FIG. 4 is a configuration diagram of an embodiment corresponding to claim 4 of the present invention.
【図５】 本発明の請求項５に対応する実施例の構成図FIG. 5 is a configuration diagram of an embodiment corresponding to claim 5 of the present invention.
【図６】 従来のＰＬＬの周波数シンセサイザの構成例
の図FIG. 6 is a diagram of a configuration example of a conventional PLL frequency synthesizer.
【図７】 従来の直接ディジタル合成シンセサイザＤＤ
Ｓの構成図FIG. 7: Conventional direct digital synthesizer DD
Configuration diagram of S
1 は基準発振源、2 は位相比較器、3 はループフィル
タ、4 は A/D変換器、5 はＤＤＳ、6 は周波数設定デー
タ(M+k) の上位ビットM 、7 は DDS入力クロック、8 は
固定分周比Nの分周器、9 は出力信号端子、10は外部入
力クロック、11は基準分周器、12はアンプ、13,16 は可
変分周比N ′,n′の可変分周器、14はメモリテーブル、
15は周波数シンセサイザへの外部入力の周波数設定デー
タ(M+k) 、17は従来のＰＬＬの電圧制御発振器VCO 、18
は従来のＤＤＳの位相アキュムレータ、19は従来のＤＤ
Ｓへの外部入力の周波数設定データ(M+k) 、20はメモ
リ、21はD/A変換器、22は低域フィルタ、23はＤＤＳで
ある。1 is a reference oscillation source, 2 is a phase comparator, 3 is a loop filter, 4 is an A / D converter, 5 is DDS, 6 is the upper bit M of the frequency setting data (M + k), 7 is the DDS input clock, 8 is a frequency divider with a fixed frequency division ratio N, 9 is an output signal terminal, 10 is an external input clock, 11 is a reference frequency divider, 12 is an amplifier, 13 and 16 are variable frequency division ratios N ', n' Frequency divider, 14 is a memory table,
15 is the frequency setting data (M + k) of the external input to the frequency synthesizer, 17 is the voltage control oscillator VCO of the conventional PLL, 18
Is a conventional DDS phase accumulator, 19 is a conventional DD
Frequency setting data (M + k) of external input to S, 20 is a memory, 21 is a D / A converter, 22 is a low pass filter, and 23 is DDS.
Claims (5)
振源(1) と、其の出力の基準位相と後記ＤＤＳ(5) の出
力位相とを比較する位相比較器(2) と、其の出力の位相
差を積分するループフィルタ(3) と、其の積分出力のア
ナログの直流電圧をディジタル信号に変換する A/D変換
器(4) と、外部から発生周波数を位相インクリメント値
（Δφ）として与え設定した周波数設定データを，該発
生周波数より高い周波数の基準入力クロック(7)の１周
期毎に加算累積する事により，該入力クロックの周波数
の 1/2以下の任意周波数の信号を直接ディジタル的に発
生するシンセサイザＤＤＳ(5) とを具え、該A/D 変換器
(4) の出力を該ＤＤＳ(5)へ発生周波数の微調整用デー
タとして与えて、該ＤＤＳ(5) の出力信号をＮ分周する
分周器(8) を通し前記基準発振源(1) の周波数と同一周
波数としたのち前記位相比較器(2)へ入力して位相同期
ループＰＬＬを完成することを特徴とする周波数シンセ
サイザ。1. A reference oscillation source (1) for giving a reference phase at the time of phase comparison, a phase comparator (2) for comparing the reference phase of its output with the output phase of a DDS (5) described later, and The loop filter (3) that integrates the phase difference of the output of, the A / D converter (4) that converts the analog DC voltage of the integrated output into a digital signal, and the phase increment value (Δφ ) Is added and accumulated for each cycle of the reference input clock (7) having a frequency higher than the generated frequency to obtain a signal of an arbitrary frequency less than 1/2 of the frequency of the input clock. A digitally generated synthesizer DDS (5) and an A / D converter
The output of (4) is given to the DDS (5) as fine adjustment data of the generated frequency, and the reference oscillation source (1) is passed through a frequency divider (8) that divides the output signal of the DDS (5) by N. The frequency synthesizer is characterized in that the frequency is the same as the frequency of (1) and is input to the phase comparator (2) to complete the phase locked loop PLL.
ック(7) を、外部入力クロック(10)としての温度補償水
晶発振器(TCXO)からの出力に置換したことを特徴とする
請求項１記載の周波数シンセサイザ。2. The reference input clock (7) supplied to the DDS (5) is replaced with an output from a temperature compensated crystal oscillator (TCXO) as an external input clock (10). The described frequency synthesizer.
比ｎで分周する基準分周器(11)を設け、該基準分周器(1
1)の出力周波数(fr/n)を前記分周器(8) の出力周波数(f
d/N)に等しくした後、前記位相比較器(2) へ入力するこ
とを特徴とする請求項１記載の周波数シンセサイザ。3. A reference frequency divider (11) for dividing the output of the reference oscillation source (1) by a fixed frequency division ratio n, the reference frequency divider (1) being provided.
The output frequency (fr / n) of 1) is output from the frequency divider (8) (f
The frequency synthesizer according to claim 1, characterized in that after being equalized to (d / N), it is input to the phase comparator (2).
グの直流電圧を増幅するアンプ(12)を設け、該アンプ(1
2)の出力を前記 A/D変換器(4) へ入力することを特徴と
する請求項１記載の周波数シンセサイザ。4. An amplifier (12) for amplifying an analog DC voltage output from the loop filter (3) is provided, and the amplifier (1) is provided.
2. The frequency synthesizer according to claim 1, wherein the output of 2) is input to the A / D converter (4).
ｎ′で分周する第１の可変分周器(16)と、前記ＤＤＳ
(5) の出力を可変分周比Ｎ′で分周する第２の可変分周
器(13)と、外部入力の周波数設定データ(15)を予め記憶
して置くメモリテーブル(14)とを設け、該メモリテーブ
ル(14)から周波数設定データ(15)を読み出し該ＤＤＳ
(5) へ供給する時に前記第１の可変分周器(16)と第２の
可変分周器(13)とを駆動し該第１の可変分周器(16)の出
力周波数(fr/n ′) と第２の可変分周器(13)の出力周波
数(fr/N ′) とを等しくした後、両方の分周出力を前記
位相比較器(2) へ入力することを特徴とする請求項１記
載の周波数シンセサイザ。5. A first variable frequency divider (16) for dividing the output of the reference oscillation source (1) by a variable frequency division ratio n ', and the DDS.
A second variable frequency divider (13) that divides the output of (5) by a variable frequency division ratio N ', and a memory table (14) in which the external input frequency setting data (15) is stored in advance. The frequency setting data (15) is read from the memory table (14) and the DDS is provided.
When supplying to the (5), the first variable frequency divider (16) and the second variable frequency divider (13) are driven to output the output frequency (fr / fr) of the first variable frequency divider (16). n ′) and the output frequency (fr / N ′) of the second variable frequency divider (13) are equalized, and then both frequency division outputs are input to the phase comparator (2). The frequency synthesizer according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144542A JPH08340254A (en) | 1995-06-12 | 1995-06-12 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144542A JPH08340254A (en) | 1995-06-12 | 1995-06-12 | Frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340254A true JPH08340254A (en) | 1996-12-24 |
Family
ID=15364728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7144542A Withdrawn JPH08340254A (en) | 1995-06-12 | 1995-06-12 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340254A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320574B1 (en) | 1997-02-24 | 2001-11-20 | Genesis Microchip, Corp. | Circuit and method for generating pixel data elements from analog image data and associated synchronization signals |
| JP2002271197A (en) * | 2001-03-08 | 2002-09-20 | Fujitsu Ltd | Rubidium atomic oscillator |
| JP2007221548A (en) * | 2006-02-17 | 2007-08-30 | Daihen Corp | Digital phase lock device |
| WO2008056581A1 (en) | 2006-11-08 | 2008-05-15 | Nihon Dempa Kogyo Co., Ltd. | Synthesizer module |
| WO2010032328A1 (en) * | 2008-09-22 | 2010-03-25 | パイオニア株式会社 | Pll circuit and film thickness measuring instrument using the same |
| JPWO2011062114A1 (en) * | 2009-11-19 | 2013-04-04 | 株式会社アドバンテスト | SIGNAL OUTPUT DEVICE, MULTI-SIGNAL SIGNAL SOURCE, AND MULTIPLE LASER LIGHT PULSE OUTPUT DEVICE |
-
1995
- 1995-06-12 JP JP7144542A patent/JPH08340254A/en not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42615E1 (en) | 1997-02-24 | 2011-08-16 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| US6320574B1 (en) | 1997-02-24 | 2001-11-20 | Genesis Microchip, Corp. | Circuit and method for generating pixel data elements from analog image data and associated synchronization signals |
| USRE43573E1 (en) | 1997-02-24 | 2012-08-14 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE41192E1 (en) * | 1997-02-24 | 2010-04-06 | Genesis Microchip Inc. | Method and system for displaying an analog image by a digital display device |
| US6570455B2 (en) | 2001-03-08 | 2003-05-27 | Fujitsu Limited | Rubidium atom oscillator generating a stable frequency |
| JP4520061B2 (en) * | 2001-03-08 | 2010-08-04 | 富士通オプティカルコンポーネンツ株式会社 | Rubidium atomic oscillator |
| JP2002271197A (en) * | 2001-03-08 | 2002-09-20 | Fujitsu Ltd | Rubidium atomic oscillator |
| JP2007221548A (en) * | 2006-02-17 | 2007-08-30 | Daihen Corp | Digital phase lock device |
| WO2008056581A1 (en) | 2006-11-08 | 2008-05-15 | Nihon Dempa Kogyo Co., Ltd. | Synthesizer module |
| US7825702B2 (en) | 2006-11-08 | 2010-11-02 | Nihon Dempa Kogyo Co., Ltd | Synthesizer module |
| JP4773581B2 (en) * | 2008-09-22 | 2011-09-14 | パイオニア株式会社 | Film thickness measuring instrument using PLL circuit |
| WO2010032328A1 (en) * | 2008-09-22 | 2010-03-25 | パイオニア株式会社 | Pll circuit and film thickness measuring instrument using the same |
| US8432151B2 (en) | 2008-09-22 | 2013-04-30 | Pioneer Corporation | Film-thickness measuring device using PLL circuit |
| JPWO2011062114A1 (en) * | 2009-11-19 | 2013-04-04 | 株式会社アドバンテスト | SIGNAL OUTPUT DEVICE, MULTI-SIGNAL SIGNAL SOURCE, AND MULTIPLE LASER LIGHT PULSE OUTPUT DEVICE |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8537957B2 (en) | Clock synchroniser | |
| US8248175B2 (en) | Oscillator with external voltage control and interpolative divider in the output path | |
| US7558358B1 (en) | Method and apparatus for generating a clock signal according to an ideal frequency ratio | |
| JPH06132816A (en) | Phase lock loop circuit | |
| US7323942B2 (en) | Dual loop PLL, and multiplication clock generator using dual loop PLL | |
| US5539346A (en) | Frequency synthesizer having DDS in place of VCO | |
| US5731743A (en) | Frequency synthesizer having phase error feedback for waveform selection | |
| US4626787A (en) | Application of the phaselock loop to frequency synthesis | |
| JPH08340254A (en) | Frequency synthesizer | |
| JP2000307666A (en) | Frequency shift modulating circuit | |
| GB2317512A (en) | Modulation in PLL frequency synthesizers | |
| US20070230650A1 (en) | Auto-Adaptive Digital Phase-Locked Loop for Large Frequency Multiplication Factors | |
| JPH0834589B2 (en) | Sampling clock generator | |
| JPH098551A (en) | Highly stabilized oscillation circuit | |
| JPH0548453A (en) | Frequency synthesizer | |
| JP2963552B2 (en) | Frequency synthesizer | |
| JPS62146020A (en) | Pll frequency synthesizer | |
| JP2829180B2 (en) | Frequency synthesizer | |
| JPH0783263B2 (en) | Digital signal generator | |
| JP2002280897A (en) | Fully digital pll circuit | |
| JPS63313918A (en) | Oscillator | |
| JPH1188156A (en) | Pll circuit for generating clock signal | |
| JPS6333739B2 (en) | ||
| JP3037147B2 (en) | PLL type frequency synthesizer | |
| JPH0482407A (en) | Digital signal generator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |