JP3155077B2 - Ｔｆｔ搭載型サーマルヘッド - Google Patents
Ｔｆｔ搭載型サーマルヘッドInfo
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Description
【０００１】
【産業上の利用分野】本発明はＴＦＴ（薄膜トランジス
タ）搭載型サーマルヘッドに係り、特にサーマルヘッド
の発熱体のドライバー部にあたる電子回路部をＴＦＴで
形成し、これとサーマルヘッドの発熱体部を同一のアル
ミナ基板上に形成するＴＦＴ搭載型サーマルヘッドに関
する。
タ）搭載型サーマルヘッドに係り、特にサーマルヘッド
の発熱体のドライバー部にあたる電子回路部をＴＦＴで
形成し、これとサーマルヘッドの発熱体部を同一のアル
ミナ基板上に形成するＴＦＴ搭載型サーマルヘッドに関
する。
【０００２】
【従来の技術】サーマルヘッドは、ワードプロセッサ、
コンピュータ、ファクシミリ等の出力装置に多用されて
いる。
コンピュータ、ファクシミリ等の出力装置に多用されて
いる。
【０００３】サーマルヘッドは通常、発熱体部と、これ
を駆動する駆動スイッチやシフトレジスタ等から成る電
子回路部とから成る。従来、サーマルヘッドは例えば図
７に示す如く構成されている。
を駆動する駆動スイッチやシフトレジスタ等から成る電
子回路部とから成る。従来、サーマルヘッドは例えば図
７に示す如く構成されている。
【０００４】即ち、３〜４ｍｍの厚さのアルミニウムマ
ウント７１上に、６０μｍ程度のグレーズ層を有するア
ルミナ基板７２とプリント回路基板（以下ＰＣＢとい
う）７３を設け、グレーズ層を有するアルミナ基板上に
非単結晶半導体層から成る発熱抵抗体部７４を形成し、
ＰＣＢ７３上はシフトレジスタ及び駆動スイッチング部
を構成する個別ＩＣ部７５、サーミスタ７６、コンデン
サ７７、７７等を搭載する。
ウント７１上に、６０μｍ程度のグレーズ層を有するア
ルミナ基板７２とプリント回路基板（以下ＰＣＢとい
う）７３を設け、グレーズ層を有するアルミナ基板上に
非単結晶半導体層から成る発熱抵抗体部７４を形成し、
ＰＣＢ７３上はシフトレジスタ及び駆動スイッチング部
を構成する個別ＩＣ部７５、サーミスタ７６、コンデン
サ７７、７７等を搭載する。
【０００５】発熱抵抗体部７４のリード電極と個別ＩＣ
部の電極間はワイヤボンディングによって接続する。
部の電極間はワイヤボンディングによって接続する。
【０００６】
【発明が解決しようとする課題】ところが、図７の如き
従来の構造のサーマルヘッドでは、発熱体部７４とそれ
に対応する個別ＩＣ部７５はそれぞれ別個の基板上に設
けられており、各々の間をボンディングする構造のた
め、個別ＩＣ部７５等を搭載するＰＣＢ基板の面積が大
きくなり、その結果アルミニウムマウントの面積も大き
なり、サーマルヘッド自体の小型化に限界がある。
従来の構造のサーマルヘッドでは、発熱体部７４とそれ
に対応する個別ＩＣ部７５はそれぞれ別個の基板上に設
けられており、各々の間をボンディングする構造のた
め、個別ＩＣ部７５等を搭載するＰＣＢ基板の面積が大
きくなり、その結果アルミニウムマウントの面積も大き
なり、サーマルヘッド自体の小型化に限界がある。
【０００７】また、個別のＩＣをはじめ、ＰＣＢ、アル
ミニウムマウントとも安価でなく、このような構造のサ
ーマルヘッドのコストはこれらの価格に大きく依存す
る。従って、個別ＩＣを多く用いる上、ＰＣＢやアルミ
ニウムマウントの面積の大きい従来の構造ではコストの
面でも問題があった。
ミニウムマウントとも安価でなく、このような構造のサ
ーマルヘッドのコストはこれらの価格に大きく依存す
る。従って、個別ＩＣを多く用いる上、ＰＣＢやアルミ
ニウムマウントの面積の大きい従来の構造ではコストの
面でも問題があった。
【０００８】それ故、本発明の目的は小型化、低コスト
化を実現するサーマルヘッドを提供するものである。
化を実現するサーマルヘッドを提供するものである。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明者は、鋭意研究の結果、グレーズ層を有する
アルミナ基板上に形成した活性シリコン層に、発熱体部
のみでなくシフトレジスタや駆動スイッチング部を構成
するトランジスタ部を一体化して構成することにより、
サーマルヘッドの小型化、低コスト化が図れ、かつ特性
の良いものが得られることを見出した。
め、本発明者は、鋭意研究の結果、グレーズ層を有する
アルミナ基板上に形成した活性シリコン層に、発熱体部
のみでなくシフトレジスタや駆動スイッチング部を構成
するトランジスタ部を一体化して構成することにより、
サーマルヘッドの小型化、低コスト化が図れ、かつ特性
の良いものが得られることを見出した。
【００１０】
【作用】活性シリコン層中に形成するＴＦＴを用いて、
駆動スイッチング部及びシフトレジスタ等を含む薄膜ト
ランジスタ部を形成したので、全体を小型化できる。し
かも発熱体部はＴＦＴを形成する工程とその工程を一部
共有して形成することができる。
駆動スイッチング部及びシフトレジスタ等を含む薄膜ト
ランジスタ部を形成したので、全体を小型化できる。し
かも発熱体部はＴＦＴを形成する工程とその工程を一部
共有して形成することができる。
【００１１】また駆動スイッチング部には、カスケード
結合回路を用い、活性シリコン層の厚みはｎチャンネル
の場合は３０００Å以上、ｐチャンネルの場合は４００
０Å以上であると特性の良いＴＦＴを得ることができ
る。
結合回路を用い、活性シリコン層の厚みはｎチャンネル
の場合は３０００Å以上、ｐチャンネルの場合は４００
０Å以上であると特性の良いＴＦＴを得ることができ
る。
【００１２】
【実施例】本発明の実施例を図１〜図６によって説明す
る。図１は本発明のＴＦＴ搭載型サーマルヘッドの要部
平面構成図、図２はサーマルヘッドのドライバー部の回
路の一例を示す図、図３は活性シリコン層の厚みとＴＦ
Ｔの特性との関係を示す図、図４、図５は本発明のＴＦ
Ｔ搭載型サーマルヘッドの製造工程説明図、図６は本発
明のサーマルヘッドの他の製造工程の一部説明図であ
る。
る。図１は本発明のＴＦＴ搭載型サーマルヘッドの要部
平面構成図、図２はサーマルヘッドのドライバー部の回
路の一例を示す図、図３は活性シリコン層の厚みとＴＦ
Ｔの特性との関係を示す図、図４、図５は本発明のＴＦ
Ｔ搭載型サーマルヘッドの製造工程説明図、図６は本発
明のサーマルヘッドの他の製造工程の一部説明図であ
る。
【００１３】図１において、１はアルミニウムマウン
ト、２は図４以下に示されるグレーズ層２−１を有する
アルミナ基板、３はＰＣＢ、４は発熱体部、４−１は発
熱抵抗体部、４−２は共通電極、４−３はリード電極、
５はシフトレジスタと駆動スイッチングトランジスタ等
を含むＴＦＴで構成される薄膜トランジスタ部、６はコ
ネクタ部を示す。図２〜図６において、同一符号は同一
部分を示す。
ト、２は図４以下に示されるグレーズ層２−１を有する
アルミナ基板、３はＰＣＢ、４は発熱体部、４−１は発
熱抵抗体部、４−２は共通電極、４−３はリード電極、
５はシフトレジスタと駆動スイッチングトランジスタ等
を含むＴＦＴで構成される薄膜トランジスタ部、６はコ
ネクタ部を示す。図２〜図６において、同一符号は同一
部分を示す。
【００１４】図１において、アルミニウムマウント１上
には、グレーズ処理を全面に施されて形成されたグレー
ズ層を有するアルミナ基板２とＰＣＢ３とを設ける。グ
レーズ層を有するアルミナ基板２上に、ｎチャンネルの
場合は３０００Å以上の、ｐチャンネルの場合は４００
０Å以上の膜厚を有する活性シリコン層を設け、この活
性シリコン層を用いて発熱体部４、薄膜トランジスタ部
５を構成する。一方、ＰＣＢ３上には外部回路との接触
に必要なコネクタ部６を設ける。
には、グレーズ処理を全面に施されて形成されたグレー
ズ層を有するアルミナ基板２とＰＣＢ３とを設ける。グ
レーズ層を有するアルミナ基板２上に、ｎチャンネルの
場合は３０００Å以上の、ｐチャンネルの場合は４００
０Å以上の膜厚を有する活性シリコン層を設け、この活
性シリコン層を用いて発熱体部４、薄膜トランジスタ部
５を構成する。一方、ＰＣＢ３上には外部回路との接触
に必要なコネクタ部６を設ける。
【００１５】図２は、トランジスタ部５の回路の一例を
示す。同図において、７は駆動スイッチング部、８はシ
フトレジスタを示し、これらを一体化してＴＦＴで構成
して薄膜トランジスタ部５とする。
示す。同図において、７は駆動スイッチング部、８はシ
フトレジスタを示し、これらを一体化してＴＦＴで構成
して薄膜トランジスタ部５とする。
【００１６】図２からも明らかなように駆動スイッチン
グ部７として、例えばカスケード結合回路を用い、これ
により駆動速度が速くなる。駆動スイッチング部７はｐ
チャンネル、ｎチャンネルどちらでもよいが、チャンネ
ル移動度μは１００cm2 ／ｖ．ｓｅｃ以上、オン抵抗は
４００Ω以下であることが実用上好ましい。
グ部７として、例えばカスケード結合回路を用い、これ
により駆動速度が速くなる。駆動スイッチング部７はｐ
チャンネル、ｎチャンネルどちらでもよいが、チャンネ
ル移動度μは１００cm2 ／ｖ．ｓｅｃ以上、オン抵抗は
４００Ω以下であることが実用上好ましい。
【００１７】ＴＦＴのチャンネル移動度μやオン抵抗は
ＴＦＴを形成する活性シリコン層の厚みに関係する。図
３に活性シリコン層の厚みとチャンネル移動度μ、オン
抵抗の関係を表す。
ＴＦＴを形成する活性シリコン層の厚みに関係する。図
３に活性シリコン層の厚みとチャンネル移動度μ、オン
抵抗の関係を表す。
【００１８】図３において、実線Ａ、実線Ｃがｎチャン
ネルＴＦＴ、点線Ｂ、点線ＤがｐチャンネルＴＦＴを示
し、実線Ａ、点線Ｂが活性シリコン層の厚みとチャンネ
ル移動度μの関係を示し、実線Ｃ、点線Ｄが活性シリコ
ン層の厚みとＴＦＴのオン抵抗の関係を示す。
ネルＴＦＴ、点線Ｂ、点線ＤがｐチャンネルＴＦＴを示
し、実線Ａ、点線Ｂが活性シリコン層の厚みとチャンネ
ル移動度μの関係を示し、実線Ｃ、点線Ｄが活性シリコ
ン層の厚みとＴＦＴのオン抵抗の関係を示す。
【００１９】駆動スイッチの特性の前記要求から図３を
参照すると、活性シリコン層の厚みはｎチャンネルＴＦ
Ｔで３０００Å、ｐチャンネルＴＦＴで４０００Å以上
の厚みが必要であることが明らかである。ここで、従来
特開昭６２−２０４９６４号公報に記載のように、石英
・ガラス・グレ−ズドセラミックス基板上に活性層を用
いて、その層の膜厚を８００Å以下とし、移動度μを大
きくしている例もあるが、本発明のような低温プロセス
においては、むしろ膜厚が大きい方が特性がよいことが
わかる。
参照すると、活性シリコン層の厚みはｎチャンネルＴＦ
Ｔで３０００Å、ｐチャンネルＴＦＴで４０００Å以上
の厚みが必要であることが明らかである。ここで、従来
特開昭６２−２０４９６４号公報に記載のように、石英
・ガラス・グレ−ズドセラミックス基板上に活性層を用
いて、その層の膜厚を８００Å以下とし、移動度μを大
きくしている例もあるが、本発明のような低温プロセス
においては、むしろ膜厚が大きい方が特性がよいことが
わかる。
【００２０】次に本発明のサーマルヘッドの製造工程を
図４、図５により説明する。図４、図５は本発明のサー
マルヘッドの発熱抵抗体部の一部とトランジスタ部のＴ
ＦＴの一部の製造工程を示す断面図である。
図４、図５により説明する。図４、図５は本発明のサー
マルヘッドの発熱抵抗体部の一部とトランジスタ部のＴ
ＦＴの一部の製造工程を示す断面図である。
【００２１】図４（ａ）に示す如く、まずアルミナ基板
２上に６０μｍ程度の厚さにグレーズ処理を施し、グレ
ーズ層２−１を有するアルミナ基板２を形成する。グレ
ーズ層２−１は、この上に形成するサーマルヘッドの発
熱体部の蓄熱層としても作用する。
２上に６０μｍ程度の厚さにグレーズ処理を施し、グレ
ーズ層２−１を有するアルミナ基板２を形成する。グレ
ーズ層２−１は、この上に形成するサーマルヘッドの発
熱体部の蓄熱層としても作用する。
【００２２】グレーズ層２−１を有するアルミナ基板２
上にジンラン（Ｓｉ2 Ｈ6 ）ガスを用いた減圧ＣＶＤ法
によりａ−Ｓｉ層を約４０００Åの厚さで成膜する。成
膜条件は以下の通りである。
上にジンラン（Ｓｉ2 Ｈ6 ）ガスを用いた減圧ＣＶＤ法
によりａ−Ｓｉ層を約４０００Åの厚さで成膜する。成
膜条件は以下の通りである。
【００２３】 Ｓｉ2 Ｈ6 ガス １００ＳＣＣＭ 圧力 0.３Ｔｏｒｒ Ｈｅガス ２００ＳＣＣＭ 加熱温度 ５００℃〜５７０℃ 膜厚成長速度 ５０Å〜５００Å／分 次にａ−Ｓｉ層を５５０℃〜６００℃で８時間〜５６時
間加熱し、活性シリコン層４１とする。活性シリコン層
４１の膜厚は約４０００Åである。
間加熱し、活性シリコン層４１とする。活性シリコン層
４１の膜厚は約４０００Åである。
【００２４】図４（ｂ）に示す如く、活性シリコン層４
１を選択的にエッチングして発熱抵抗体層として用いる
部分４１−１とトランジスタ部を構成するＴＦＴ形成部
４１−２とに区分する。
１を選択的にエッチングして発熱抵抗体層として用いる
部分４１−１とトランジスタ部を構成するＴＦＴ形成部
４１−２とに区分する。
【００２５】図４（ｃ）に示す如く、活性シリコン層４
１−１、４１−２にフィールド酸化膜用のＳｉＯ2 膜４
２をＲＦスパッタリングにより形成した後、レジストに
よりこのＳｉＯ2 膜４２をパターニングしてＴＦＴのチ
ャンネル部と発熱体部４の発熱抵抗体層を形成する部分
を開孔する。
１−１、４１−２にフィールド酸化膜用のＳｉＯ2 膜４
２をＲＦスパッタリングにより形成した後、レジストに
よりこのＳｉＯ2 膜４２をパターニングしてＴＦＴのチ
ャンネル部と発熱体部４の発熱抵抗体層を形成する部分
を開孔する。
【００２６】図４（ｄ）に示す如く、ＳｉＯ2 膜４２を
含む基板全体にゲート酸化膜４３用のＳｉＯ2 膜４３−
１を形成する。ゲート酸化膜４３としてはスパッタリン
グによるＳｉＯ2 膜４３−１を用いることにより、耐圧
性がよく、水素化により界面準位密度の低い酸化膜を得
る。
含む基板全体にゲート酸化膜４３用のＳｉＯ2 膜４３−
１を形成する。ゲート酸化膜４３としてはスパッタリン
グによるＳｉＯ2 膜４３−１を用いることにより、耐圧
性がよく、水素化により界面準位密度の低い酸化膜を得
る。
【００２７】成膜条件は以下の通りである Ｏ2 圧 ４ミリＴｏｒｒ 使用電力 1.５ＫＷ 成膜温度 １５０℃ ターゲットサブストレート（Ｔｓ） １５０ｍＷ 膜厚 ５００Å〜１５００Å 次にこの上にゲート電極用のａ−Ｓｉ層４４−１を形成
する。
する。
【００２８】図４（ｅ）に示す如く、２段階のフォトレ
ジストを用いたエッチングにより、ゲート電極のパター
ニングを行い、ゲート酸化膜４３、ゲート電極４４を形
成する。図５（ａ）に示す如く、次に、イオン打込み用
のマスクとして、一方のチャンネル部開孔部にレジスト
４５を形成し、開孔部に例えばリン（Ｐ）イオン注入法
によりドープする。これによりｎチャンネルＴＦＴのチ
ャンネル部の不純物イオン濃度を所望の濃度に均一に調
整することが出来るとともに、発熱体部の各発熱抵抗体
４−１・・・毎の抵抗値を均一にすることができること
になる。
ジストを用いたエッチングにより、ゲート電極のパター
ニングを行い、ゲート酸化膜４３、ゲート電極４４を形
成する。図５（ａ）に示す如く、次に、イオン打込み用
のマスクとして、一方のチャンネル部開孔部にレジスト
４５を形成し、開孔部に例えばリン（Ｐ）イオン注入法
によりドープする。これによりｎチャンネルＴＦＴのチ
ャンネル部の不純物イオン濃度を所望の濃度に均一に調
整することが出来るとともに、発熱体部の各発熱抵抗体
４−１・・・毎の抵抗値を均一にすることができること
になる。
【００２９】図５（ｂ）に示す如く、次にこのレジスト
４５を剥離し、第２のイオン打込みのためのマスク用レ
ジスト４６を形成する。この時、マスク用レジスト４６
は発熱抵抗体層４−１も被覆する。次いで開孔部に例え
ば、ホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＴＦＴ
を含む所定のＴＦＴ部と発熱体部を形成する。
４５を剥離し、第２のイオン打込みのためのマスク用レ
ジスト４６を形成する。この時、マスク用レジスト４６
は発熱抵抗体層４−１も被覆する。次いで開孔部に例え
ば、ホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＴＦＴ
を含む所定のＴＦＴ部と発熱体部を形成する。
【００３０】図５（ｃ）に示す如く、レジスト４６を剥
離後、Ｎ2 雰囲気中で５５０℃〜６００℃で２４時間加
熱し、ドーパントの活性化とともに、ゲート電極用ａ−
Ｓｉ層の結晶化を行う。
離後、Ｎ2 雰囲気中で５５０℃〜６００℃で２４時間加
熱し、ドーパントの活性化とともに、ゲート電極用ａ−
Ｓｉ層の結晶化を行う。
【００３１】さらに例えばＨ2 雰囲気中で、４００℃、
３０分間加熱して水素化を行い、チャンネル部を含む半
導体層の欠陥準位を減少させる。次に基板全体にスパッ
タリングによって層間絶縁膜としてＳｉＯ2 膜４７を形
成する。
３０分間加熱して水素化を行い、チャンネル部を含む半
導体層の欠陥準位を減少させる。次に基板全体にスパッ
タリングによって層間絶縁膜としてＳｉＯ2 膜４７を形
成する。
【００３２】図５（ｄ）に示す如く、このＳｉＯ2 膜４
７にＴＦＴのコンタクトホール及び発熱体部の各発熱抵
抗体層４−１の幅に合わせた電極形成部を開孔する。電
極用のアルミニウム膜を成膜後、パターニングして、Ｔ
ＦＴ間の配線層４８および発熱抵抗体の電極層４−３を
形成する。
７にＴＦＴのコンタクトホール及び発熱体部の各発熱抵
抗体層４−１の幅に合わせた電極形成部を開孔する。電
極用のアルミニウム膜を成膜後、パターニングして、Ｔ
ＦＴ間の配線層４８および発熱抵抗体の電極層４−３を
形成する。
【００３３】次に、各発熱抵抗体層４−１と電極層を含
む発熱体部４に例えば、Ｌａ、Ｓｉ、Ｏ、Ｎから構成さ
れるＬａＳｉＯＮから成る耐摩耗層５０を被覆して、グ
レーズ層２−１を有するアルミナ基板２上の活性シリコ
ン層中に、発熱体部４とドライバー部５を構成するＴＦ
Ｔ部分を一体化して構成する。
む発熱体部４に例えば、Ｌａ、Ｓｉ、Ｏ、Ｎから構成さ
れるＬａＳｉＯＮから成る耐摩耗層５０を被覆して、グ
レーズ層２−１を有するアルミナ基板２上の活性シリコ
ン層中に、発熱体部４とドライバー部５を構成するＴＦ
Ｔ部分を一体化して構成する。
【００３４】なお、前記製造工程では、発熱体部４の発
熱抵抗体として、ＴＦＴ形成時の活性シリコン層へのイ
オン注入層を用いた例について説明したが、本発明はこ
れに限られるものではない。
熱抵抗体として、ＴＦＴ形成時の活性シリコン層へのイ
オン注入層を用いた例について説明したが、本発明はこ
れに限られるものではない。
【００３５】例えばＴＦＴ形成時のゲート電極用の非単
結晶半導体層をパターニングして、発熱抵抗体部として
用いることもできる。この製造工程を図６を用いて説明
する。
結晶半導体層をパターニングして、発熱抵抗体部として
用いることもできる。この製造工程を図６を用いて説明
する。
【００３６】図６（ａ）に示す如く、まずグレーズ層２
−１を有するアルミナ基板２上に前記図４と同様の製造
工程を用いて活性シリコン層４１を形成する。図６
（ｂ）に示す如く、次に活性シリコン層４１にフィール
ド酸化膜用ＳｉＯ2 膜４２をＲＦスパッタリングにより
形成した後、レジストによりこのＳｉＯ2膜４２をパタ
ーニングしてチャンネル部を開孔する。
−１を有するアルミナ基板２上に前記図４と同様の製造
工程を用いて活性シリコン層４１を形成する。図６
（ｂ）に示す如く、次に活性シリコン層４１にフィール
ド酸化膜用ＳｉＯ2 膜４２をＲＦスパッタリングにより
形成した後、レジストによりこのＳｉＯ2膜４２をパタ
ーニングしてチャンネル部を開孔する。
【００３７】図６（ｃ）に示す如く、ＳｉＯ2 膜４２を
含む基板全体上にゲート酸化膜４３用のＳｉＯ2 膜４３
−１を図４と同様の製造工程で形成し、さらにゲート電
極用のａ−Ｓｉ層４４−１を形成する。
含む基板全体上にゲート酸化膜４３用のＳｉＯ2 膜４３
−１を図４と同様の製造工程で形成し、さらにゲート電
極用のａ−Ｓｉ層４４−１を形成する。
【００３８】図６（ｄ）に示す如く、次にこの製造工程
ではａ−Ｓｉ層４４−１をゲート電極用にエッチングす
る際、ゲート電極とともに、発熱抵抗体層となる部分４
４−２（図１の４−１に相当）も残すように選択的エッ
チングを行う。その後、ゲート酸化膜４３用のＳｉＯ2
膜４３−１を選択的にエッチングして、ゲート酸化膜４
３を形成する。
ではａ−Ｓｉ層４４−１をゲート電極用にエッチングす
る際、ゲート電極とともに、発熱抵抗体層となる部分４
４−２（図１の４−１に相当）も残すように選択的エッ
チングを行う。その後、ゲート酸化膜４３用のＳｉＯ2
膜４３−１を選択的にエッチングして、ゲート酸化膜４
３を形成する。
【００３９】以下、図５（ａ）以下と同様の工程により
トランジスタ部と発熱体部を形成する。なお、前記説明
では、発熱部として各発熱体が個別に独立した形式のも
のについて説明したが、本発明はこれのみに限定される
ものではなく、独立していない形式のものについても勿
論適用できる。
トランジスタ部と発熱体部を形成する。なお、前記説明
では、発熱部として各発熱体が個別に独立した形式のも
のについて説明したが、本発明はこれのみに限定される
ものではなく、独立していない形式のものについても勿
論適用できる。
【００４０】
【発明の効果】本発明によればトランジスタ部を個別Ｉ
Ｃを用いずＴＦＴで発熱体部と一体的に高密度化し、し
かも活性シリコン層がｎチャンネルの場合はその厚みを
３０００Å以上に、またｐチャンネルの場合はその厚み
を４０００Å以上にしたので、ＴＦＴ搭載型サーマルヘ
ッドを非常に小型化かつ安価にできるのみならず、チャ
ンネル移動度が１００cm 2 /v.sec以上、オン抵抗が４０
０Ω以下である性能の良いものを得ることができる。
Ｃを用いずＴＦＴで発熱体部と一体的に高密度化し、し
かも活性シリコン層がｎチャンネルの場合はその厚みを
３０００Å以上に、またｐチャンネルの場合はその厚み
を４０００Å以上にしたので、ＴＦＴ搭載型サーマルヘ
ッドを非常に小型化かつ安価にできるのみならず、チャ
ンネル移動度が１００cm 2 /v.sec以上、オン抵抗が４０
０Ω以下である性能の良いものを得ることができる。
【００４１】また、グレーズ層を有するアルミナ基板上
に発熱体部を形成するとともに、シフトレジスタ及び駆
動スイッチング部を含むトランジスタ部をＴＦＴによっ
て構成するので、従来、ＰＣＢ上に搭載していた個別Ｉ
Ｃを用いる必要がない。
に発熱体部を形成するとともに、シフトレジスタ及び駆
動スイッチング部を含むトランジスタ部をＴＦＴによっ
て構成するので、従来、ＰＣＢ上に搭載していた個別Ｉ
Ｃを用いる必要がない。
【００４２】そのため高価な個別ＩＣを用いない上、Ｐ
ＣＢ上には小型のコネクタ部のみ搭載すればよいのでＰ
ＣＢの面積が最小限になり、高価なＰＣＢも必要最小限
度に押さえられることが出来、サーマルヘッド自体のコ
ストを大幅に下げることができる。
ＣＢ上には小型のコネクタ部のみ搭載すればよいのでＰ
ＣＢの面積が最小限になり、高価なＰＣＢも必要最小限
度に押さえられることが出来、サーマルヘッド自体のコ
ストを大幅に下げることができる。
【００４３】また、ＴＦＴと発熱体部を同一基板上に形
成するため、その製造工程を共有することができる。例
えば、ＴＦＴの各領域を形成するために活性シリコン層
中にドーパントをイオン注入する工程と、発熱体部の発
熱抵抗体層を活性シリコン層中にドーパントをイオン注
入して形成する工程を同時に行うことができる。
成するため、その製造工程を共有することができる。例
えば、ＴＦＴの各領域を形成するために活性シリコン層
中にドーパントをイオン注入する工程と、発熱体部の発
熱抵抗体層を活性シリコン層中にドーパントをイオン注
入して形成する工程を同時に行うことができる。
【００４４】あるいはＴＦＴのゲート電極を形成するた
めに設ける非単結晶半導体層を形成する工程と、発熱体
部の発熱抵抗体層として作用する非単結晶半導体層を形
成する工程を同時に行うことができる。
めに設ける非単結晶半導体層を形成する工程と、発熱体
部の発熱抵抗体層として作用する非単結晶半導体層を形
成する工程を同時に行うことができる。
【００４５】また、トランジスタ部を個別ＩＣを用いず
ＴＦＴで高密度化することができるので、装置の小型化
にも大いに寄与する。
ＴＦＴで高密度化することができるので、装置の小型化
にも大いに寄与する。
【図１】本発明のＴＦＴ搭載型サーマルヘッドの要部平
面構成図である。
面構成図である。
【図２】本発明のＴＦＴ部分の回路の一例を示す図であ
る。
る。
【図３】本発明を構成する活性シリコン層の厚みと、こ
こに形成するＴＦＴの特性との関係を示す図である。
こに形成するＴＦＴの特性との関係を示す図である。
【図４】本発明の一実施例の製造工程説明図の一部であ
る。
る。
【図５】本発明の一実施例の製造工程説明図のうち図４
の次工程説明図である。
の次工程説明図である。
【図６】本発明の他の製造工程説明図の一部である。
【図７】従来のサーマルヘッドの要部平面構成図であ
る。
る。
２ グレーズ層を有するアルミナ基板 ３ ＰＣＢ ４ 発熱体部 ４−１ 発熱抵抗体部 ５ 薄膜トランジスタ部
Claims (5)
- 【請求項１】 グレーズ層を有するアルミナ基板上に設
けた３０００Å以上の厚みのｎチャンネルの活性シリコ
ン層に、発熱体部と、駆動スイッチ回路とシフトレジス
タを具備する薄膜トランジスタ部とを設けることを特徴
とするＴＦＴ搭載型サーマルヘッド。 - 【請求項２】 グレーズ層を有するアルミナ基板上に設
けた４０００Å以上の厚みのｐチャンネルの活性シリコ
ン層に、発熱体部と、駆動スイッチ回路とシフトレジス
タを具備する薄膜トランジスタ部とを設けることを特徴
とするＴＦＴ搭載型サーマルヘッド。 - 【請求項３】 前記発熱体部は、前記活性シリコン層上
に形成した非単結晶半導体層を用いることを特徴とする
請求項１または２記載のＴＦＴ搭載型サーマルヘッド。 - 【請求項４】 前記発熱体部は、前記活性シリコン層中
にイオンを選択的に注入して形成した層を用いることを
特徴とする請求項１または２記載のＴＦＴ搭載型サーマ
ルヘッド。 - 【請求項５】 ＴＦＴ部の駆動スイッチ回路として、カ
スケード結合回路を用いることを特徴とする請求項１ま
たは２記載のＴＦＴ搭載型サーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22249492A JP3155077B2 (ja) | 1992-08-21 | 1992-08-21 | Ｔｆｔ搭載型サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22249492A JP3155077B2 (ja) | 1992-08-21 | 1992-08-21 | Ｔｆｔ搭載型サーマルヘッド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0664201A JPH0664201A (ja) | 1994-03-08 |
| JP3155077B2 true JP3155077B2 (ja) | 2001-04-09 |
Family
ID=16783316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22249492A Expired - Fee Related JP3155077B2 (ja) | 1992-08-21 | 1992-08-21 | Ｔｆｔ搭載型サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155077B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4587216B2 (ja) | 2005-03-31 | 2010-11-24 | 日本碍子株式会社 | 放電灯の支持構造および照明装置 |
-
1992
- 1992-08-21 JP JP22249492A patent/JP3155077B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664201A (ja) | 1994-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010116 |
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