JP3154665B2 - ハイサイド方式のモータ電流検出回路 - Google Patents
ハイサイド方式のモータ電流検出回路Info
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- G01R31/343—Testing dynamo-electric machines in operation
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B62—LAND VEHICLES FOR TRAVELLING OTHERWISE THAN ON RAILS
- B62D—MOTOR VEHICLES; TRAILERS
- B62D5/00—Power-assisted or power-driven steering
- B62D5/04—Power-assisted or power-driven steering electrical, e.g. using an electric servo-motor connected to, or forming part of, the steering gear
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- B62D5/046—Controlling the motor
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
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- Control Of Electric Motors In General (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば自動車
用の電動パワーステアリング装置のモータ制御などに用
いられるハイサイド方式のモータ電流検出回路に関し、
特に簡単な回路構成でコストアップを招くことなく、高
精度に増幅された検出電圧を得ることにより制御の信頼
性を向上させたハイサイド方式のモータ電流検出回路に
関するものである。
用の電動パワーステアリング装置のモータ制御などに用
いられるハイサイド方式のモータ電流検出回路に関し、
特に簡単な回路構成でコストアップを招くことなく、高
精度に増幅された検出電圧を得ることにより制御の信頼
性を向上させたハイサイド方式のモータ電流検出回路に
関するものである。
【０００２】
【従来の技術】従来より、電動パワーステアリング装置
等においては、モータ制御のために、たとえばハイサイ
ド方式のモータ電流検出回路が用いられている。この種
のモータ電流検出回路としては、たとえば、特開平８−
８０８６０号公報または特開平４−２５１５９６号公報
等に記載されたものがある。
等においては、モータ制御のために、たとえばハイサイ
ド方式のモータ電流検出回路が用いられている。この種
のモータ電流検出回路としては、たとえば、特開平８−
８０８６０号公報または特開平４−２５１５９６号公報
等に記載されたものがある。
【０００３】図１０は特開平８−８０８６０号公報に記
載された従来のハイサイド方式のモータ電流検出回路を
示す回路図である。図１０において、トルクセンサ１か
らの操舵信号Ｔおよび車速センサ２からの車速信号ＳＰ
は、マイクロコンピュータからなる制御手段３に入力さ
れる。
載された従来のハイサイド方式のモータ電流検出回路を
示す回路図である。図１０において、トルクセンサ１か
らの操舵信号Ｔおよび車速センサ２からの車速信号ＳＰ
は、マイクロコンピュータからなる制御手段３に入力さ
れる。
【０００４】制御手段３は、運転状態を示す操舵信号Ｔ
および車速信号ＳＰに基づいて、右駆動用ＰＷＭ信号Ｒ
Ｐ、左駆動用ＰＷＭ信号ＬＰ、右駆動禁止信号ＲＬ、左
駆動禁止信号ＬＬおよびリレー制御信号ＲＬＹを出力す
る。
および車速信号ＳＰに基づいて、右駆動用ＰＷＭ信号Ｒ
Ｐ、左駆動用ＰＷＭ信号ＬＰ、右駆動禁止信号ＲＬ、左
駆動禁止信号ＬＬおよびリレー制御信号ＲＬＹを出力す
る。
【０００５】制御手段３からの各信号ＲＰ、ＬＰ、ＲＬ
およびＬＬは、インバータおよびノアゲートからなるＦ
ＥＴ駆動回路７ａ〜７ｄを介してＦＥＴ駆動信号とな
り、Ｈブリッジ回路４内の各ＦＥＴ４ａ〜４ｄに印加さ
れる。Ｈブリッジ回路４の出力電圧はモータＭに印加さ
れ、モータＭに左右方向に対応したモータ電流を供給す
る。
およびＬＬは、インバータおよびノアゲートからなるＦ
ＥＴ駆動回路７ａ〜７ｄを介してＦＥＴ駆動信号とな
り、Ｈブリッジ回路４内の各ＦＥＴ４ａ〜４ｄに印加さ
れる。Ｈブリッジ回路４の出力電圧はモータＭに印加さ
れ、モータＭに左右方向に対応したモータ電流を供給す
る。
【０００６】また、制御手段３からの各信号ＲＰ、Ｌ
Ｐ、ＲＬおよびＬＬは、モータ電流検出回路５内のタイ
ミング生成回路５７に入力され、リレー制御信号ＲＬＹ
は、リレー６に印加される。Ｈブリッジ回路４のハイサ
イドとリレー６の一端との間には、シャント抵抗器Ｒｓ
が挿入され、リレー６の他端には、イグニッションスイ
ッチ８を介してバッテリ９の陽極が接続されている。
Ｐ、ＲＬおよびＬＬは、モータ電流検出回路５内のタイ
ミング生成回路５７に入力され、リレー制御信号ＲＬＹ
は、リレー６に印加される。Ｈブリッジ回路４のハイサ
イドとリレー６の一端との間には、シャント抵抗器Ｒｓ
が挿入され、リレー６の他端には、イグニッションスイ
ッチ８を介してバッテリ９の陽極が接続されている。
【０００７】シャント抵抗器Ｒｓの両端間から検出され
る両端電圧Ｖ１は、モータ電流検出回路５内の差動増幅
器５１に直接入力され、差動増幅器５１の出力信号は、
波形整形回路５５および直流平滑回路５６を介して検出
電圧Ｖｄとなり、モータ電流検出回路５から出力され
る。検出電圧Ｖｄは、モータＭに供給される電流を示し
ており、フィードバック信号ＦＢとして制御手段３に入
力される。
る両端電圧Ｖ１は、モータ電流検出回路５内の差動増幅
器５１に直接入力され、差動増幅器５１の出力信号は、
波形整形回路５５および直流平滑回路５６を介して検出
電圧Ｖｄとなり、モータ電流検出回路５から出力され
る。検出電圧Ｖｄは、モータＭに供給される電流を示し
ており、フィードバック信号ＦＢとして制御手段３に入
力される。
【０００８】また、図１１は特開平４−２５１５９６号
公報に記載された従来のハイサイド方式のモータ電流検
出回路を示す回路図であり、前述と同様の構成要素につ
いては、同一符号を付して詳述を省略する。図１１にお
いて、モータ電流検出回路５０は、Ｈブリッジ回路４お
よびシャント抵抗器Ｒｓとともにモータ制御回路を構成
している。また、イグニッションスイッチ８およびバッ
テリ９は、リレー６（ここでは、図示されていない）と
ともに、モータ制御回路に給電を行うためのメイン電源
回路を構成している。
公報に記載された従来のハイサイド方式のモータ電流検
出回路を示す回路図であり、前述と同様の構成要素につ
いては、同一符号を付して詳述を省略する。図１１にお
いて、モータ電流検出回路５０は、Ｈブリッジ回路４お
よびシャント抵抗器Ｒｓとともにモータ制御回路を構成
している。また、イグニッションスイッチ８およびバッ
テリ９は、リレー６（ここでは、図示されていない）と
ともに、モータ制御回路に給電を行うためのメイン電源
回路を構成している。
【０００９】モータ電流検出回路５０は、基準電圧Ｖｒ
が非反転入力端子（＋）に印加される一対の差動増幅器
５１および５２と、差動増幅器５１の出力信号が反転入
力端子（−）に印加され且つ差動増幅器５２の出力信号
が非反転入力端子（＋）に印加されるコンパレータ５３
と、コンパレータ５３の出力信号以上の差動増幅器５１
の出力信号を保持するピークホールド回路５４とを備え
ている。
が非反転入力端子（＋）に印加される一対の差動増幅器
５１および５２と、差動増幅器５１の出力信号が反転入
力端子（−）に印加され且つ差動増幅器５２の出力信号
が非反転入力端子（＋）に印加されるコンパレータ５３
と、コンパレータ５３の出力信号以上の差動増幅器５１
の出力信号を保持するピークホールド回路５４とを備え
ている。
【００１０】ピークホールド回路５４は、基準電圧Ｖｒ
が一端に印加される抵抗器と、この抵抗器に一端が接続
され且つ他端が接地されたコンデンサからなり、抵抗器
およびコンデンサの接続点から検出電圧Ｖｄを出力す
る。
が一端に印加される抵抗器と、この抵抗器に一端が接続
され且つ他端が接地されたコンデンサからなり、抵抗器
およびコンデンサの接続点から検出電圧Ｖｄを出力す
る。
【００１１】図１１の場合、シャント抵抗器Ｒｓの両端
電圧Ｖ１は、モータ電流検出回路５０内の差動増幅器５
１によって増幅される。また、シャント抵抗器Ｒｓのハ
イサイド電圧は、差動増幅器５２およびコンパレータ５
３により構成される半波整流回路に印加される。
電圧Ｖ１は、モータ電流検出回路５０内の差動増幅器５
１によって増幅される。また、シャント抵抗器Ｒｓのハ
イサイド電圧は、差動増幅器５２およびコンパレータ５
３により構成される半波整流回路に印加される。
【００１２】これにより、差動増幅器５１から出力され
る増幅電圧は、基準電圧Ｖｒとの差電圧にレベルシフト
された後、ピークホールド回路５４により保持され、検
出電圧Ｖｄとして出力される。
る増幅電圧は、基準電圧Ｖｒとの差電圧にレベルシフト
された後、ピークホールド回路５４により保持され、検
出電圧Ｖｄとして出力される。
【００１３】このようなシャント抵抗器Ｒｓを用いたハ
イサイド方式のモータ電流検出回路は、上記特開平４−
２５１５９６号公報にも記載されているように、モータ
Ｍへの給電線の地絡検出も可能なことから、シャント抵
抗器Ｒｓをグランド側に設置したローサイド方式（図示
せず）の検出回路と比較して、フェールセーフ性に優れ
たシステムが構築できることが知られている。
イサイド方式のモータ電流検出回路は、上記特開平４−
２５１５９６号公報にも記載されているように、モータ
Ｍへの給電線の地絡検出も可能なことから、シャント抵
抗器Ｒｓをグランド側に設置したローサイド方式（図示
せず）の検出回路と比較して、フェールセーフ性に優れ
たシステムが構築できることが知られている。
【００１４】しかしながら、ハイサイド方式のモータ電
流検出回路においては、メイン電源回路を構成するバッ
テリ９側（ハイサイド）にシャント抵抗器Ｒｓが設置さ
れているので、バッテリ９から安定なバッテリ電圧が供
給されても、バッテリ９の配線インピーダンス（後述す
る）により、モータＭの通電時において電圧変動の影響
を直接受けてしまう。
流検出回路においては、メイン電源回路を構成するバッ
テリ９側（ハイサイド）にシャント抵抗器Ｒｓが設置さ
れているので、バッテリ９から安定なバッテリ電圧が供
給されても、バッテリ９の配線インピーダンス（後述す
る）により、モータＭの通電時において電圧変動の影響
を直接受けてしまう。
【００１５】したがって、シャント抵抗器Ｒｓの両端を
差動増幅器５１（増幅回路）の入力端子に直接接続する
と、増幅回路の入力端子電圧の変動に起因する増幅誤差
（以下、検出誤差と称する）が発生し易くなる。
差動増幅器５１（増幅回路）の入力端子に直接接続する
と、増幅回路の入力端子電圧の変動に起因する増幅誤差
（以下、検出誤差と称する）が発生し易くなる。
【００１６】以下、図１２〜図１４の説明図および図１
５の波形図を参照しながら、図１０および図１１に示し
た従来のハイサイド方式のモータ電流検出回路における
入力電圧変動および検出誤差の要因について概略的に説
明する。
５の波形図を参照しながら、図１０および図１１に示し
た従来のハイサイド方式のモータ電流検出回路における
入力電圧変動および検出誤差の要因について概略的に説
明する。
【００１７】図１２〜図１４はモータＭに通電したとき
の電流経路を示す説明図であり、Ｈブリッジ回路４内の
各ＦＥＴ４ａ〜４ｄを上下ともにＰＷＭモードで切り替
え駆動した状態を示す。図１５はシャント抵抗器Ｒｓの
両端電圧Ｖ１および電源電圧ＶＢを示す波形図である。
ここで、電源電圧ＶＢは、モータ制御回路に対する入力
端子電圧であり、バッテリ９（メイン電源回路）からイ
グニッションスイッチ８等の配線インピーダンスを介し
て印加されるので、電圧変動成分が含まれる。
の電流経路を示す説明図であり、Ｈブリッジ回路４内の
各ＦＥＴ４ａ〜４ｄを上下ともにＰＷＭモードで切り替
え駆動した状態を示す。図１５はシャント抵抗器Ｒｓの
両端電圧Ｖ１および電源電圧ＶＢを示す波形図である。
ここで、電源電圧ＶＢは、モータ制御回路に対する入力
端子電圧であり、バッテリ９（メイン電源回路）からイ
グニッションスイッチ８等の配線インピーダンスを介し
て印加されるので、電圧変動成分が含まれる。
【００１８】図１２〜１４において、バッテリ９には、
電源電圧ＶＢの変動を抑制するためのリプルコンデンサ
Ｃｒ（図１０および図１１内には示されていない）が並
設されており、リプルコンデンサＣｒは、バッテリ９と
ともにメイン電源回路を構成している。メイン電源回路
は、Ｈブリッジ回路４を介してモータＭを駆動するため
のモータ電流ＩＭを供給する。
電源電圧ＶＢの変動を抑制するためのリプルコンデンサ
Ｃｒ（図１０および図１１内には示されていない）が並
設されており、リプルコンデンサＣｒは、バッテリ９と
ともにメイン電源回路を構成している。メイン電源回路
は、Ｈブリッジ回路４を介してモータＭを駆動するため
のモータ電流ＩＭを供給する。
【００１９】また、バッテリ９からの給電経路（配線抵
抗ＲＷおよびインダクタンス成分ＬＷを含む）を介して
Ｈブリッジ回路４に印加される電源電圧ＶＢは、シャン
ト抵抗器Ｒｓの一端に印加される。
抗ＲＷおよびインダクタンス成分ＬＷを含む）を介して
Ｈブリッジ回路４に印加される電源電圧ＶＢは、シャン
ト抵抗器Ｒｓの一端に印加される。
【００２０】図１２において、バッテリ９からの矢印ｉ
１は、Ｈブリッジ回路４内のＦＥＴ４ａおよび４ｄをオ
ンしたときの電流経路を示している。このとき、バッテ
リ９からＨブリッジ回路４までの電流経路には、配線抵
抗ＲＷ（抵抗値Ｒ）およびＬ成分ＬＷ（インダクタンス
Ｌ）が存在するので、次式で表わされる電圧降下ＶＤＰ
１が発生する。
１は、Ｈブリッジ回路４内のＦＥＴ４ａおよび４ｄをオ
ンしたときの電流経路を示している。このとき、バッテ
リ９からＨブリッジ回路４までの電流経路には、配線抵
抗ＲＷ（抵抗値Ｒ）およびＬ成分ＬＷ（インダクタンス
Ｌ）が存在するので、次式で表わされる電圧降下ＶＤＰ
１が発生する。
【００２１】 ＶＤＰ１＝Ｒ・ｉ１＋Ｌ・ｄｔ／ｄｉ１
【００２２】また、図１３において、グランド側からの
矢印ｉ２は、図１２の状態から、ＦＥＴ４ａおよび４ｄ
をオフして、ＦＥＴ４ｂおよび４ｃをオンしたときの電
流経路を示している。
矢印ｉ２は、図１２の状態から、ＦＥＴ４ａおよび４ｄ
をオフして、ＦＥＴ４ｂおよび４ｃをオンしたときの電
流経路を示している。
【００２３】図１３においては、モータＭから発電電圧
ＶＭが発生し、ＦＥＴ４ｂおよび４ｃに内蔵された寄生
ダイオード（各ＦＥＴ４ａ〜４ｄの構造上、ドレインお
よびソース間に形成されるダイオード成分）を介して、
バッテリ９（メイン電源回路）側に回生電流ｉ２が流れ
る。このとき、回生電流ｉ２により電圧降下ＶＤＰ２が
発生する。
ＶＭが発生し、ＦＥＴ４ｂおよび４ｃに内蔵された寄生
ダイオード（各ＦＥＴ４ａ〜４ｄの構造上、ドレインお
よびソース間に形成されるダイオード成分）を介して、
バッテリ９（メイン電源回路）側に回生電流ｉ２が流れ
る。このとき、回生電流ｉ２により電圧降下ＶＤＰ２が
発生する。
【００２４】以上のように、配線抵抗ＲＷおよびＬ成分
ＬＷ（配線インピーダンス）が存在することにより、モ
ータＭへの通電毎に電源電圧ＶＢは変動する。そこで、
従来より、電源電圧ＶＢの変動を抑制するために、メイ
ン電源回路としてリプルコンデンサＣｒが設置されてお
り、これにより、電源電圧ＶＢの変動は或る程度抑制さ
れる。
ＬＷ（配線インピーダンス）が存在することにより、モ
ータＭへの通電毎に電源電圧ＶＢは変動する。そこで、
従来より、電源電圧ＶＢの変動を抑制するために、メイ
ン電源回路としてリプルコンデンサＣｒが設置されてお
り、これにより、電源電圧ＶＢの変動は或る程度抑制さ
れる。
【００２５】しかしながら、リプルコンデンサＣｒの内
部にもインピーダンスが存在するので、ＦＥＴ４ａ〜４
ｄをＰＷＭ駆動してモータＭを通電する場合、ＦＥＴ４
ａ〜４ｄのスイッチングに同期して、電源電圧ＶＢの変
動は必ず発生する。
部にもインピーダンスが存在するので、ＦＥＴ４ａ〜４
ｄをＰＷＭ駆動してモータＭを通電する場合、ＦＥＴ４
ａ〜４ｄのスイッチングに同期して、電源電圧ＶＢの変
動は必ず発生する。
【００２６】次に、図１４を参照しながら、ＦＥＴ４ａ
および４ｄをオフからオンに切り替えた瞬間の挙動につ
いて説明する。図１４において、ＦＥＴ４ａおよび４ｄ
がオンした直後において、ＦＥＴ４ｂおよび４ｃ内の寄
生ダイオードはブレークダウンし、ＦＥＴ４ｂおよび４
ｃを介して貫通電流ｉ３が瞬間的に流れる。
および４ｄをオフからオンに切り替えた瞬間の挙動につ
いて説明する。図１４において、ＦＥＴ４ａおよび４ｄ
がオンした直後において、ＦＥＴ４ｂおよび４ｃ内の寄
生ダイオードはブレークダウンし、ＦＥＴ４ｂおよび４
ｃを介して貫通電流ｉ３が瞬間的に流れる。
【００２７】このとき、導体抵抗の非常に低い経路を流
れることから、貫通電流ｉ３のピーク電流値が極めて大
きくなるうえ、シャント抵抗器ＲｓおよびＨブリッジ回
路４上のＬ成分などにより、貫通電流ｉ３は、高周波の
スイッチングノイズ（図１５内のＡ部参照）を発生させ
る。その後、寄生ダイオードの逆回復時間の経過後にお
いて、貫通電流ｉ３は無くなる。
れることから、貫通電流ｉ３のピーク電流値が極めて大
きくなるうえ、シャント抵抗器ＲｓおよびＨブリッジ回
路４上のＬ成分などにより、貫通電流ｉ３は、高周波の
スイッチングノイズ（図１５内のＡ部参照）を発生させ
る。その後、寄生ダイオードの逆回復時間の経過後にお
いて、貫通電流ｉ３は無くなる。
【００２８】また、ＦＥＴ４ｂおよび４ｃをオンからオ
フした瞬間については、特に図示しないが、図１３の状
態から図１２の状態に電流経路が切り替わるので、配線
インダクタンスＬＷなどにより、同様にスイッチングノ
イズ（図１５内のＢ部参照）が発生する。
フした瞬間については、特に図示しないが、図１３の状
態から図１２の状態に電流経路が切り替わるので、配線
インダクタンスＬＷなどにより、同様にスイッチングノ
イズ（図１５内のＢ部参照）が発生する。
【００２９】このように、Ｈブリッジ回路４を構成する
ＦＥＴ４ａ〜４ｄをＰＷＭ駆動してモータＭに通電を行
った場合、上述の動作モードが繰り返され、電源電圧Ｖ
Ｂは図１５のように変動する。
ＦＥＴ４ａ〜４ｄをＰＷＭ駆動してモータＭに通電を行
った場合、上述の動作モードが繰り返され、電源電圧Ｖ
Ｂは図１５のように変動する。
【００３０】図１５において、電源電圧ＶＢには、キャ
リアのＰＷＭ信号ＲＰおよびＬＰに同期して発生する電
圧変動、すなわちモータＭの通電および回生電流ｉ２に
よる電圧変動に加えて、ＦＥＴ４ａ〜４ｄがオフからオ
ンに変化したときの各ＦＥＴ内部の寄生ダイオードのリ
カバリー電流に起因する高周波のスイッチングノイズが
重畳されている。
リアのＰＷＭ信号ＲＰおよびＬＰに同期して発生する電
圧変動、すなわちモータＭの通電および回生電流ｉ２に
よる電圧変動に加えて、ＦＥＴ４ａ〜４ｄがオフからオ
ンに変化したときの各ＦＥＴ内部の寄生ダイオードのリ
カバリー電流に起因する高周波のスイッチングノイズが
重畳されている。
【００３１】上述のように、ハイサイド方式の電流検出
回路においては、電源電圧ＶＢが変動し得る入力端子
（バッテリ９側）とＨブリッジ回路４との間にシャント
抵抗器Ｒｓが設置されているので、シャント抵抗器４の
両端電圧Ｖ１も電源電圧ＶＢの変動の影響を受ける。
回路においては、電源電圧ＶＢが変動し得る入力端子
（バッテリ９側）とＨブリッジ回路４との間にシャント
抵抗器Ｒｓが設置されているので、シャント抵抗器４の
両端電圧Ｖ１も電源電圧ＶＢの変動の影響を受ける。
【００３２】したがって、図１０および図１１のよう
に、シャント抵抗器Ｒｓの両端電圧Ｖ１を差動増幅器５
１に直接入力すると、両端電圧Ｖ１の交流成分が差動増
幅器５１の応答速度を越えて飽和した場合に検出誤差が
発生する。
に、シャント抵抗器Ｒｓの両端電圧Ｖ１を差動増幅器５
１に直接入力すると、両端電圧Ｖ１の交流成分が差動増
幅器５１の応答速度を越えて飽和した場合に検出誤差が
発生する。
【００３３】また、差動増幅器５１の電源およびグラン
ドとして、それぞれ、メイン電源回路およびＨブリッジ
回路４のグランドを用いると、電源変動が差動増幅器５
１のコモンモードノイズとなり、増幅誤差の発生要因と
なる。
ドとして、それぞれ、メイン電源回路およびＨブリッジ
回路４のグランドを用いると、電源変動が差動増幅器５
１のコモンモードノイズとなり、増幅誤差の発生要因と
なる。
【００３４】そこで、たとえば特開平８−８０８６０号
公報に記載の回路構成においては、電圧変動による検出
誤差の対策として、差動増幅回路５１の出力側に波形整
形回路５５および平滑回路５６（図１０参照）を設け、
各ＦＥＴ４ａ〜４ｄのオフ時の電源電圧ＶＢの変動の影
響を除去している。
公報に記載の回路構成においては、電圧変動による検出
誤差の対策として、差動増幅回路５１の出力側に波形整
形回路５５および平滑回路５６（図１０参照）を設け、
各ＦＥＴ４ａ〜４ｄのオフ時の電源電圧ＶＢの変動の影
響を除去している。
【００３５】上記対策は、電源電圧ＶＢの変動が或る程
度小さいときには有効であるが、差動増幅器５１に入力
されるノーマルモードのスイッチングノイズや、電源電
圧ＶＢの変動によるコモンモードノイズ等を直接低減す
ることができないので、電源電圧ＶＢの変動が大きく差
動増幅回路５１の飽和レベルに達した場合には、検出誤
差を抑制することができない。
度小さいときには有効であるが、差動増幅器５１に入力
されるノーマルモードのスイッチングノイズや、電源電
圧ＶＢの変動によるコモンモードノイズ等を直接低減す
ることができないので、電源電圧ＶＢの変動が大きく差
動増幅回路５１の飽和レベルに達した場合には、検出誤
差を抑制することができない。
【００３６】また、特開平４−２５１５９６号公報に記
載の回路構成（図１１参照）においては、シャント抵抗
器Ｒｓに差動増幅器５１に直結されているのにもかかわ
らず、検出誤差の対策が全く考慮されていない。
載の回路構成（図１１参照）においては、シャント抵抗
器Ｒｓに差動増幅器５１に直結されているのにもかかわ
らず、検出誤差の対策が全く考慮されていない。
【００３７】また、図１１においては、電源電圧ＶＢの
変動によるモータ電流検出回路５０の検出誤差の問題に
加え、３個の差動増幅器（または、コンパレータ）５１
〜５３を用いて増幅回路を構成していることから、差動
増幅器（コンパレータ）５１〜５３のオフセット電圧が
３個分累積されるので、オフセットのばらつきによるモ
ータ電流検出回路５０の検出誤差が発生する可能性があ
る。
変動によるモータ電流検出回路５０の検出誤差の問題に
加え、３個の差動増幅器（または、コンパレータ）５１
〜５３を用いて増幅回路を構成していることから、差動
増幅器（コンパレータ）５１〜５３のオフセット電圧が
３個分累積されるので、オフセットのばらつきによるモ
ータ電流検出回路５０の検出誤差が発生する可能性があ
る。
【００３８】さらに、図１１においては、モータ電流Ｉ
Ｍの値が０［Ａ］のときの検出電圧Ｖｄが基準電圧Ｖｒ
となるので、基準電圧Ｖｒを生成する基準電源の絶対精
度が要求される。したがって、もし、基準電源の絶対精
度が確保できない場合には、制御手段内のＣＰＵ（図示
せず）に補正手段を設け、モータ電流ＩＭが０［Ａ］の
ときにモータ電流検出回路５０から出力される検出電圧
Ｖｄを学習する必要がある。
Ｍの値が０［Ａ］のときの検出電圧Ｖｄが基準電圧Ｖｒ
となるので、基準電圧Ｖｒを生成する基準電源の絶対精
度が要求される。したがって、もし、基準電源の絶対精
度が確保できない場合には、制御手段内のＣＰＵ（図示
せず）に補正手段を設け、モータ電流ＩＭが０［Ａ］の
ときにモータ電流検出回路５０から出力される検出電圧
Ｖｄを学習する必要がある。
【００３９】なお、検出誤差の一般的な対策としては、
以下の（１）および（２）が考えられる。 （１）Ｈブリッジ回路４、シャント抵抗器Ｒｓおよびリ
プルコンデンサＣｒを含む大電流回路部（以下、パワー
部と称する）の構造を最適化すること。 （２）増幅回路を構成する差動増幅器５１として、スル
ーレートおよび電源変動除去比等の高周波特性に優れた
高速形の差動増幅器を採用すること。
以下の（１）および（２）が考えられる。 （１）Ｈブリッジ回路４、シャント抵抗器Ｒｓおよびリ
プルコンデンサＣｒを含む大電流回路部（以下、パワー
部と称する）の構造を最適化すること。 （２）増幅回路を構成する差動増幅器５１として、スル
ーレートおよび電源変動除去比等の高周波特性に優れた
高速形の差動増幅器を採用すること。
【００４０】上記対策のうち、（１）は、配線経路の短
縮によるインダクタンス成分ＬＷの低減、スナバ回路の
設置、ソフトスイッチングの採用、などによるスイッチ
ングノイズ成分の低減およびリプルコンデンサＣｒの大
容量化（低インピーダンス化）によるキャリア（ＰＷＭ
信号ＲＰおよびＬＰ）に同期した電源電圧ＶＢの変動を
低減するものであり、（２）は増幅回路（差動増幅器５
１）の周波数応答を改善するものである。
縮によるインダクタンス成分ＬＷの低減、スナバ回路の
設置、ソフトスイッチングの採用、などによるスイッチ
ングノイズ成分の低減およびリプルコンデンサＣｒの大
容量化（低インピーダンス化）によるキャリア（ＰＷＭ
信号ＲＰおよびＬＰ）に同期した電源電圧ＶＢの変動を
低減するものであり、（２）は増幅回路（差動増幅器５
１）の周波数応答を改善するものである。
【００４１】しかしながら、パワー部の最適化として、
上記対策（１）は、リプルコンデンサＣｒなど大電流部
の大形部品の容量、配置および配線等を最適化する必要
があり、設計的な工数が多大となるうえ、近年の市場で
要求されているモータ制御装置の小形化を実現するため
に物理的な限界が生じる。また、対策（２）における増
幅回路の周波数応答の改善は、高価な高速形の差動増幅
器５１を必要とするので、システムのコストアップを招
くなどの問題が生じる。
上記対策（１）は、リプルコンデンサＣｒなど大電流部
の大形部品の容量、配置および配線等を最適化する必要
があり、設計的な工数が多大となるうえ、近年の市場で
要求されているモータ制御装置の小形化を実現するため
に物理的な限界が生じる。また、対策（２）における増
幅回路の周波数応答の改善は、高価な高速形の差動増幅
器５１を必要とするので、システムのコストアップを招
くなどの問題が生じる。
【００４２】
【発明が解決しようとする課題】従来のハイサイド方式
のモータ電流検出回路は以上のように、シャント抵抗器
Ｒｓの両端電圧Ｖ１が差動増幅器５１に直接入力されて
おり、両端電圧Ｖ１が電源電圧ＶＢの変動の影響を受け
ることから、最終的に出力される検出電圧Ｖｄに検出誤
差が生じるうえ、両端電圧Ｖ１の交流成分が差動増幅器
５１の応答速度を越えて飽和した場合にも検出誤差が生
じてしまい、モータ電流ＩＭの検出精度を損なうという
問題点があった。
のモータ電流検出回路は以上のように、シャント抵抗器
Ｒｓの両端電圧Ｖ１が差動増幅器５１に直接入力されて
おり、両端電圧Ｖ１が電源電圧ＶＢの変動の影響を受け
ることから、最終的に出力される検出電圧Ｖｄに検出誤
差が生じるうえ、両端電圧Ｖ１の交流成分が差動増幅器
５１の応答速度を越えて飽和した場合にも検出誤差が生
じてしまい、モータ電流ＩＭの検出精度を損なうという
問題点があった。
【００４３】特に、特開平４−２５１５９６号公報（図
１１参照）の場合、シャント抵抗器Ｒｓの両端が差動増
幅器５１に直接接続されているにもかかわらず、検出誤
差の対策を何ら施していないので、モータ電流ＩＭの検
出精度を損なうという問題点があった。
１１参照）の場合、シャント抵抗器Ｒｓの両端が差動増
幅器５１に直接接続されているにもかかわらず、検出誤
差の対策を何ら施していないので、モータ電流ＩＭの検
出精度を損なうという問題点があった。
【００４４】また、特開平８−８０８６０号公報（図１
０参照）のように、差動増幅回路５１の出力側に波形整
形回路５５および平滑回路５６を設け、ＦＥＴ４ａ〜４
ｄのオフ時の電源電圧ＶＢの変動の影響を除去しても、
差動増幅器５１に入力されるノーマルモードのスイッチ
ングノイズおよび電源電圧ＶＢの変動によるコモンモー
ドノイズを直接低減することができないので、電源電圧
ＶＢの変動が差動増幅回路５１の飽和レベルに達した場
合には、検出誤差を抑制することができないという問題
点があった。
０参照）のように、差動増幅回路５１の出力側に波形整
形回路５５および平滑回路５６を設け、ＦＥＴ４ａ〜４
ｄのオフ時の電源電圧ＶＢの変動の影響を除去しても、
差動増幅器５１に入力されるノーマルモードのスイッチ
ングノイズおよび電源電圧ＶＢの変動によるコモンモー
ドノイズを直接低減することができないので、電源電圧
ＶＢの変動が差動増幅回路５１の飽和レベルに達した場
合には、検出誤差を抑制することができないという問題
点があった。
【００４５】また、図１０および図１１に示した従来例
のいずれの場合も、差動増幅器５１の電源としてバッテ
リ９からなるメイン電源回路を用い、差動増幅器５１の
グランドとしてＨブリッジ回路４のグランドを用いてい
るので、電源電圧ＶＢの変動が差動増幅器５１のコモン
モードノイズとなり、増幅誤差の発生要因となるという
問題点があった。
のいずれの場合も、差動増幅器５１の電源としてバッテ
リ９からなるメイン電源回路を用い、差動増幅器５１の
グランドとしてＨブリッジ回路４のグランドを用いてい
るので、電源電圧ＶＢの変動が差動増幅器５１のコモン
モードノイズとなり、増幅誤差の発生要因となるという
問題点があった。
【００４６】さらに、一般的な検出誤差対策として、Ｈ
ブリッジ回路４、シャント抵抗器Ｒｓおよびリプルコン
デンサＣｒを含むパワー部の構造を最適化した場合に
は、リプルコンデンサＣｒなどの大形部品の設計的工数
が多大となるので、小形化を実現することができないと
いう問題点があり、また、高周波特性に優れた高速形の
差動増幅器５１を用いた場合にはコストアップを招くと
いう問題点があった。
ブリッジ回路４、シャント抵抗器Ｒｓおよびリプルコン
デンサＣｒを含むパワー部の構造を最適化した場合に
は、リプルコンデンサＣｒなどの大形部品の設計的工数
が多大となるので、小形化を実現することができないと
いう問題点があり、また、高周波特性に優れた高速形の
差動増幅器５１を用いた場合にはコストアップを招くと
いう問題点があった。
【００４７】この発明は上記のような問題点を解決する
ためになされたもので、簡単な回路構成でコストアップ
を招くことなく、シャント抵抗器から検出される両端電
圧を高精度に増幅して信頼性を向上させたハイサイド方
式のモータ電流検出回路を得ることを目的とする。
ためになされたもので、簡単な回路構成でコストアップ
を招くことなく、シャント抵抗器から検出される両端電
圧を高精度に増幅して信頼性を向上させたハイサイド方
式のモータ電流検出回路を得ることを目的とする。
【００４８】
【課題を解決するための手段】この発明の請求項１に係
るハイサイド方式のモータ電流検出回路は、Ｈブリッジ
回路を構成する複数のＦＥＴと、Ｈブリッジ回路に接続
されたモータと、モータの通電方向および通電電流量を
指示する制御手段と、制御手段からの指示信号に基づい
てＦＥＴをＰＷＭ駆動するＦＥＴ駆動回路と、Ｈブリッ
ジ回路にモータを駆動するためのモータ電流を供給する
メイン電源回路と、Ｈブリッジ回路とメイン電源回路と
の間に挿入されたシャント抵抗器と、指示信号に同期し
て、ＦＥＴのオン時にシャント抵抗器の両端間から検出
される両端電圧をサンプルし、且つＦＥＴのオフ時に両
端電圧を保持するためのアナログスイッチを含むサンプ
ルホールド回路と、サンプルホールド回路のホールド電
圧を増幅する差動増幅器を含み、モータ電流に対応した
検出電圧を制御手段に出力する増幅回路と、サンプルホ
ールド回路と増幅回路との間に設けられて増幅回路に対
する第１のグランドを生成する負電圧電源回路と、指示
信号に同期してアナログスイッチをスイッチングするた
めのスイッチ駆動信号を生成するスイッチ駆動信号生成
回路とを備え、増幅回路は、検出電圧を任意のグランド
に対してレベルシフトするための定電流回路を含み、第
１のグランドは、差動増幅器以外の回路に対する第２の
グランドから分離されて、メイン電源回路の電源電圧を
基準とする負の定電圧からなり、モータの通電時におけ
るメイン電源回路の電圧変動に起因する検出信号の増幅
誤差を抑制するものである。
るハイサイド方式のモータ電流検出回路は、Ｈブリッジ
回路を構成する複数のＦＥＴと、Ｈブリッジ回路に接続
されたモータと、モータの通電方向および通電電流量を
指示する制御手段と、制御手段からの指示信号に基づい
てＦＥＴをＰＷＭ駆動するＦＥＴ駆動回路と、Ｈブリッ
ジ回路にモータを駆動するためのモータ電流を供給する
メイン電源回路と、Ｈブリッジ回路とメイン電源回路と
の間に挿入されたシャント抵抗器と、指示信号に同期し
て、ＦＥＴのオン時にシャント抵抗器の両端間から検出
される両端電圧をサンプルし、且つＦＥＴのオフ時に両
端電圧を保持するためのアナログスイッチを含むサンプ
ルホールド回路と、サンプルホールド回路のホールド電
圧を増幅する差動増幅器を含み、モータ電流に対応した
検出電圧を制御手段に出力する増幅回路と、サンプルホ
ールド回路と増幅回路との間に設けられて増幅回路に対
する第１のグランドを生成する負電圧電源回路と、指示
信号に同期してアナログスイッチをスイッチングするた
めのスイッチ駆動信号を生成するスイッチ駆動信号生成
回路とを備え、増幅回路は、検出電圧を任意のグランド
に対してレベルシフトするための定電流回路を含み、第
１のグランドは、差動増幅器以外の回路に対する第２の
グランドから分離されて、メイン電源回路の電源電圧を
基準とする負の定電圧からなり、モータの通電時におけ
るメイン電源回路の電圧変動に起因する検出信号の増幅
誤差を抑制するものである。
【００４９】これにより、増幅回路内の差動増幅器に対
する電源およびグランドを、メイン電源回路（シャント
抵抗器の上側）を基準電位として定電圧化する。また、
シャント抵抗器の両端電圧をサンプルホールド回路によ
り一旦サンプルし、電源基準の直流電圧に変換して増幅
回路に入力することにより、電流検出回路内の差動増幅
器の電源および入力電圧をほぼ直流電圧とし、差動増幅
器の入力回路構成およびスルーレート、電源変動除去比
などの交流特性に依存しない直流動作にする。
する電源およびグランドを、メイン電源回路（シャント
抵抗器の上側）を基準電位として定電圧化する。また、
シャント抵抗器の両端電圧をサンプルホールド回路によ
り一旦サンプルし、電源基準の直流電圧に変換して増幅
回路に入力することにより、電流検出回路内の差動増幅
器の電源および入力電圧をほぼ直流電圧とし、差動増幅
器の入力回路構成およびスルーレート、電源変動除去比
などの交流特性に依存しない直流動作にする。
【００５０】また、この発明の請求項２に係るハイサイ
ド方式のモータ電流検出回路は、請求項１において、差
動増幅器は、ＮＰＮトランジスタ入力回路構成からな
り、負電圧電源回路は、メイン電源回路と第２のグラン
ドとの間に挿入されたコンデンサと、コンデンサの両端
間に並列接続され且つカソードがメイン電源回路に接続
されたツェナーダイオードと、ツェナーダイオードのア
ノードに直列接続された抵抗器とからなり、ツェナーダ
イオードのアノード端子から第１のグランドを生成する
ものである。
ド方式のモータ電流検出回路は、請求項１において、差
動増幅器は、ＮＰＮトランジスタ入力回路構成からな
り、負電圧電源回路は、メイン電源回路と第２のグラン
ドとの間に挿入されたコンデンサと、コンデンサの両端
間に並列接続され且つカソードがメイン電源回路に接続
されたツェナーダイオードと、ツェナーダイオードのア
ノードに直列接続された抵抗器とからなり、ツェナーダ
イオードのアノード端子から第１のグランドを生成する
ものである。
【００５１】また、この発明の請求項３に係るハイサイ
ド方式のモータ電流検出回路は、請求項１において、差
動増幅器は、ＰＮＰトランジスタ入力回路構成からな
り、負電圧電源回路は、正の定電圧源および負の定電圧
源を含み、メイン電源回路の電源電圧を基準として正お
よび負の定電圧を生成するものである。
ド方式のモータ電流検出回路は、請求項１において、差
動増幅器は、ＰＮＰトランジスタ入力回路構成からな
り、負電圧電源回路は、正の定電圧源および負の定電圧
源を含み、メイン電源回路の電源電圧を基準として正お
よび負の定電圧を生成するものである。
【００５２】このように、差動増幅器の電源として正の
定電圧源を接続し、差動増幅器のグランドとして負の定
電圧源に接地することにより、増幅回路内の差動増幅器
の電源およびグランドをメイン電源回路に対して定電圧
化する。
定電圧源を接続し、差動増幅器のグランドとして負の定
電圧源に接地することにより、増幅回路内の差動増幅器
の電源およびグランドをメイン電源回路に対して定電圧
化する。
【００５３】また、この発明の請求項４に係るハイサイ
ド方式のモータ電流検出回路は、請求項１において、ス
イッチ駆動信号生成回路は、スイッチ駆動信号の立ち上
がりおよび立ち下がりを、それぞれ異なる遅延時間に設
定するための遅延回路を含むものである。
ド方式のモータ電流検出回路は、請求項１において、ス
イッチ駆動信号生成回路は、スイッチ駆動信号の立ち上
がりおよび立ち下がりを、それぞれ異なる遅延時間に設
定するための遅延回路を含むものである。
【００５４】これにより、シャント抵抗器の両端電圧を
サンプルする際に、アナログスイッチをオンするタイミ
ングを遅延回路により遅延し、スイッチングノイズ成分
を増幅回路に入力する前に除去する。
サンプルする際に、アナログスイッチをオンするタイミ
ングを遅延回路により遅延し、スイッチングノイズ成分
を増幅回路に入力する前に除去する。
【００５５】また、この発明の請求項５に係るハイサイ
ド方式のモータ電流検出回路は、請求項１において、定
電流回路は、増幅回路の出力端子側に設置されてベース
が差動増幅器の出力端子に接続されたレベルシフト用Ｐ
ＮＰトランジスタと、差動増幅器の反転入力端子とメイ
ン電源回路との間に挿入された第１の抵抗器と、差動増
幅器の反転入力端子とレベルシフト用ＰＮＰトランジス
タのエミッタ端子との間に挿入された第２の抵抗器と、
メイン電源回路とレベルシフト用ＰＮＰトランジスタの
エミッタ端子との間に挿入された第３の抵抗器と、レベ
ルシフト用ＰＮＰトランジスタのコレクタ端子と第２の
グランドとの間に挿入された第４の抵抗器とを含み、第
１および第２の抵抗器は、増幅回路の第１のゲインを決
定し、第３および第４の抵抗器は、増幅回路の第２のゲ
インを決定するものである。
ド方式のモータ電流検出回路は、請求項１において、定
電流回路は、増幅回路の出力端子側に設置されてベース
が差動増幅器の出力端子に接続されたレベルシフト用Ｐ
ＮＰトランジスタと、差動増幅器の反転入力端子とメイ
ン電源回路との間に挿入された第１の抵抗器と、差動増
幅器の反転入力端子とレベルシフト用ＰＮＰトランジス
タのエミッタ端子との間に挿入された第２の抵抗器と、
メイン電源回路とレベルシフト用ＰＮＰトランジスタの
エミッタ端子との間に挿入された第３の抵抗器と、レベ
ルシフト用ＰＮＰトランジスタのコレクタ端子と第２の
グランドとの間に挿入された第４の抵抗器とを含み、第
１および第２の抵抗器は、増幅回路の第１のゲインを決
定し、第３および第４の抵抗器は、増幅回路の第２のゲ
インを決定するものである。
【００５６】また、この発明の請求項６に係るハイサイ
ド方式のモータ電流検出回路は、請求項１において、モ
ータ電流検出回路はモノリシックＩＣにより構成され、
第１および第２のグランドは、モノリシックＩＣの内部
で分離されたものである。
ド方式のモータ電流検出回路は、請求項１において、モ
ータ電流検出回路はモノリシックＩＣにより構成され、
第１および第２のグランドは、モノリシックＩＣの内部
で分離されたものである。
【００５７】また、この発明の請求項７に係るハイサイ
ド方式のモータ電流検出回路は、請求項５において、増
幅回路は、モノリシックＩＣにより構成され、モノリシ
ックＩＣは、差動増幅器、第１、第２の抵抗器およびレ
ベルシフト用ＰＮＰトランジスタと、増幅回路の基準電
圧としてメイン電源回路からの電源電圧が印加される第
１の端子と、第１の端子に一端が接続された第３の抵抗
器の他端を接続するための第２の端子とを含み、第１お
よび第２の端子は近接配置され、第３および第４の抵抗
器は、モノリシックＩＣの外部に設置されたものであ
る。
ド方式のモータ電流検出回路は、請求項５において、増
幅回路は、モノリシックＩＣにより構成され、モノリシ
ックＩＣは、差動増幅器、第１、第２の抵抗器およびレ
ベルシフト用ＰＮＰトランジスタと、増幅回路の基準電
圧としてメイン電源回路からの電源電圧が印加される第
１の端子と、第１の端子に一端が接続された第３の抵抗
器の他端を接続するための第２の端子とを含み、第１お
よび第２の端子は近接配置され、第３および第４の抵抗
器は、モノリシックＩＣの外部に設置されたものであ
る。
【００５８】このように、近接配置した第１および第２
の端子（メイン電源回路の近傍）間に第３の抵抗器を接
続することにより、増幅回路の基準電圧と第３の抵抗器
の基準電圧との交流成分の位相差を低減して検出誤差を
抑制する。
の端子（メイン電源回路の近傍）間に第３の抵抗器を接
続することにより、増幅回路の基準電圧と第３の抵抗器
の基準電圧との交流成分の位相差を低減して検出誤差を
抑制する。
【００５９】また、この発明の請求項８に係るハイサイ
ド方式のモータ電流検出回路は、請求項１において、差
動増幅器の入力端子に直列抵抗器を設けたものである。
これにより、差動増幅器を構成する入力トランジスタの
入力容量と直列抵抗器とで積分回路を構成し、積分効果
により差動増幅器に入力される交流成分を低減する。
ド方式のモータ電流検出回路は、請求項１において、差
動増幅器の入力端子に直列抵抗器を設けたものである。
これにより、差動増幅器を構成する入力トランジスタの
入力容量と直列抵抗器とで積分回路を構成し、積分効果
により差動増幅器に入力される交流成分を低減する。
【００６０】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１はこの発明の実施の形態１を示す回
路ブロック図であり、前述と同様の構成要素について
は、同一符号を付して詳述を省略する。なお、図面の繁
雑さを避けるために、リレー６、イグニッションスイッ
チ８およびバッテリ９（図１０参照）等は図示されてい
ない。また、Ｈブリッジ回路４の構成および動作は、図
１０および図１２〜図１４に示した通りである。
いて説明する。図１はこの発明の実施の形態１を示す回
路ブロック図であり、前述と同様の構成要素について
は、同一符号を付して詳述を省略する。なお、図面の繁
雑さを避けるために、リレー６、イグニッションスイッ
チ８およびバッテリ９（図１０参照）等は図示されてい
ない。また、Ｈブリッジ回路４の構成および動作は、図
１０および図１２〜図１４に示した通りである。
【００６１】図２は図１内の差動増幅器１１を具体的に
示す回路図、図３は図１内のゲート回路６２および遅延
回路６３を具体的に示す回路図、図４は図１内の各信号
およびＨブリッジ回路４内の各ＦＥＴ４ａ〜４ｄ（図１
０参照）の動作を示す波形図である。
示す回路図、図３は図１内のゲート回路６２および遅延
回路６３を具体的に示す回路図、図４は図１内の各信号
およびＨブリッジ回路４内の各ＦＥＴ４ａ〜４ｄ（図１
０参照）の動作を示す波形図である。
【００６２】図１において、シャント抵抗器Ｒｓ、各回
路４、７、１０、２０、６１〜６３および制御手段３１
は、モータ制御回路を構成している。マイクロコンピュ
ータからなる制御手段３１は、目標値検出手段（図示せ
ず）により検出されたモータトルク等の目標値に応じた
モータ電流ＩＭをモータＭに通電するため、モータＭに
対する通電電流量を指示するＰＷＭ信号ＰＷと、モータ
Ｍの回転方向を指示する左方向（正転）指示信号ＬＣお
よび右方向（逆転）指示信号ＲＣとを出力する。
路４、７、１０、２０、６１〜６３および制御手段３１
は、モータ制御回路を構成している。マイクロコンピュ
ータからなる制御手段３１は、目標値検出手段（図示せ
ず）により検出されたモータトルク等の目標値に応じた
モータ電流ＩＭをモータＭに通電するため、モータＭに
対する通電電流量を指示するＰＷＭ信号ＰＷと、モータ
Ｍの回転方向を指示する左方向（正転）指示信号ＬＣお
よび右方向（逆転）指示信号ＲＣとを出力する。
【００６３】ＦＥＴ駆動回路７は、前述（図１０参照）
のノアゲート７ａ、７ｂ、インバータ７ｃおよび７ｄに
対応しており、ＰＷＭ信号ＰＷ、左方向指示信号ＬＣお
よび右方向指示信号ＲＣに基づいて、Ｈブリッジ回路４
内のＦＥＴ４ａ〜４ｄをＰＷＭ駆動する。ＦＥＴ駆動回
路７は、たとえば図４の動作波形例のように、左方向指
示信号ＬＣおよび右方向指示信号ＲＣによって指示され
るモータＭの回転方向に対応したＦＥＴを、ＰＷＭ信号
ＰＷに同期して駆動する。
のノアゲート７ａ、７ｂ、インバータ７ｃおよび７ｄに
対応しており、ＰＷＭ信号ＰＷ、左方向指示信号ＬＣお
よび右方向指示信号ＲＣに基づいて、Ｈブリッジ回路４
内のＦＥＴ４ａ〜４ｄをＰＷＭ駆動する。ＦＥＴ駆動回
路７は、たとえば図４の動作波形例のように、左方向指
示信号ＬＣおよび右方向指示信号ＲＣによって指示され
るモータＭの回転方向に対応したＦＥＴを、ＰＷＭ信号
ＰＷに同期して駆動する。
【００６４】Ｈブリッジ回路４内のＦＥＴ４ａ〜４ｄと
しては、コストおよび入手性の観点から、一般的に全て
Ｎチャネル形ＦＥＴ（図１０参照）が用いられるので、
Ｈブリッジの上側のＦＥＴ４ａおよび４ｂを駆動するた
めの昇圧電源またはブートストラップ回路が必要であ
る。
しては、コストおよび入手性の観点から、一般的に全て
Ｎチャネル形ＦＥＴ（図１０参照）が用いられるので、
Ｈブリッジの上側のＦＥＴ４ａおよび４ｂを駆動するた
めの昇圧電源またはブートストラップ回路が必要であ
る。
【００６５】図１においては、昇圧回路などが特に示さ
れていないが、昇圧回路に相当する機能は、ＦＥＴ駆動
回路７内に含まれているものとする。また、Ｈブリッジ
回路４の動作中の電流経路については、前述（図１２〜
図１４参照）した通りなのでここでは省略する。
れていないが、昇圧回路に相当する機能は、ＦＥＴ駆動
回路７内に含まれているものとする。また、Ｈブリッジ
回路４の動作中の電流経路については、前述（図１２〜
図１４参照）した通りなのでここでは省略する。
【００６６】制御手段３１からの各指示信号ＰＷ、ＬＣ
およびＲＣに応じてモータＭに通電されたモータ電流Ｉ
Ｍは、前述と同様に、Ｈブリッジ回路４のハイサイドに
挿入されたシャント抵抗器Ｒｓにより両端電圧Ｖ１に変
換される。
およびＲＣに応じてモータＭに通電されたモータ電流Ｉ
Ｍは、前述と同様に、Ｈブリッジ回路４のハイサイドに
挿入されたシャント抵抗器Ｒｓにより両端電圧Ｖ１に変
換される。
【００６７】シャント抵抗器Ｒｓの両端電圧Ｖ１が印加
されるサンプルホールド回路６１は、シャント抵抗器Ｒ
ｓとＨブリッジ回路４との接続点に接続されたアナログ
スイッチＱ１と、アナログスイッチＱ１を介してシャン
ト抵抗器Ｒｓの両端間に並列接続された抵抗器Ｒ１と、
抵抗器Ｒ１の両端間に並列接続されたコンデンサＣ１と
により構成されている。抵抗器Ｒ１およびコンデンサＣ
１は時定数回路を構成している。
されるサンプルホールド回路６１は、シャント抵抗器Ｒ
ｓとＨブリッジ回路４との接続点に接続されたアナログ
スイッチＱ１と、アナログスイッチＱ１を介してシャン
ト抵抗器Ｒｓの両端間に並列接続された抵抗器Ｒ１と、
抵抗器Ｒ１の両端間に並列接続されたコンデンサＣ１と
により構成されている。抵抗器Ｒ１およびコンデンサＣ
１は時定数回路を構成している。
【００６８】サンプルホールド回路６１は、各指示信号
ＰＷ、ＬＣおよびＲＣに同期したアナログスイッチＱ１
のオン動作により、Ｈブリッジ回路４内のＦＥＴがオン
期間中のシャント抵抗器Ｒｓの両端電圧Ｖ１をコンデン
サＣ１にサンプルし、ＦＥＴがオフ時においては、アナ
ログスイッチＱ１のオフ動作により、コンデンサＣ１の
両端間の電圧をホールド電圧Ｖ２として出力する。サン
プルホールド回路６１は、Ｈブリッジ回路４内のＦＥＴ
オン直後のスイッチングを除去してサンプルし、ＦＥＴ
オフ直前にホールドする。
ＰＷ、ＬＣおよびＲＣに同期したアナログスイッチＱ１
のオン動作により、Ｈブリッジ回路４内のＦＥＴがオン
期間中のシャント抵抗器Ｒｓの両端電圧Ｖ１をコンデン
サＣ１にサンプルし、ＦＥＴがオフ時においては、アナ
ログスイッチＱ１のオフ動作により、コンデンサＣ１の
両端間の電圧をホールド電圧Ｖ２として出力する。サン
プルホールド回路６１は、Ｈブリッジ回路４内のＦＥＴ
オン直後のスイッチングを除去してサンプルし、ＦＥＴ
オフ直前にホールドする。
【００６９】アナログスイッチＱ１をスイッチングする
ためのスイッチ駆動信号ＳＤを生成するスイッチ駆動信
号生成回路は、ＰＷＭ遅延信号ＰＲに基づいてスイッチ
駆動信号ＳＤを生成するゲート回路６２と、ＰＷＭ信号
ＰＷを遅延してＰＷＭ遅延信号ＰＲを生成する遅延回路
６３とにより構成されている。
ためのスイッチ駆動信号ＳＤを生成するスイッチ駆動信
号生成回路は、ＰＷＭ遅延信号ＰＲに基づいてスイッチ
駆動信号ＳＤを生成するゲート回路６２と、ＰＷＭ信号
ＰＷを遅延してＰＷＭ遅延信号ＰＲを生成する遅延回路
６３とにより構成されている。
【００７０】スイッチ駆動信号生成回路内の遅延回路６
３は、スイッチ駆動信号ＳＤの立ち上がりおよび立ち下
がりを、それぞれ異なる遅延時間に設定する。ゲート回
路６２は、遅延回路６３からのＰＷＭ遅延信号ＰＲと、
制御手段３１からの各方向指示信号ＬＣおよびＲＣとに
基づいて、スイッチ駆動信号ＳＤを生成し、アナログス
イッチＱ１を各方向指示信号ＬＣおよびＲＣのタイミン
グでオンオフさせる。
３は、スイッチ駆動信号ＳＤの立ち上がりおよび立ち下
がりを、それぞれ異なる遅延時間に設定する。ゲート回
路６２は、遅延回路６３からのＰＷＭ遅延信号ＰＲと、
制御手段３１からの各方向指示信号ＬＣおよびＲＣとに
基づいて、スイッチ駆動信号ＳＤを生成し、アナログス
イッチＱ１を各方向指示信号ＬＣおよびＲＣのタイミン
グでオンオフさせる。
【００７１】増幅回路１０の駆動用安定化電源として作
用する負電圧電源回路２０は、バッテリ９（図１０参
照）およびリプルコンデンサＣｒを含むメイン電源回路
の電源電圧端子と、第２のグランドＧｎｄ２との間に設
置されており、モータ制御回路に供給される電源電圧Ｖ
Ｂを基準として、増幅回路１０内の差動増幅器１１に対
する第１のグランドＧｎｄ１を生成する。
用する負電圧電源回路２０は、バッテリ９（図１０参
照）およびリプルコンデンサＣｒを含むメイン電源回路
の電源電圧端子と、第２のグランドＧｎｄ２との間に設
置されており、モータ制御回路に供給される電源電圧Ｖ
Ｂを基準として、増幅回路１０内の差動増幅器１１に対
する第１のグランドＧｎｄ１を生成する。
【００７２】負電圧電源回路２０は、メイン電源回路の
端子（電源電圧ＶＢ）と第２のグランドＧｎｄ２との間
に挿入されたデカップリングコンデンサＣ２１と、デカ
ップリングコンデンサＣ２１の両端間に並列接続され且
つカソードが電源電圧端子に接続されたツェナーダイオ
ードＺＤと、ツェナーダイオードＺＤのアノードに直列
接続された抵抗器Ｒ２１とにより構成され、ツェナーダ
イオードＺＤのアノード端子から第１のグランドＧｎｄ
１を生成する。
端子（電源電圧ＶＢ）と第２のグランドＧｎｄ２との間
に挿入されたデカップリングコンデンサＣ２１と、デカ
ップリングコンデンサＣ２１の両端間に並列接続され且
つカソードが電源電圧端子に接続されたツェナーダイオ
ードＺＤと、ツェナーダイオードＺＤのアノードに直列
接続された抵抗器Ｒ２１とにより構成され、ツェナーダ
イオードＺＤのアノード端子から第１のグランドＧｎｄ
１を生成する。
【００７３】負電圧電源回路２０内のツェナーダイオー
ドＺＤおよび抵抗器Ｒ２１は、増幅回路１０の駆動電圧
Ｖｏｐ（＝電源電圧ＶＢ）と第１のグランドＧｎｄ１の
電位差を安定な定電圧に保持する。
ドＺＤおよび抵抗器Ｒ２１は、増幅回路１０の駆動電圧
Ｖｏｐ（＝電源電圧ＶＢ）と第１のグランドＧｎｄ１の
電位差を安定な定電圧に保持する。
【００７４】増幅回路１０は、たとえばＮＰＮトランジ
スタ入力回路構成からなる差動増幅器１１と、検出電圧
Ｖｏを任意のグランド（この場合、第２のグランドＧｎ
ｄ２）に対してレベルシフトするための定電流回路（後
述する）とを含み、ホールド電圧Ｖ２を増幅してモータ
電流ＩＭに対応した検出電圧Ｖｏを制御手段３１に出力
する。
スタ入力回路構成からなる差動増幅器１１と、検出電圧
Ｖｏを任意のグランド（この場合、第２のグランドＧｎ
ｄ２）に対してレベルシフトするための定電流回路（後
述する）とを含み、ホールド電圧Ｖ２を増幅してモータ
電流ＩＭに対応した検出電圧Ｖｏを制御手段３１に出力
する。
【００７５】増幅回路１０内の差動増幅器１１は、電源
電圧ＶＢを駆動電圧Ｖｏｐとし、第１のグランドＧｎｄ
１をグランドとしており、電源電圧ＶＢおよび第１のグ
ランドＧｎｄ１によって駆動されてホールド電圧Ｖ２を
増幅する。差動増幅器１１の反転入力端子（−）および
非反転出力端子（＋）には、それぞれ直列抵抗器Ｒ１６
およびＲ１７が挿入されている。
電圧ＶＢを駆動電圧Ｖｏｐとし、第１のグランドＧｎｄ
１をグランドとしており、電源電圧ＶＢおよび第１のグ
ランドＧｎｄ１によって駆動されてホールド電圧Ｖ２を
増幅する。差動増幅器１１の反転入力端子（−）および
非反転出力端子（＋）には、それぞれ直列抵抗器Ｒ１６
およびＲ１７が挿入されている。
【００７６】差動増幅器１１の反転入力端子（−）に接
続された直列抵抗器Ｒ１６の他端は、定電流回路内の抵
抗器Ｒ１１およびＲ１２の接続点に接続されている。ま
た、差動増幅器１１の非反転入力端子（＋）に接続され
た直列抵抗器Ｒ１７の他端は、アナログスイッチＱ１の
出力端子に接続されている。また、差動増幅器１１の出
力端子と電源電圧端子との間には、プルアップ抵抗器Ｒ
１５が挿入されている。
続された直列抵抗器Ｒ１６の他端は、定電流回路内の抵
抗器Ｒ１１およびＲ１２の接続点に接続されている。ま
た、差動増幅器１１の非反転入力端子（＋）に接続され
た直列抵抗器Ｒ１７の他端は、アナログスイッチＱ１の
出力端子に接続されている。また、差動増幅器１１の出
力端子と電源電圧端子との間には、プルアップ抵抗器Ｒ
１５が挿入されている。
【００７７】さらに、差動増幅器１１に対する第１のグ
ランドＧｎｄ１は、差動増幅器１１以外の回路に対する
第２のグランドＧｎｄ２から分離されており、メイン電
源回路に対する負の定電圧からなる。これにより、モー
タＭの通電時におけるメイン電源回路の電圧変動に起因
する検出電圧Ｖｏの増幅誤差を抑制するようになってい
る。
ランドＧｎｄ１は、差動増幅器１１以外の回路に対する
第２のグランドＧｎｄ２から分離されており、メイン電
源回路に対する負の定電圧からなる。これにより、モー
タＭの通電時におけるメイン電源回路の電圧変動に起因
する検出電圧Ｖｏの増幅誤差を抑制するようになってい
る。
【００７８】一方、増幅回路１０の出力端子側に設置さ
れた定電流回路は、差動増幅器１１の出力端子にベース
が接続されたレベルシフト用ＰＮＰトランジスタＱ１０
と、電源電圧端子とレベルシフト用ＰＮＰトランジスタ
Ｑ１０のエミッタ端子との間に挿入された抵抗器Ｒ１３
と、抵抗器Ｒ１３の両端間に並列接続された抵抗器Ｒ１
１およびＲ１２と、レベルシフト用ＰＮＰトランジスタ
Ｑ１０のコレクタ端子と第２のグランドＧｎｄ２との間
に挿入された抵抗器Ｒ１４とにより構成されており、抵
抗器Ｒ１４の両端間の電圧を検出電圧Ｖｏとして制御手
段３１に出力する。
れた定電流回路は、差動増幅器１１の出力端子にベース
が接続されたレベルシフト用ＰＮＰトランジスタＱ１０
と、電源電圧端子とレベルシフト用ＰＮＰトランジスタ
Ｑ１０のエミッタ端子との間に挿入された抵抗器Ｒ１３
と、抵抗器Ｒ１３の両端間に並列接続された抵抗器Ｒ１
１およびＲ１２と、レベルシフト用ＰＮＰトランジスタ
Ｑ１０のコレクタ端子と第２のグランドＧｎｄ２との間
に挿入された抵抗器Ｒ１４とにより構成されており、抵
抗器Ｒ１４の両端間の電圧を検出電圧Ｖｏとして制御手
段３１に出力する。
【００７９】図２は図１内の差動増幅器１１の構成を具
体的に示す回路ブロック図である。図２においては、差
動増幅器１１がＮＰＮトランジスタ入力回路により構成
されているので、差動増幅器１１のための昇圧電源は不
用となっている。
体的に示す回路ブロック図である。図２においては、差
動増幅器１１がＮＰＮトランジスタ入力回路により構成
されているので、差動増幅器１１のための昇圧電源は不
用となっている。
【００８０】差動増幅器１１は、ベースが非反転入力端
子（＋）となるＮＰＮトランジスタＱ１１と、エミッタ
がＮＰＮトランジスタＱ１１のエミッタに接続されたＰ
ＮＰトランジスタＱ１２およびＱ１３と、ベースが反転
入力端子（−）となるＮＰＮトランジスタＱ１４と、エ
ミッタがＮＰＮトランジスタＱ１４のエミッタに接続さ
れたＰＮＰトランジスタＱ１５およびＱ１６とを有す
る。
子（＋）となるＮＰＮトランジスタＱ１１と、エミッタ
がＮＰＮトランジスタＱ１１のエミッタに接続されたＰ
ＮＰトランジスタＱ１２およびＱ１３と、ベースが反転
入力端子（−）となるＮＰＮトランジスタＱ１４と、エ
ミッタがＮＰＮトランジスタＱ１４のエミッタに接続さ
れたＰＮＰトランジスタＱ１５およびＱ１６とを有す
る。
【００８１】また、差動増幅器１１は、コレクタがＰＮ
ＰトランジスタＱ１２のコレクタに接続されたＮＰＮト
ランジスタＱ１７と、コレクタがＰＮＰトランジスタＱ
１５のコレクタに接続されたＮＰＮトランジスタＱ１８
と、エミッタがＮＰＮトランジスタＱ１７およびＱ１８
の各ベースに接続されたＮＰＮトランジスタＱ１９とを
有する。
ＰトランジスタＱ１２のコレクタに接続されたＮＰＮト
ランジスタＱ１７と、コレクタがＰＮＰトランジスタＱ
１５のコレクタに接続されたＮＰＮトランジスタＱ１８
と、エミッタがＮＰＮトランジスタＱ１７およびＱ１８
の各ベースに接続されたＮＰＮトランジスタＱ１９とを
有する。
【００８２】ＮＰＮトランジスタＱ１１のベースには直
列抵抗器Ｒ１７が接続され、ＮＰＮトランジスタＱ１４
のベースには直列抵抗器Ｒ１６が接続されている。ＮＰ
ＮトランジスタＱ１１およびＱ１２の各コレクタには、
駆動電圧Ｖｏｐとして電源電圧ＶＢが印加され、ＮＰＮ
トランジスタＱ１７〜Ｑ１９の各エミッタには、抵抗器
を介して負電圧電源回路２０からの第１のグランドＧｎ
ｄ１が印加されている。
列抵抗器Ｒ１７が接続され、ＮＰＮトランジスタＱ１４
のベースには直列抵抗器Ｒ１６が接続されている。ＮＰ
ＮトランジスタＱ１１およびＱ１２の各コレクタには、
駆動電圧Ｖｏｐとして電源電圧ＶＢが印加され、ＮＰＮ
トランジスタＱ１７〜Ｑ１９の各エミッタには、抵抗器
を介して負電圧電源回路２０からの第１のグランドＧｎ
ｄ１が印加されている。
【００８３】さらに、ＰＮＰトランジスタＱ１３および
Ｑ１６の各ベースは各々のコレクタと短絡されており、
ＰＮＰトランジスタＱ１３およびＱ１６の各コレクタの
短絡点には定電流源１２が接続されている。定電流源１
２の他端には、負電圧電源回路２０の出力端子（ＮＰＮ
トランジスタＱ１７〜Ｑ１９の各エミッタ）が接続され
ている。
Ｑ１６の各ベースは各々のコレクタと短絡されており、
ＰＮＰトランジスタＱ１３およびＱ１６の各コレクタの
短絡点には定電流源１２が接続されている。定電流源１
２の他端には、負電圧電源回路２０の出力端子（ＮＰＮ
トランジスタＱ１７〜Ｑ１９の各エミッタ）が接続され
ている。
【００８４】図３は図１内のゲート回路６２および遅延
回路６３の構成を具体的に示す回路図、図４は遅延回路
６３およびゲート回路６２の動作を示す波形図である。
図３において、ゲート回路６２は、左方向指示信号ＬＣ
および右方向指示信号ＲＣの論理積をとるナンドゲート
６４と、ナンドゲート６４の出力信号とＰＷＭ遅延信号
ＰＲとの論理積をとってスイッチ駆動信号ＳＤとして出
力するナンドゲート６５とを有する。
回路６３の構成を具体的に示す回路図、図４は遅延回路
６３およびゲート回路６２の動作を示す波形図である。
図３において、ゲート回路６２は、左方向指示信号ＬＣ
および右方向指示信号ＲＣの論理積をとるナンドゲート
６４と、ナンドゲート６４の出力信号とＰＷＭ遅延信号
ＰＲとの論理積をとってスイッチ駆動信号ＳＤとして出
力するナンドゲート６５とを有する。
【００８５】遅延回路６３は、ＰＷＭ信号ＰＷにより動
作するＰＮＰトランジスタＱ６およびＮＰＮトランジス
タＱ７と、各トランジスタＱ６およびＱ７の出力端子と
なるコレクタに接続された抵抗器Ｒ２およびＲ３と、電
源およびグランド間に挿入された抵抗器Ｒ４およびＲ５
と、各抵抗器Ｒ２およびＲ３とグランドとの間に挿入さ
れたコンデンサＣ３と、ＰＮＰ遅延信号ＰＲを出力する
コンパレータ３０とを有する。
作するＰＮＰトランジスタＱ６およびＮＰＮトランジス
タＱ７と、各トランジスタＱ６およびＱ７の出力端子と
なるコレクタに接続された抵抗器Ｒ２およびＲ３と、電
源およびグランド間に挿入された抵抗器Ｒ４およびＲ５
と、各抵抗器Ｒ２およびＲ３とグランドとの間に挿入さ
れたコンデンサＣ３と、ＰＮＰ遅延信号ＰＲを出力する
コンパレータ３０とを有する。
【００８６】ＰＮＰトランジスタＱ６のエミッタは電源
に接続され、ＮＰＮトランジスタＱ７のエミッタは接地
されている。コンパレータ３０は、コンデンサＣ３の一
端から得られる積分電圧Ｖ４と各抵抗器Ｒ４およびＲ５
の接続点から得られる分圧電圧Ｖｔｈ１との比較に基づ
いてＰＮＰ遅延信号ＰＲを出力する。分圧電圧Ｖｔｈ１
を生成する電源およびＰＮＰ遅延信号ＰＲをプルアップ
するための電源としては、モータ制御回路内の安定化電
源（たとえば、５Ｖ）が用いられる。
に接続され、ＮＰＮトランジスタＱ７のエミッタは接地
されている。コンパレータ３０は、コンデンサＣ３の一
端から得られる積分電圧Ｖ４と各抵抗器Ｒ４およびＲ５
の接続点から得られる分圧電圧Ｖｔｈ１との比較に基づ
いてＰＮＰ遅延信号ＰＲを出力する。分圧電圧Ｖｔｈ１
を生成する電源およびＰＮＰ遅延信号ＰＲをプルアップ
するための電源としては、モータ制御回路内の安定化電
源（たとえば、５Ｖ）が用いられる。
【００８７】次に、図４を参照しながら、遅延回路６３
およびゲート回路６２からなるスイッチ駆動信号生成回
路の動作について説明する。遅延回路６３内において、
ＰＮＰトランジスタＱ６およびＮＰＮトランジスタＱ７
は、ＰＷＭ信号ＰＷに応答して相補的にオン駆動され、
各抵抗器Ｒ２およびＲ３を介して、コンデンサＣ３の一
端を電源またはグランドに接続する。
およびゲート回路６２からなるスイッチ駆動信号生成回
路の動作について説明する。遅延回路６３内において、
ＰＮＰトランジスタＱ６およびＮＰＮトランジスタＱ７
は、ＰＷＭ信号ＰＷに応答して相補的にオン駆動され、
各抵抗器Ｒ２およびＲ３を介して、コンデンサＣ３の一
端を電源またはグランドに接続する。
【００８８】各トランジスタＱ６およびＱ７のオンオフ
により充放電されるコンデンサＣ３は、抵抗器Ｒ２およ
びＲ３とともに積分回路を構成しており、コンデンサＣ
３の一端から出力される積分電圧Ｖ４は、コンパレータ
３０の非反転入力端子（＋）に入力される。
により充放電されるコンデンサＣ３は、抵抗器Ｒ２およ
びＲ３とともに積分回路を構成しており、コンデンサＣ
３の一端から出力される積分電圧Ｖ４は、コンパレータ
３０の非反転入力端子（＋）に入力される。
【００８９】このとき、積分回路内のコンデンサＣ３に
対して、ＰＮＰトランジスタＱ６および抵抗器Ｒ２から
なる充電経路と、ＮＰＮトランジスタＱ７および抵抗器
Ｒ３からなる放電経路とが分離されているので、積分電
圧Ｖ４の波形は、図４のように、充電時（立ち上がり）
の時定数τ２と放電時（立ち下がり）の時定数τ１とを
個別に設定することができる。
対して、ＰＮＰトランジスタＱ６および抵抗器Ｒ２から
なる充電経路と、ＮＰＮトランジスタＱ７および抵抗器
Ｒ３からなる放電経路とが分離されているので、積分電
圧Ｖ４の波形は、図４のように、充電時（立ち上がり）
の時定数τ２と放電時（立ち下がり）の時定数τ１とを
個別に設定することができる。
【００９０】一方、抵抗器Ｒ４およびＲ５による分圧電
圧Ｖｔｈ１は、コンパレータ３０の反転入力端子（−）
に入力される。これにより、コンパレータ３０は、分圧
電圧Ｖｔｈ１を閾値として比較し、積分電圧Ｖ４を遅延
したＰＷＭ遅延信号ＰＲ（図４参照）を出力する。
圧Ｖｔｈ１は、コンパレータ３０の反転入力端子（−）
に入力される。これにより、コンパレータ３０は、分圧
電圧Ｖｔｈ１を閾値として比較し、積分電圧Ｖ４を遅延
したＰＷＭ遅延信号ＰＲ（図４参照）を出力する。
【００９１】また、ゲート回路６２は、ＰＷＭ遅延信号
ＰＲおよび各指示信号ＬＣおよびＲＣに基づいてスイッ
チ駆動信号ＳＤを生成し、サンプルホールド回路６１内
のアナログスイッチＱ１を駆動する。
ＰＲおよび各指示信号ＬＣおよびＲＣに基づいてスイッ
チ駆動信号ＳＤを生成し、サンプルホールド回路６１内
のアナログスイッチＱ１を駆動する。
【００９２】もし、遅延回路６３内の積分回路として、
単一の時定数で動作する単純なものを用いると、スイッ
チ駆動信号ＳＤによるサンプルタイミング遅延分と同様
に、ホールドタイミングも遅延するので、適正なサンプ
ルタイミングおよびホールドタイミングを設定すること
ができない場合がある。
単一の時定数で動作する単純なものを用いると、スイッ
チ駆動信号ＳＤによるサンプルタイミング遅延分と同様
に、ホールドタイミングも遅延するので、適正なサンプ
ルタイミングおよびホールドタイミングを設定すること
ができない場合がある。
【００９３】そこで、遅延回路６３は、サンプルタイミ
ングおよびホールドタイミングの遅延に対して、各々の
時定数を別個に設定可能な回路構成を有し、サンプルタ
イミングおよびホールドタイミングの双方の適正化を実
現している。
ングおよびホールドタイミングの遅延に対して、各々の
時定数を別個に設定可能な回路構成を有し、サンプルタ
イミングおよびホールドタイミングの双方の適正化を実
現している。
【００９４】ゲート回路６２は、制御手段３１が正常で
あって左方向指示信号ＬＣまたは右方向指示信号ＲＣの
一方を出力しているときのみ、ナンドゲート６４の出力
レベルをＨ（ハイ）としてナンドゲート６５を有効に
し、ＰＷＭ遅延信号ＰＲに同期したスイッチ駆動信号Ｓ
Ｄを出力する。
あって左方向指示信号ＬＣまたは右方向指示信号ＲＣの
一方を出力しているときのみ、ナンドゲート６４の出力
レベルをＨ（ハイ）としてナンドゲート６５を有効に
し、ＰＷＭ遅延信号ＰＲに同期したスイッチ駆動信号Ｓ
Ｄを出力する。
【００９５】一方、ゲート回路６２は、制御手段３１が
異常であって指示信号ＬＣおよびＲＣがともにＨレベル
の場合に、ナンドゲート６４の出力レベルをＬ（ロー）
としてナンドゲート６５を無効にし、スイッチ駆動信号
ＳＤをＨレベルに固定する。これにより、アナログスイ
ッチＱ１はオン状態を継続し、サンプルホールド回路６
１は常時サンプル状態となり、ＦＥＴ駆動回路７の故障
などによる異常電流の検出を可能にする。
異常であって指示信号ＬＣおよびＲＣがともにＨレベル
の場合に、ナンドゲート６４の出力レベルをＬ（ロー）
としてナンドゲート６５を無効にし、スイッチ駆動信号
ＳＤをＨレベルに固定する。これにより、アナログスイ
ッチＱ１はオン状態を継続し、サンプルホールド回路６
１は常時サンプル状態となり、ＦＥＴ駆動回路７の故障
などによる異常電流の検出を可能にする。
【００９６】なお、図３の場合、ゲート回路６２は、回
路構成の簡略化のため、各指示信号ＬＣおよびＲＣがと
もにＬレベルのときにも、ＰＷＭ遅延信号ＰＲに同期し
たスイッチ駆動信号ＳＤを出力するようになっている。
しかしながら、各指示信号ＬＣおよびＲＣがともにＬレ
ベルの状態では、図４のように、Ｈブリッジ回路４内の
ＦＥＴ駆動が行われないので、スイッチ駆動信号ＳＤを
Ｈレベルに固定する回路構成（図示せず）とした方がよ
い。
路構成の簡略化のため、各指示信号ＬＣおよびＲＣがと
もにＬレベルのときにも、ＰＷＭ遅延信号ＰＲに同期し
たスイッチ駆動信号ＳＤを出力するようになっている。
しかしながら、各指示信号ＬＣおよびＲＣがともにＬレ
ベルの状態では、図４のように、Ｈブリッジ回路４内の
ＦＥＴ駆動が行われないので、スイッチ駆動信号ＳＤを
Ｈレベルに固定する回路構成（図示せず）とした方がよ
い。
【００９７】図１において、増幅回路１０は、差動増幅
器１１、抵抗器Ｒ１１〜Ｒ１７およびレベルシフト用Ｐ
ＮＰトランジスタＱ１０により構成される非反転増幅回
路からなり、サンプルホールド回路６１を介して入力さ
れるホールド電圧Ｖ２を、電源電圧ＶＢを基準として増
幅する。
器１１、抵抗器Ｒ１１〜Ｒ１７およびレベルシフト用Ｐ
ＮＰトランジスタＱ１０により構成される非反転増幅回
路からなり、サンプルホールド回路６１を介して入力さ
れるホールド電圧Ｖ２を、電源電圧ＶＢを基準として増
幅する。
【００９８】また、増幅回路１０は、レベルシフト用Ｐ
ＮＰトランジスタＱ１０、抵抗器Ｒ１３および抵抗器Ｒ
１４からなる定電流回路を有し、差動増幅器１１を介し
て増幅された電圧を、任意のグランドたとえば第２のグ
ランドＧｎｄ２を基準とした電圧にレベルシフトし、検
出電圧Ｖｏとして制御手段３１に出力する。
ＮＰトランジスタＱ１０、抵抗器Ｒ１３および抵抗器Ｒ
１４からなる定電流回路を有し、差動増幅器１１を介し
て増幅された電圧を、任意のグランドたとえば第２のグ
ランドＧｎｄ２を基準とした電圧にレベルシフトし、検
出電圧Ｖｏとして制御手段３１に出力する。
【００９９】増幅回路１０内において、プルアップ抵抗
器Ｒ１５は、電源電圧ＶＢの付近での差動増幅器１１の
出力電圧の応答性を改善する。また、直列抵抗器Ｒ１６
およびＲ１７は、差動増幅器１１内のトランジスタ入力
容量（コレクタベース間の容量）とともに積分回路を構
成しており、差動増幅器１１の入力段のバイアス電流変
動を抑制することにより、差動増幅器１１に入力される
電圧信号のノイズを低減する。
器Ｒ１５は、電源電圧ＶＢの付近での差動増幅器１１の
出力電圧の応答性を改善する。また、直列抵抗器Ｒ１６
およびＲ１７は、差動増幅器１１内のトランジスタ入力
容量（コレクタベース間の容量）とともに積分回路を構
成しており、差動増幅器１１の入力段のバイアス電流変
動を抑制することにより、差動増幅器１１に入力される
電圧信号のノイズを低減する。
【０１００】図１において、増幅回路１０、負電圧電源
回路２０、サンプルホールド回路６１、ゲート回路６２
および遅延回路６３からなるモータ電流検出回路により
制御手段３１にフィードバックされる検出電圧Ｖｏは、
抵抗器Ｒ１４を介して、第２のグランドグランドＧｎｄ
２基準の電位にレベル変換されている。
回路２０、サンプルホールド回路６１、ゲート回路６２
および遅延回路６３からなるモータ電流検出回路により
制御手段３１にフィードバックされる検出電圧Ｖｏは、
抵抗器Ｒ１４を介して、第２のグランドグランドＧｎｄ
２基準の電位にレベル変換されている。
【０１０１】しかしながら、検出電圧Ｖｏは定電流出力
回路なので、たとえば、Ａ／Ｄコンバータ用のアナログ
グランドが制御手段３１の他のグランドと分離されてい
る場合には、抵抗器Ｒ１４をＡ／Ｄコンバータ用のアナ
ロググランドに対して接地してもよい。
回路なので、たとえば、Ａ／Ｄコンバータ用のアナログ
グランドが制御手段３１の他のグランドと分離されてい
る場合には、抵抗器Ｒ１４をＡ／Ｄコンバータ用のアナ
ロググランドに対して接地してもよい。
【０１０２】制御手段３１は、増幅回路１０から入力さ
れる検出電圧Ｖｏから、モータ電流ＩＭの検出電流値を
算出し、目標電流に対する検出電流値の偏差が最小とな
るように、ＰＩＤ制御など公知の制御技術により指示信
号ＰＷ、ＬＣおよびＲＣを出力し、モータ電流ＩＭのフ
ィードバック制御を行う。
れる検出電圧Ｖｏから、モータ電流ＩＭの検出電流値を
算出し、目標電流に対する検出電流値の偏差が最小とな
るように、ＰＩＤ制御など公知の制御技術により指示信
号ＰＷ、ＬＣおよびＲＣを出力し、モータ電流ＩＭのフ
ィードバック制御を行う。
【０１０３】以下、図４および図５の波形図ならびに図
１２〜図１４の説明図を参照しながら、図１〜図３に示
したこの発明の実施の形態１によるモータ電流ＩＭの検
出動作について説明する。
１２〜図１４の説明図を参照しながら、図１〜図３に示
したこの発明の実施の形態１によるモータ電流ＩＭの検
出動作について説明する。
【０１０４】図５はＨブリッジ回路４内のＦＥＴ駆動時
の各部の電圧信号を示す波形図である。ここでは、代表
的に、左方向回転駆動用のＦＥＴ４ａおよび４ｄ（図１
０参照）に注目し、ＦＥＴ４ａおよび４ｄのゲートソー
ス間電圧（ＦＥＴ駆動信号）ＶＧＳを切り換えた場合の
検出電圧Ｖｏの検出動作を示している。
の各部の電圧信号を示す波形図である。ここでは、代表
的に、左方向回転駆動用のＦＥＴ４ａおよび４ｄ（図１
０参照）に注目し、ＦＥＴ４ａおよび４ｄのゲートソー
ス間電圧（ＦＥＴ駆動信号）ＶＧＳを切り換えた場合の
検出電圧Ｖｏの検出動作を示している。
【０１０５】図５において、区間Ｐ１ｎ、Ｐ１ｎ＋１
は、ＦＥＴ４ａおよび４ｄがオン状態の区間、区間Ｐ２
ｎ−１、Ｐ２ｎは、ＦＥＴ４ａおよび４ｄがオフ状態の
区間をそれぞれ示す。
は、ＦＥＴ４ａおよび４ｄがオン状態の区間、区間Ｐ２
ｎ−１、Ｐ２ｎは、ＦＥＴ４ａおよび４ｄがオフ状態の
区間をそれぞれ示す。
【０１０６】ＰＷＭ信号ＰＷのパルスエッジに対して、
スイッチ駆動信号ＳＤは、遅延時間ｔｄ１後に立ち上が
り且つ遅延時間ｔｄ２後に立ち下がり、ＦＥＴ駆動信号
ＶＧＳは、遅延時間ｔｄ３後に立ち上がり且つ遅延時間
ｔｄ４後に立ち下がる。また、各電圧Ｖ１〜Ｖ３、第１
および第２のグランドＧｎｄ１およびＧｎｄ２は、電源
電圧ＶＢを基準とする波形であり、電源電圧ＶＢおよび
検出電圧Ｖｏは、第２のグランドＧｎｄ２を基準とする
波形である。
スイッチ駆動信号ＳＤは、遅延時間ｔｄ１後に立ち上が
り且つ遅延時間ｔｄ２後に立ち下がり、ＦＥＴ駆動信号
ＶＧＳは、遅延時間ｔｄ３後に立ち上がり且つ遅延時間
ｔｄ４後に立ち下がる。また、各電圧Ｖ１〜Ｖ３、第１
および第２のグランドＧｎｄ１およびＧｎｄ２は、電源
電圧ＶＢを基準とする波形であり、電源電圧ＶＢおよび
検出電圧Ｖｏは、第２のグランドＧｎｄ２を基準とする
波形である。
【０１０７】まず、サンプルホールド回路６１による両
端電圧Ｖ１のサンプルホールド動作について説明する。
ＦＥＴ駆動回路７は、各指示信号ＬＣおよびＲＣの方向
指示に応じて、Ｈブリッジ回路４内のＦＥＴ４ａ〜４ｄ
のうちの各一対（４ａおよび４ｄ、または４ｂおよび４
ｃ）をＰＷＭ信号ＰＷに同期してオンオフ駆動する。
端電圧Ｖ１のサンプルホールド動作について説明する。
ＦＥＴ駆動回路７は、各指示信号ＬＣおよびＲＣの方向
指示に応じて、Ｈブリッジ回路４内のＦＥＴ４ａ〜４ｄ
のうちの各一対（４ａおよび４ｄ、または４ｂおよび４
ｃ）をＰＷＭ信号ＰＷに同期してオンオフ駆動する。
【０１０８】シャント抵抗器Ｒｓの両端電圧Ｖ１は、シ
ャント抵抗器Ｒｓ（抵抗値ｒｓ）の通過電流をｉとすれ
ば、以下のように表わされる。
ャント抵抗器Ｒｓ（抵抗値ｒｓ）の通過電流をｉとすれ
ば、以下のように表わされる。
【０１０９】Ｖ１＝ｒｓ・ｉ
【０１１０】ここで、モータＭへの通電電流（モータ電
流ＩＭ）を計測するには、たとえば区間Ｐ１ｎ中の両端
電圧Ｖ１をサンプルすればよいが、ＦＥＴ駆動信号ＶＧ
Ｓが閾値Ｖｔｈを越えた瞬間にスイッチングノイズ（図
５内のＡ部参照）が発生するので、モータ電流ＩＭの検
出精度を向上させるためには、区間Ｐ１ｎを除去してサ
ンプリングすることが望ましい。
流ＩＭ）を計測するには、たとえば区間Ｐ１ｎ中の両端
電圧Ｖ１をサンプルすればよいが、ＦＥＴ駆動信号ＶＧ
Ｓが閾値Ｖｔｈを越えた瞬間にスイッチングノイズ（図
５内のＡ部参照）が発生するので、モータ電流ＩＭの検
出精度を向上させるためには、区間Ｐ１ｎを除去してサ
ンプリングすることが望ましい。
【０１１１】したがって、遅延回路６３内の放電用の抵
抗器Ｒ３（図３参照）の抵抗値を大きく設定し、抵抗器
Ｒ３およびコンデンサＣ３からなる積分回路の時定数τ
１（図４参照）を大きく設定する。これにより、図５の
ように、スイッチ駆動信号ＳＤの立ち上がり遅延時間ｔ
ｄ１は、ＦＥＴ駆動信号ＶＧＳの立ち上がり遅延時間ｔ
ｄ３よりも長くなる。
抗器Ｒ３（図３参照）の抵抗値を大きく設定し、抵抗器
Ｒ３およびコンデンサＣ３からなる積分回路の時定数τ
１（図４参照）を大きく設定する。これにより、図５の
ように、スイッチ駆動信号ＳＤの立ち上がり遅延時間ｔ
ｄ１は、ＦＥＴ駆動信号ＶＧＳの立ち上がり遅延時間ｔ
ｄ３よりも長くなる。
【０１１２】この結果、シャント抵抗器Ｒｓの両端電圧
Ｖ１は、スイッチングノイズ（Ａ部）が発生した後にサ
ンプルホールドされることになり、スイッチングノイズ
の影響を除去することができる。
Ｖ１は、スイッチングノイズ（Ａ部）が発生した後にサ
ンプルホールドされることになり、スイッチングノイズ
の影響を除去することができる。
【０１１３】その後、区間Ｐ２ｎにおいてＦＥＴ４ａお
よび４ｄがオフされ、回生電流ｉ２（図１３参照）が流
れ始めると、サンプルホールド回路６１は、コンデンサ
Ｃ１にサンプルした電荷を放出する。
よび４ｄがオフされ、回生電流ｉ２（図１３参照）が流
れ始めると、サンプルホールド回路６１は、コンデンサ
Ｃ１にサンプルした電荷を放出する。
【０１１４】このとき、回生電流ｉ２により、両端電圧
Ｖ１にノイズ（図５内のＢ部参照）が重畳されので、ノ
イズ（Ｂ部）のサンプリングを回避して不用な電荷の流
出を防止することが望ましい。
Ｖ１にノイズ（図５内のＢ部参照）が重畳されので、ノ
イズ（Ｂ部）のサンプリングを回避して不用な電荷の流
出を防止することが望ましい。
【０１１５】したがって、遅延回路６３内の充電用の抵
抗器Ｒ２（図３参照）の抵抗値を小さく設定し、抵抗器
Ｒ２およびコンデンサＣ３からなる積分回路の時定数τ
２（図４参照）を大きく設定する。これにより、図５の
ように、スイッチ駆動信号ＳＤの立ち下がり遅延時間ｔ
ｄ２は、ＦＥＴ駆動信号ＶＧＳの立ち下がり遅延時間ｔ
ｄ４よりも短くなる。
抗器Ｒ２（図３参照）の抵抗値を小さく設定し、抵抗器
Ｒ２およびコンデンサＣ３からなる積分回路の時定数τ
２（図４参照）を大きく設定する。これにより、図５の
ように、スイッチ駆動信号ＳＤの立ち下がり遅延時間ｔ
ｄ２は、ＦＥＴ駆動信号ＶＧＳの立ち下がり遅延時間ｔ
ｄ４よりも短くなる。
【０１１６】この結果、両端電圧Ｖ１のサンプルホール
ドは、ノイズ（Ｂ部）が発生する前に終了することにな
り、回生電流ノイズによる不用な電荷の流出を防止する
ことができる。
ドは、ノイズ（Ｂ部）が発生する前に終了することにな
り、回生電流ノイズによる不用な電荷の流出を防止する
ことができる。
【０１１７】こうしてサンプルされたホールド電圧Ｖ２
は、図５のように、電源電圧ＶＢを基準電位として、モ
ータＭの通電時のシャント抵抗器Ｒｓの両端電圧Ｖ１を
サンプルした負方向の電圧となり、ホールド状態におい
ては、サンプルホールド回路６１内の抵抗器Ｒ１および
コンデンサＣ１によって決定する時定数τ３で放電する
波形となる。
は、図５のように、電源電圧ＶＢを基準電位として、モ
ータＭの通電時のシャント抵抗器Ｒｓの両端電圧Ｖ１を
サンプルした負方向の電圧となり、ホールド状態におい
ては、サンプルホールド回路６１内の抵抗器Ｒ１および
コンデンサＣ１によって決定する時定数τ３で放電する
波形となる。
【０１１８】したがって、モータ電流ＩＭに追従した高
精度はホールド電圧Ｖ２を得るためには、非サンプル期
間のホールド電圧Ｖ２の時定数τ３を、回生電流ｉ２に
よるモータＭの減少時の時定数τ４と同様に設定すれば
よい。実際には、バッテリ９およびモータＭによって決
定するモータ電流ＩＭの減少時定数τ４をあらかじめ計
測しておき、時定数τ４とほぼ一致するように、サンプ
ルホールド回路６１内の放電時定数τ３を決定する。
精度はホールド電圧Ｖ２を得るためには、非サンプル期
間のホールド電圧Ｖ２の時定数τ３を、回生電流ｉ２に
よるモータＭの減少時の時定数τ４と同様に設定すれば
よい。実際には、バッテリ９およびモータＭによって決
定するモータ電流ＩＭの減少時定数τ４をあらかじめ計
測しておき、時定数τ４とほぼ一致するように、サンプ
ルホールド回路６１内の放電時定数τ３を決定する。
【０１１９】増幅回路１０は、まず、電源電圧ＶＢを基
準としてホールド電圧Ｖ２を増幅し、抵抗器Ｒ１３の両
端に増幅電圧Ｖ３を発生させる。このとき、抵抗器Ｒ１
１およびＲ１２（抵抗値ｒ１１およびｒ１２）は、増幅
電圧Ｖ３を生成するための第１のゲインを決定してお
り、増幅電圧Ｖ３は、以下のように表わされる。
準としてホールド電圧Ｖ２を増幅し、抵抗器Ｒ１３の両
端に増幅電圧Ｖ３を発生させる。このとき、抵抗器Ｒ１
１およびＲ１２（抵抗値ｒ１１およびｒ１２）は、増幅
電圧Ｖ３を生成するための第１のゲインを決定してお
り、増幅電圧Ｖ３は、以下のように表わされる。
【０１２０】Ｖ３＝１＋ｒ１２／ｒ１１
【０１２１】さらに、増幅回路１０は、レベルシフト用
ＰＮＰトランジスタＱ１０を含む定電流回路により増幅
電圧Ｖ３を増幅し、第２のグランドＧｎｄ２を基準とす
る検出電圧Ｖｏを出力する。このとき、抵抗器Ｒ１３お
よびＲ１４（抵抗値ｒ１３およびｒ１４）は、検出電圧
Ｖｏを生成するための第２のゲインを決定しており、検
出電圧Ｖｏは、以下のように表わされる。
ＰＮＰトランジスタＱ１０を含む定電流回路により増幅
電圧Ｖ３を増幅し、第２のグランドＧｎｄ２を基準とす
る検出電圧Ｖｏを出力する。このとき、抵抗器Ｒ１３お
よびＲ１４（抵抗値ｒ１３およびｒ１４）は、検出電圧
Ｖｏを生成するための第２のゲインを決定しており、検
出電圧Ｖｏは、以下のように表わされる。
【０１２２】Ｖｏ＝Ｖ３・ｒ１４／ｒ１３
【０１２３】図５において、ホールド電圧Ｖ２は、電源
電圧ＶＢを基準として観測すると、ほぼ直流電圧である
が、第２のグランドＧｎｄ２を基準として観測すると、
電源電圧ＶＢの変動（両端電圧Ｖ１の変動に対応してい
る）とほぼ同相の交流電圧波形となる。
電圧ＶＢを基準として観測すると、ほぼ直流電圧である
が、第２のグランドＧｎｄ２を基準として観測すると、
電源電圧ＶＢの変動（両端電圧Ｖ１の変動に対応してい
る）とほぼ同相の交流電圧波形となる。
【０１２４】したがって、増幅回路１０内の差動増幅器
１１に対する第１のグランドＧｎｄ１を、他の回路に対
する第２のグランドＧｎｄ２から分離して、負電圧電源
回路２０内の安定な負の定電圧源（＝Ｇｎｄ１）に接地
している。
１１に対する第１のグランドＧｎｄ１を、他の回路に対
する第２のグランドＧｎｄ２から分離して、負電圧電源
回路２０内の安定な負の定電圧源（＝Ｇｎｄ１）に接地
している。
【０１２５】負電圧電源回路２０内のツェナーダイオー
ドＺＤは、電源電圧ＶＢを基準として、増幅回路１０の
駆動電源Ｖｏｐおよび第１のグランドＧｎｄ１を電圧Ｖ
Ｚに定電圧化することにより、モータＭの通電および回
生電流ｉ２による電源電圧ＶＢの電圧変動を除去する。
ドＺＤは、電源電圧ＶＢを基準として、増幅回路１０の
駆動電源Ｖｏｐおよび第１のグランドＧｎｄ１を電圧Ｖ
Ｚに定電圧化することにより、モータＭの通電および回
生電流ｉ２による電源電圧ＶＢの電圧変動を除去する。
【０１２６】また、負電圧電源回路２０内のデカップリ
ングコンデンサＣ２１は、電源ラインに重畳する高周波
スイッチングノイズを低減することにより、差動増幅器
１１に対する入力信号ならびに電源（Ｖｏｐ）およびグ
ランド（Ｇｎｄ１）を直流化する。これにより、差動増
幅器１１に対して安定な給電を行うことができ、安定な
増幅電圧Ｖ３を得ることができる。
ングコンデンサＣ２１は、電源ラインに重畳する高周波
スイッチングノイズを低減することにより、差動増幅器
１１に対する入力信号ならびに電源（Ｖｏｐ）およびグ
ランド（Ｇｎｄ１）を直流化する。これにより、差動増
幅器１１に対して安定な給電を行うことができ、安定な
増幅電圧Ｖ３を得ることができる。
【０１２７】また、上記回路構成により、モータＭの通
電による電源電圧ＶＢの変動の影響を受け易いハイサイ
ド方式の電流検出回路においても、カットオフ周波数ｆ
Tが１ＭＨｚ程度の汎用の差動増幅器１１を用いて高精
度な増幅回路１０を実現することができる。
電による電源電圧ＶＢの変動の影響を受け易いハイサイ
ド方式の電流検出回路においても、カットオフ周波数ｆ
Tが１ＭＨｚ程度の汎用の差動増幅器１１を用いて高精
度な増幅回路１０を実現することができる。
【０１２８】同様に、モータ通電時の電源電圧ＶＢの変
動量にかかわらず、差動増幅回路１１の高周波特性（電
源変動除去比ＳＶＲ）等に依存することなく、安価な差
動増幅器１１を用いて電源電圧変動に起因する電流検出
誤差を抑制することができる。
動量にかかわらず、差動増幅回路１１の高周波特性（電
源変動除去比ＳＶＲ）等に依存することなく、安価な差
動増幅器１１を用いて電源電圧変動に起因する電流検出
誤差を抑制することができる。
【０１２９】また、増幅回路１０内の差動増幅器１１を
１段構成としているので、前述（図１１参照）のような
差動増幅器５１〜５３のオフセットが累積される問題も
ない。また、レベルシフト用ＰＮＰトランジスタＱ１０
を含む定電流回路によって検出電圧Ｖｏを任意のグラン
ド基準の電圧に変換できるので、前述（図１１参照）の
基準電圧Ｖｒも不用となる。
１段構成としているので、前述（図１１参照）のような
差動増幅器５１〜５３のオフセットが累積される問題も
ない。また、レベルシフト用ＰＮＰトランジスタＱ１０
を含む定電流回路によって検出電圧Ｖｏを任意のグラン
ド基準の電圧に変換できるので、前述（図１１参照）の
基準電圧Ｖｒも不用となる。
【０１３０】さらに、遅延回路６３内の充放電用に個別
の２つの時定数τ１およびτ２を設定し、サンプルホー
ルド回路６１のサンプルタイミングをＨブリッジ回路４
内のＦＥＴのオンタイミングよりも遅延させるととも
に、ホールドタイミングをＦＥＴのオフ直前となるよう
にしたので、ＦＥＴのオン時およびオフ時のスイッチン
グノイズ成分を除去するとともにホールド時の無用な電
荷流出を防止することができる。したがって、差動増幅
器１１または増幅回路１０の全体の動作周波数特性によ
らず電流検出誤差を抑制することができる。
の２つの時定数τ１およびτ２を設定し、サンプルホー
ルド回路６１のサンプルタイミングをＨブリッジ回路４
内のＦＥＴのオンタイミングよりも遅延させるととも
に、ホールドタイミングをＦＥＴのオフ直前となるよう
にしたので、ＦＥＴのオン時およびオフ時のスイッチン
グノイズ成分を除去するとともにホールド時の無用な電
荷流出を防止することができる。したがって、差動増幅
器１１または増幅回路１０の全体の動作周波数特性によ
らず電流検出誤差を抑制することができる。
【０１３１】実施の形態２．なお、上記実施の形態１で
は、負電圧電源回路２０としてツェナーダイオードＺＤ
による負の定電圧回路のみを用いたが、電源電圧ＶＢを
基準としたチャージボンプ式の正の定電圧回路を含む負
電圧電源回路を用いてもよい。図６はこの発明の実施の
形態２による負電圧電源回路２０Ｂおよび差動増幅器１
１Ｂを示す回路図である。
は、負電圧電源回路２０としてツェナーダイオードＺＤ
による負の定電圧回路のみを用いたが、電源電圧ＶＢを
基準としたチャージボンプ式の正の定電圧回路を含む負
電圧電源回路を用いてもよい。図６はこの発明の実施の
形態２による負電圧電源回路２０Ｂおよび差動増幅器１
１Ｂを示す回路図である。
【０１３２】この場合、負電圧電源回路２０Ｂには昇圧
電源２２が付加されており、前述の負の定電圧源のみな
らず、正の定電圧源をも含んでいる。また、差動増幅器
として、ＰＮＰトランジスタ入力回路構成の差動増幅器
１１Ｂが用いられている。なお、直列抵抗器Ｒ１７およ
びＲ１８等は、簡略化のために図示されていない。
電源２２が付加されており、前述の負の定電圧源のみな
らず、正の定電圧源をも含んでいる。また、差動増幅器
として、ＰＮＰトランジスタ入力回路構成の差動増幅器
１１Ｂが用いられている。なお、直列抵抗器Ｒ１７およ
びＲ１８等は、簡略化のために図示されていない。
【０１３３】負電圧電源回路２０Ｂは、負の定電圧源
（ツェナーダイオードＺＤ、コンデンサＣ２１および抵
抗器Ｒ２１）の他に、ツェナーダイオードＺＤに直列接
続されたツェナーダイオードＺＤ２、コンデンサＣ２１
に直列接続されたコンデンサＣ２２および抵抗器Ｒ２２
を有し、ツェナーダイオードＺＤ２、コンデンサＣ２２
および抵抗器Ｒ２２は、正の定電圧源を構成している。
（ツェナーダイオードＺＤ、コンデンサＣ２１および抵
抗器Ｒ２１）の他に、ツェナーダイオードＺＤに直列接
続されたツェナーダイオードＺＤ２、コンデンサＣ２１
に直列接続されたコンデンサＣ２２および抵抗器Ｒ２２
を有し、ツェナーダイオードＺＤ２、コンデンサＣ２２
および抵抗器Ｒ２２は、正の定電圧源を構成している。
【０１３４】コンデンサＣ２２と抵抗器Ｒ２２との接続
点には、昇圧電源２２からの電圧が印加され、ツェナー
ダイオードＺＤ２のアノードとコンデンサＣ２２との接
続点には、電源電圧ＶＢが印加されている。これによ
り、抵抗器Ｒ２２とツェナーダイオードＺＤ２のカソー
ドとの接続点から、差動増幅器１１Ｂに対する駆動電圧
Ｖｏｐが出力されている。一方、ツェナーダイオードＺ
Ｄと抵抗器Ｒ２１との接続点からは、前述と同様に、第
１のグランドＧｎｄ１が出力されている。
点には、昇圧電源２２からの電圧が印加され、ツェナー
ダイオードＺＤ２のアノードとコンデンサＣ２２との接
続点には、電源電圧ＶＢが印加されている。これによ
り、抵抗器Ｒ２２とツェナーダイオードＺＤ２のカソー
ドとの接続点から、差動増幅器１１Ｂに対する駆動電圧
Ｖｏｐが出力されている。一方、ツェナーダイオードＺ
Ｄと抵抗器Ｒ２１との接続点からは、前述と同様に、第
１のグランドＧｎｄ１が出力されている。
【０１３５】差動増幅器１１Ｂは、ベースが非反転入力
端子（＋）となるＰＮＰトランジスタＱ２１と、ベース
が反転入力端子（−）となるＰＮＰトランジスタＱ２２
と、コレクタがＰＮＰトランジスタＱ２１のコレクタに
接続されたＮＰＮトランジスタＱ２３と、コレクタがＰ
ＮＰトランジスタＱ２２のコレクタに接続されたＮＰＮ
トランジスタＱ２４と、ＰＮＰトランジスタＱ２１およ
びＱ２２の各エミッタの短絡点に接続された定電流源１
２Ｂとを有する。
端子（＋）となるＰＮＰトランジスタＱ２１と、ベース
が反転入力端子（−）となるＰＮＰトランジスタＱ２２
と、コレクタがＰＮＰトランジスタＱ２１のコレクタに
接続されたＮＰＮトランジスタＱ２３と、コレクタがＰ
ＮＰトランジスタＱ２２のコレクタに接続されたＮＰＮ
トランジスタＱ２４と、ＰＮＰトランジスタＱ２１およ
びＱ２２の各エミッタの短絡点に接続された定電流源１
２Ｂとを有する。
【０１３６】差動増幅器１１Ｂにおいて、定電流源１２
Ｂの他端には、差動増幅器１１Ｂの駆動電源Ｖｏｐとし
て、ツェナーダイオードＺＤ２のカソード電位が印加さ
れている。また、ＮＰＮトランジスタＱ２３およびＱ２
４の各エミッタには、ツェナーダイオードＺＤのアノー
ド電位すなわち第１のグランドＧｎｄ１が印加されてい
る。
Ｂの他端には、差動増幅器１１Ｂの駆動電源Ｖｏｐとし
て、ツェナーダイオードＺＤ２のカソード電位が印加さ
れている。また、ＮＰＮトランジスタＱ２３およびＱ２
４の各エミッタには、ツェナーダイオードＺＤのアノー
ド電位すなわち第１のグランドＧｎｄ１が印加されてい
る。
【０１３７】図６の差動増幅器１１Ｂにおいて、差動増
幅器１１Ｂ内の定電流源１２Ｂの電圧降下をＶＢＥとす
ると、入力電圧がＶｏｐ−２ＶＢＥまでしか動作しない
ので、電源電圧ＶＢを基準として電圧増幅するために
は、駆動電圧Ｖｏｐとして昇圧電源２２を用いる必要が
ある。
幅器１１Ｂ内の定電流源１２Ｂの電圧降下をＶＢＥとす
ると、入力電圧がＶｏｐ−２ＶＢＥまでしか動作しない
ので、電源電圧ＶＢを基準として電圧増幅するために
は、駆動電圧Ｖｏｐとして昇圧電源２２を用いる必要が
ある。
【０１３８】この場合、負電圧電源回路２０Ｂは、駆動
電圧Ｖｏｐとして電源電圧ＶＢに対する正の定電圧を生
成し、第１のグランドＧｎｄ１として電源電圧ＶＢに対
する負の定電圧を生成する。なお、この発明の実施の形
態２における上記以外の回路構成および動作について
は、前述と同様なのでここでは説明しない。
電圧Ｖｏｐとして電源電圧ＶＢに対する正の定電圧を生
成し、第１のグランドＧｎｄ１として電源電圧ＶＢに対
する負の定電圧を生成する。なお、この発明の実施の形
態２における上記以外の回路構成および動作について
は、前述と同様なのでここでは説明しない。
【０１３９】このように、チャージボンプ式の負電圧電
源回路２０Ｂを用いることにより、ＰＮＰトランジスタ
入力回路構成の差動増幅器１１Ｂに対しても、この発明
を適用することができ、前述と同様に、信頼性の高い検
出電圧Ｖｏを得ることができる。
源回路２０Ｂを用いることにより、ＰＮＰトランジスタ
入力回路構成の差動増幅器１１Ｂに対しても、この発明
を適用することができ、前述と同様に、信頼性の高い検
出電圧Ｖｏを得ることができる。
【０１４０】実施の形態３．なお、上記実施の形態１で
は、モータ電流検出回路の実装構造について特に言及し
なかったが、回路構成をモノリシックＩＣ化してもよ
い。図７はこの発明の実施の形態３を示す回路ブロック
図であり、増幅回路１０、ゲート回路６２および遅延回
路６３等の回路をモノリシックＩＣ９０内に構成した状
態を示している。
は、モータ電流検出回路の実装構造について特に言及し
なかったが、回路構成をモノリシックＩＣ化してもよ
い。図７はこの発明の実施の形態３を示す回路ブロック
図であり、増幅回路１０、ゲート回路６２および遅延回
路６３等の回路をモノリシックＩＣ９０内に構成した状
態を示している。
【０１４１】図７において、第１のグランドＧｎｄ１お
よび第２のグランドＧｎｄ２は、モノリシックＩＣ９０
内で分離されている。また、負電圧電源回路２０は、前
述のように、メイン電源回路の電源電圧ＶＢと第１のグ
ランドＧｎｄ１との間を定電圧化している。
よび第２のグランドＧｎｄ２は、モノリシックＩＣ９０
内で分離されている。また、負電圧電源回路２０は、前
述のように、メイン電源回路の電源電圧ＶＢと第１のグ
ランドＧｎｄ１との間を定電圧化している。
【０１４２】しかし、モノリシックＩＣ９０内の各グラ
ンドＧｎｄ１およびＧｎｄ２を分離しても、各回路の構
成素子とモノリシックＩＣ９０のサブストレート（シリ
コン基板）との間に結合容量が存在するので、実際に
は、酸化膜（ＳｉＯ2）を用いた分離技術などにより、
交流的にも完全分離することが望ましい。
ンドＧｎｄ１およびＧｎｄ２を分離しても、各回路の構
成素子とモノリシックＩＣ９０のサブストレート（シリ
コン基板）との間に結合容量が存在するので、実際に
は、酸化膜（ＳｉＯ2）を用いた分離技術などにより、
交流的にも完全分離することが望ましい。
【０１４３】図７のように、第１のグランドＧｎｄ１お
よび第２のグランドＧｎｄ２をモノリシックＩＣ９０内
で分離し、電源電圧ＶＢを基準として定電圧源（負電圧
電源回路２０）を付加することにより、スイッチ駆動信
号生成回路（ゲート回路６２および遅延回路６３）等の
第２のグランドＧｎｄ２を基準として動作する回路およ
び増幅回路１０をモノリシックＩＣ９０内に構成するこ
とができる。
よび第２のグランドＧｎｄ２をモノリシックＩＣ９０内
で分離し、電源電圧ＶＢを基準として定電圧源（負電圧
電源回路２０）を付加することにより、スイッチ駆動信
号生成回路（ゲート回路６２および遅延回路６３）等の
第２のグランドＧｎｄ２を基準として動作する回路およ
び増幅回路１０をモノリシックＩＣ９０内に構成するこ
とができる。
【０１４４】なお、モノリシックＩＣ９０内での消費電
力を低減するために、ここでは、負電圧電源回路２０を
モノリシックＩＣ９０の外部に設置しているが、負電圧
電源回路２０をモノリシックＩＣ９０に内蔵してもよ
い。
力を低減するために、ここでは、負電圧電源回路２０を
モノリシックＩＣ９０の外部に設置しているが、負電圧
電源回路２０をモノリシックＩＣ９０に内蔵してもよ
い。
【０１４５】また、増幅回路１０の増幅ゲインをモノリ
シックＩＣ９０の外部で設定するために、増幅回路１０
内の抵抗器Ｒ１３およびＲ１４をモノリシックＩＣ９０
の外部に設置しているが、増幅回路１０のゲインを固定
してもよい場合には、抵抗器Ｒ１３およびＲ１４をモノ
リシックＩＣ９０に内蔵してもよい。また、逆に、抵抗
器Ｒ１１およびＲ１２をモノリシックＩＣ９０の外部に
設置して、抵抗器Ｒ１３およびＲ１４をモノリシックＩ
Ｃ９０に内蔵してもよい。
シックＩＣ９０の外部で設定するために、増幅回路１０
内の抵抗器Ｒ１３およびＲ１４をモノリシックＩＣ９０
の外部に設置しているが、増幅回路１０のゲインを固定
してもよい場合には、抵抗器Ｒ１３およびＲ１４をモノ
リシックＩＣ９０に内蔵してもよい。また、逆に、抵抗
器Ｒ１１およびＲ１２をモノリシックＩＣ９０の外部に
設置して、抵抗器Ｒ１３およびＲ１４をモノリシックＩ
Ｃ９０に内蔵してもよい。
【０１４６】一般に、ＩＣ内の抵抗器は、トランジスタ
のベースに不純物を拡散して形成された半導体抵抗器か
らなり、抵抗値の絶対精度は低いが、抵抗比などの相対
精度は高い。また、ＩＣ外部の抵抗器は、炭素皮膜抵抗
値や金属皮膜抵抗値等からなり、絶対精度は高いが、相
対精度は低い。したがって、各増幅ゲインを決定する抵
抗器対（たとえば、Ｒ１３およびＲ１４）は、ＩＣ内部
またはＩＣ外部のいずれかに共通配置することが望まし
い。
のベースに不純物を拡散して形成された半導体抵抗器か
らなり、抵抗値の絶対精度は低いが、抵抗比などの相対
精度は高い。また、ＩＣ外部の抵抗器は、炭素皮膜抵抗
値や金属皮膜抵抗値等からなり、絶対精度は高いが、相
対精度は低い。したがって、各増幅ゲインを決定する抵
抗器対（たとえば、Ｒ１３およびＲ１４）は、ＩＣ内部
またはＩＣ外部のいずれかに共通配置することが望まし
い。
【０１４７】実施の形態４．なお、上記実施の形態３で
は、各ＩＣ端子の配置関係について特に言及しなかった
が、抵抗器Ｒ１３の出力側端子と電源電圧ＶＢの入力端
子とを近接配置してもよい。
は、各ＩＣ端子の配置関係について特に言及しなかった
が、抵抗器Ｒ１３の出力側端子と電源電圧ＶＢの入力端
子とを近接配置してもよい。
【０１４８】図８はこの発明の実施の形態４を示す平面
図であり、モノリシックＩＣ９０の電源端子ＴＶＢと、
抵抗器Ｒ１３の接続端子ＴＶ３とを近接配置した場合を
示す。
図であり、モノリシックＩＣ９０の電源端子ＴＶＢと、
抵抗器Ｒ１３の接続端子ＴＶ３とを近接配置した場合を
示す。
【０１４９】図８において、抵抗器Ｒ１３の一端は、電
源電圧ＶＢが印加されたパターンＰＡを介してモノリシ
ックＩＣ９０の電源端子ＴＶＢに接続され、増幅電圧Ｖ
３が印加される抵抗器Ｒ１３の他端は、パターンＰＢを
介してモノリシックＩＣ９０の端子ＴＶ３に接続されて
いる。
源電圧ＶＢが印加されたパターンＰＡを介してモノリシ
ックＩＣ９０の電源端子ＴＶＢに接続され、増幅電圧Ｖ
３が印加される抵抗器Ｒ１３の他端は、パターンＰＢを
介してモノリシックＩＣ９０の端子ＴＶ３に接続されて
いる。
【０１５０】モノリシックＩＣ９０および抵抗器Ｒ１３
は基板１００上に実装され、モノリシックＩＣ９０の各
端子ＶＢおよびＶ３は、隣接配置されており、抵抗器Ｒ
１３を各端子ＶＢおよびＶ３の近傍に実装している。
は基板１００上に実装され、モノリシックＩＣ９０の各
端子ＶＢおよびＶ３は、隣接配置されており、抵抗器Ｒ
１３を各端子ＶＢおよびＶ３の近傍に実装している。
【０１５１】図９は図８のモノリシックＩＣ構造と比較
対照するための実装例を示す平面図であり、差動増幅器
１１、抵抗器Ｒ１３およびレベルシフト用ＰＮＰトラン
ジスタＱ１０等を個別部品として実装した場合を示す。
図９の場合、パターンＰＡの配線が長いので、大きなイ
ンダクタンスＬＰが発生することになる。
対照するための実装例を示す平面図であり、差動増幅器
１１、抵抗器Ｒ１３およびレベルシフト用ＰＮＰトラン
ジスタＱ１０等を個別部品として実装した場合を示す。
図９の場合、パターンＰＡの配線が長いので、大きなイ
ンダクタンスＬＰが発生することになる。
【０１５２】パターンＰＡのインダクタンスＬＰは、電
源電圧ＶＢと抵抗器Ｒ１３のパターンＰＡ側の端子電圧
との間に交流成分の位相差を発生するので、極力抑制さ
れなければならない。
源電圧ＶＢと抵抗器Ｒ１３のパターンＰＡ側の端子電圧
との間に交流成分の位相差を発生するので、極力抑制さ
れなければならない。
【０１５３】図８のＩＣ配線状態と図９の個別部品実装
状態とを比較すると、図８によれば、パターンＰＡの配
線長さが極限まで短縮され、パターンＰＡのインダクタ
ンスＬＰが抑制されていることが分かる。
状態とを比較すると、図８によれば、パターンＰＡの配
線長さが極限まで短縮され、パターンＰＡのインダクタ
ンスＬＰが抑制されていることが分かる。
【０１５４】図８のように、モノリシックＩＣ９０上に
隣接配置された各端子ＴＶＢおよびＴＶ３に抵抗器Ｒ１
３を実装することにより、モノリシックＩＣ９０および
抵抗器Ｒ１３等を実装する際に、モノリシックＩＣ９０
の電源端子ＴＶＢの電圧と、抵抗器Ｒ１３の基準電圧端
子（電源電圧ＶＢ側の端子）との間のパターンＰＡのイ
ンダクタンスＬＰを最小限に抑制することができる。
隣接配置された各端子ＴＶＢおよびＴＶ３に抵抗器Ｒ１
３を実装することにより、モノリシックＩＣ９０および
抵抗器Ｒ１３等を実装する際に、モノリシックＩＣ９０
の電源端子ＴＶＢの電圧と、抵抗器Ｒ１３の基準電圧端
子（電源電圧ＶＢ側の端子）との間のパターンＰＡのイ
ンダクタンスＬＰを最小限に抑制することができる。
【０１５５】したがって、モノリシックＩＣ９０上に形
成された増幅回路１０の電源端子ＴＶＢの基準電圧と、
抵抗器Ｒ１３のパターンＰＡ側の基準電圧（電源電圧Ｖ
Ｂ）との交流成分の位相差を低減して検出誤差をさらに
抑制することができる。
成された増幅回路１０の電源端子ＴＶＢの基準電圧と、
抵抗器Ｒ１３のパターンＰＡ側の基準電圧（電源電圧Ｖ
Ｂ）との交流成分の位相差を低減して検出誤差をさらに
抑制することができる。
【０１５６】実施の形態５．なお、上記実施の形態４で
は、電源端子ＶＢと抵抗器Ｒ１３の接続用端子Ｖ３とを
隣接配置したが、近年のＩＣパッケージ技術において
は、リードのファインピッチ化が進んでいるので、各端
子ＶＢおよびＶ３を１端子分〜数端子分だけ離して配置
しても同等の効果が得られる。
は、電源端子ＶＢと抵抗器Ｒ１３の接続用端子Ｖ３とを
隣接配置したが、近年のＩＣパッケージ技術において
は、リードのファインピッチ化が進んでいるので、各端
子ＶＢおよびＶ３を１端子分〜数端子分だけ離して配置
しても同等の効果が得られる。
【０１５７】実施の形態６．また、上記各実施の形態で
は、ホールド電圧Ｖ２に重畳されるスイッチングノイズ
を除去するために、差動増幅器１１の入力端子に直列抵
抗器Ｒ１７およびＲ１８を設け、差動増幅器１１内の入
力容量とともに積分回路を構成したが、ノイズ成分が増
幅誤差に与える影響が許容範囲内であれば、直列抵抗器
Ｒ１７およびＲ１８を省略してもよい。
は、ホールド電圧Ｖ２に重畳されるスイッチングノイズ
を除去するために、差動増幅器１１の入力端子に直列抵
抗器Ｒ１７およびＲ１８を設け、差動増幅器１１内の入
力容量とともに積分回路を構成したが、ノイズ成分が増
幅誤差に与える影響が許容範囲内であれば、直列抵抗器
Ｒ１７およびＲ１８を省略してもよい。
【０１５８】実施の形態７．また、上記各実施の形態で
は、モータ電流ＩＭを制御するための制御手段３１とし
て、マイコンを用いたデジタルサーボの場合を例にとっ
て説明をしたが、制御手段３１として差動増幅器を用い
たアナログサーボの場合にも適用可能なことは言うまで
もない。
は、モータ電流ＩＭを制御するための制御手段３１とし
て、マイコンを用いたデジタルサーボの場合を例にとっ
て説明をしたが、制御手段３１として差動増幅器を用い
たアナログサーボの場合にも適用可能なことは言うまで
もない。
【０１５９】
【発明の効果】以上のようにこの発明の請求項１によれ
ば、Ｈブリッジ回路を構成する複数のＦＥＴと、Ｈブリ
ッジ回路に接続されたモータと、モータの通電方向およ
び通電電流量を指示する制御手段と、制御手段からの指
示信号に基づいてＦＥＴをＰＷＭ駆動するＦＥＴ駆動回
路と、Ｈブリッジ回路にモータを駆動するためのモータ
電流を供給するメイン電源回路と、Ｈブリッジ回路とメ
イン電源回路との間に挿入されたシャント抵抗器と、指
示信号に同期して、ＦＥＴのオン時にシャント抵抗器の
両端間から検出される両端電圧をサンプルし、且つＦＥ
Ｔのオフ時に両端電圧を保持するためのアナログスイッ
チを含むサンプルホールド回路と、サンプルホールド回
路のホールド電圧を増幅する差動増幅器を含み、モータ
電流に対応した検出電圧を出力する増幅回路と、サンプ
ルホールド回路と増幅回路との間に設けられて増幅回路
に対する第１のグランドを生成する負電圧電源回路と、
指示信号に同期してアナログスイッチをスイッチングす
るためのスイッチ駆動信号を生成するスイッチ駆動信号
生成回路とを備え、増幅回路は、検出電圧を任意のグラ
ンドに対してレベルシフトするための定電流回路を含
み、第１のグランドは、差動増幅器以外の回路に対する
第２のグランドから分離されて、メイン電源回路の電源
電圧を基準とする負の定電圧からなり、増幅回路の電源
およびグランドを、メイン電源回路（シャント抵抗器の
上側）を基準電位として定電圧化するとともに、シャン
ト抵抗器の両端電圧をサンプルホールド回路により一旦
サンプルし、電源基準の直流電圧に変換して増幅回路に
入力することにより、差動増幅器に対する電源および入
力電圧をほぼ直流電圧とし、差動増幅器の入力回路構成
およびスルーレート、電源変動除去比などの交流特性に
依存しない直流動作にし、モータ通電時におけるメイン
電源回路の電圧変動に起因する検出信号の増幅誤差を抑
制するようにしたので、コストアップを招くことなく、
シャント抵抗器から検出される両端電圧を高精度に増幅
して信頼性を向上させたハイサイド方式のモータ電流検
出回路が得られる効果がある。
ば、Ｈブリッジ回路を構成する複数のＦＥＴと、Ｈブリ
ッジ回路に接続されたモータと、モータの通電方向およ
び通電電流量を指示する制御手段と、制御手段からの指
示信号に基づいてＦＥＴをＰＷＭ駆動するＦＥＴ駆動回
路と、Ｈブリッジ回路にモータを駆動するためのモータ
電流を供給するメイン電源回路と、Ｈブリッジ回路とメ
イン電源回路との間に挿入されたシャント抵抗器と、指
示信号に同期して、ＦＥＴのオン時にシャント抵抗器の
両端間から検出される両端電圧をサンプルし、且つＦＥ
Ｔのオフ時に両端電圧を保持するためのアナログスイッ
チを含むサンプルホールド回路と、サンプルホールド回
路のホールド電圧を増幅する差動増幅器を含み、モータ
電流に対応した検出電圧を出力する増幅回路と、サンプ
ルホールド回路と増幅回路との間に設けられて増幅回路
に対する第１のグランドを生成する負電圧電源回路と、
指示信号に同期してアナログスイッチをスイッチングす
るためのスイッチ駆動信号を生成するスイッチ駆動信号
生成回路とを備え、増幅回路は、検出電圧を任意のグラ
ンドに対してレベルシフトするための定電流回路を含
み、第１のグランドは、差動増幅器以外の回路に対する
第２のグランドから分離されて、メイン電源回路の電源
電圧を基準とする負の定電圧からなり、増幅回路の電源
およびグランドを、メイン電源回路（シャント抵抗器の
上側）を基準電位として定電圧化するとともに、シャン
ト抵抗器の両端電圧をサンプルホールド回路により一旦
サンプルし、電源基準の直流電圧に変換して増幅回路に
入力することにより、差動増幅器に対する電源および入
力電圧をほぼ直流電圧とし、差動増幅器の入力回路構成
およびスルーレート、電源変動除去比などの交流特性に
依存しない直流動作にし、モータ通電時におけるメイン
電源回路の電圧変動に起因する検出信号の増幅誤差を抑
制するようにしたので、コストアップを招くことなく、
シャント抵抗器から検出される両端電圧を高精度に増幅
して信頼性を向上させたハイサイド方式のモータ電流検
出回路が得られる効果がある。
【０１６０】また、この発明の請求項２によれば、請求
項１において、差動増幅器は、ＮＰＮトランジスタ入力
回路構成からなり、負電圧電源回路は、メイン電源回路
と第２のグランドとの間に挿入されたコンデンサと、コ
ンデンサの両端間に並列接続され且つカソードがメイン
電源回路に接続されたツェナーダイオードと、ツェナー
ダイオードのアノードに直列接続された抵抗器とからな
り、ツェナーダイオードのアノード端子から第１のグラ
ンドを生成するようにしたので、簡単な回路構成でコス
トアップを招くことなく、シャント抵抗器Ｒｓから検出
される両端電圧Ｖ１を高精度に増幅して信頼性を向上さ
せたハイサイド方式のモータ電流検出回路が得られる効
果がある。
項１において、差動増幅器は、ＮＰＮトランジスタ入力
回路構成からなり、負電圧電源回路は、メイン電源回路
と第２のグランドとの間に挿入されたコンデンサと、コ
ンデンサの両端間に並列接続され且つカソードがメイン
電源回路に接続されたツェナーダイオードと、ツェナー
ダイオードのアノードに直列接続された抵抗器とからな
り、ツェナーダイオードのアノード端子から第１のグラ
ンドを生成するようにしたので、簡単な回路構成でコス
トアップを招くことなく、シャント抵抗器Ｒｓから検出
される両端電圧Ｖ１を高精度に増幅して信頼性を向上さ
せたハイサイド方式のモータ電流検出回路が得られる効
果がある。
【０１６１】また、この発明の請求項３によれば、請求
項１において、差動増幅器は、ＰＮＰトランジスタ入力
回路構成からなり、負電圧電源回路は、正の定電圧源お
よび負の定電圧源を含み、メイン電源回路の電源電圧を
基準として正および負の定電圧を生成し、差動増幅器の
電源として正の定電圧源を接続し、差動増幅器のグラン
ドとして負の定電圧源に接地することにより、差動増幅
器の電源およびグランドをメイン電源回路に対して定電
圧化したので、コストアップを招くことなく、シャント
抵抗器から検出される両端電圧を高精度に増幅して信頼
性を向上させたハイサイド方式のモータ電流検出回路が
得られる効果がある。
項１において、差動増幅器は、ＰＮＰトランジスタ入力
回路構成からなり、負電圧電源回路は、正の定電圧源お
よび負の定電圧源を含み、メイン電源回路の電源電圧を
基準として正および負の定電圧を生成し、差動増幅器の
電源として正の定電圧源を接続し、差動増幅器のグラン
ドとして負の定電圧源に接地することにより、差動増幅
器の電源およびグランドをメイン電源回路に対して定電
圧化したので、コストアップを招くことなく、シャント
抵抗器から検出される両端電圧を高精度に増幅して信頼
性を向上させたハイサイド方式のモータ電流検出回路が
得られる効果がある。
【０１６２】また、この発明の請求項４によれば、請求
項１において、スイッチ駆動信号生成回路は、スイッチ
駆動信号の立ち上がりおよび立ち下がりを、それぞれ異
なる遅延時間に設定するための遅延回路を含み、シャン
ト抵抗器の両端電圧をサンプルする際に、アナログスイ
ッチをオンするタイミングを遅延回路により遅延し、ス
イッチングノイズ成分を増幅回路に入力する前に除去す
るようにしたので、コストアップを招くことなく、シャ
ント抵抗器から検出される両端電圧を高精度に増幅して
信頼性を向上させたハイサイド方式のモータ電流検出回
路が得られる効果がある。
項１において、スイッチ駆動信号生成回路は、スイッチ
駆動信号の立ち上がりおよび立ち下がりを、それぞれ異
なる遅延時間に設定するための遅延回路を含み、シャン
ト抵抗器の両端電圧をサンプルする際に、アナログスイ
ッチをオンするタイミングを遅延回路により遅延し、ス
イッチングノイズ成分を増幅回路に入力する前に除去す
るようにしたので、コストアップを招くことなく、シャ
ント抵抗器から検出される両端電圧を高精度に増幅して
信頼性を向上させたハイサイド方式のモータ電流検出回
路が得られる効果がある。
【０１６３】また、この発明の請求項５によれば、請求
項１において、定電流回路は、増幅回路の出力端子側に
設置されてベースが差動増幅器の出力端子に接続された
レベルシフト用ＰＮＰトランジスタと、差動増幅器の反
転入力端子とメイン電源回路との間に挿入された第１の
抵抗器と、差動増幅器の反転入力端子とレベルシフト用
ＰＮＰトランジスタのエミッタ端子との間に挿入された
第２の抵抗器と、メイン電源回路とレベルシフト用ＰＮ
Ｐトランジスタのエミッタ端子との間に挿入された第３
の抵抗器と、レベルシフト用ＰＮＰトランジスタのコレ
クタ端子と第２のグランドとの間に挿入された第４の抵
抗器とを含み、第１および第２の抵抗器は、増幅回路の
第１のゲインを決定し、第３および第４の抵抗器は、増
幅回路の第２のゲインを決定するようにしたので、コス
トアップを招くことなく、シャント抵抗器から検出され
る両端電圧を高精度に増幅して信頼性を向上させたハイ
サイド方式のモータ電流検出回路が得られる効果があ
る。
項１において、定電流回路は、増幅回路の出力端子側に
設置されてベースが差動増幅器の出力端子に接続された
レベルシフト用ＰＮＰトランジスタと、差動増幅器の反
転入力端子とメイン電源回路との間に挿入された第１の
抵抗器と、差動増幅器の反転入力端子とレベルシフト用
ＰＮＰトランジスタのエミッタ端子との間に挿入された
第２の抵抗器と、メイン電源回路とレベルシフト用ＰＮ
Ｐトランジスタのエミッタ端子との間に挿入された第３
の抵抗器と、レベルシフト用ＰＮＰトランジスタのコレ
クタ端子と第２のグランドとの間に挿入された第４の抵
抗器とを含み、第１および第２の抵抗器は、増幅回路の
第１のゲインを決定し、第３および第４の抵抗器は、増
幅回路の第２のゲインを決定するようにしたので、コス
トアップを招くことなく、シャント抵抗器から検出され
る両端電圧を高精度に増幅して信頼性を向上させたハイ
サイド方式のモータ電流検出回路が得られる効果があ
る。
【０１６４】また、この発明の請求項６によれば、請求
項１において、モータ電流検出回路をモノリシックＩＣ
により構成し、第１および第２のグランドをモノリシッ
クＩＣ内で分離させたので、コストアップを招くことな
く、シャント抵抗器から検出される両端電圧を高精度に
増幅して信頼性を向上させたハイサイド方式のモータ電
流検出回路が得られる効果がある。
項１において、モータ電流検出回路をモノリシックＩＣ
により構成し、第１および第２のグランドをモノリシッ
クＩＣ内で分離させたので、コストアップを招くことな
く、シャント抵抗器から検出される両端電圧を高精度に
増幅して信頼性を向上させたハイサイド方式のモータ電
流検出回路が得られる効果がある。
【０１６５】また、この発明の請求項７によれば、請求
項５において、増幅回路をモノリシックＩＣにより構成
し、モノリシックＩＣは、差動増幅器、第１、第２の抵
抗器およびレベルシフト用ＰＮＰトランジスタと、増幅
回路の基準電圧としてメイン電源回路からの電源電圧が
印加される第１の端子と、第１の端子に一端が接続され
た第３の抵抗器の他端を接続するための第２の端子とを
含み、第１および第２の端子を近接配置し、第３および
第４の抵抗器をモノリシックＩＣの外部に設置し、モノ
リシックＩＣおよび各抵抗器を実装する際に、第１の端
子電圧と第３の抵抗器に接続される基準電圧間の配線イ
ンダクタンスを最小限に抑え、増幅回路の基準電圧と第
３の抵抗器の基準電圧との交流成分の位相差を低減する
ようにしたので、検出誤差をさらに抑制したハイサイド
方式のモータ電流検出回路が得られる効果がある。
項５において、増幅回路をモノリシックＩＣにより構成
し、モノリシックＩＣは、差動増幅器、第１、第２の抵
抗器およびレベルシフト用ＰＮＰトランジスタと、増幅
回路の基準電圧としてメイン電源回路からの電源電圧が
印加される第１の端子と、第１の端子に一端が接続され
た第３の抵抗器の他端を接続するための第２の端子とを
含み、第１および第２の端子を近接配置し、第３および
第４の抵抗器をモノリシックＩＣの外部に設置し、モノ
リシックＩＣおよび各抵抗器を実装する際に、第１の端
子電圧と第３の抵抗器に接続される基準電圧間の配線イ
ンダクタンスを最小限に抑え、増幅回路の基準電圧と第
３の抵抗器の基準電圧との交流成分の位相差を低減する
ようにしたので、検出誤差をさらに抑制したハイサイド
方式のモータ電流検出回路が得られる効果がある。
【０１６６】また、この発明の請求項８によれば、請求
項１において、差動増幅器の入力端子に直列抵抗器を設
け、差動増幅器を構成する入力トランジスタの入力容量
と直列抵抗器とで積分回路を構成したので、差動増幅器
に入力される交流成分のうち、サンプルホールドタイミ
ングでも除去できない高周波のスイッチングノイズ成分
を減衰させ、差動増幅器に入力される交流成分をさらに
低減して差動増幅器の飽和を防止したハイサイド方式の
モータ電流検出回路が得られる効果がある。
項１において、差動増幅器の入力端子に直列抵抗器を設
け、差動増幅器を構成する入力トランジスタの入力容量
と直列抵抗器とで積分回路を構成したので、差動増幅器
に入力される交流成分のうち、サンプルホールドタイミ
ングでも除去できない高周波のスイッチングノイズ成分
を減衰させ、差動増幅器に入力される交流成分をさらに
低減して差動増幅器の飽和を防止したハイサイド方式の
モータ電流検出回路が得られる効果がある。
【図１】 この発明の実施の形態１の全体構成を示す回
路ブロック図である。
路ブロック図である。
【図２】 図１内の差動増幅器の構成を具体的に示す回
路図である。
路図である。
【図３】 図１内のゲート回路６２および遅延回路６３
の構成を周辺回路とともに具体的に示す回路図である。
の構成を周辺回路とともに具体的に示す回路図である。
【図４】 図１内のＨブリッジ回路４内の各ＦＥＴ４ａ
〜４ｄ（図１０参照）に同期したＦＥＴ駆動回路および
サンプルホールド回路の動作論理を示す波形図である。
〜４ｄ（図１０参照）に同期したＦＥＴ駆動回路および
サンプルホールド回路の動作論理を示す波形図である。
【図５】 この発明の実施の形態１による電流検出動作
を示す波形図である。
を示す波形図である。
【図６】 この発明の実施の形態２による差動増幅器の
入力段構成および負電圧電源回路の具体的構成を示す回
路図である。
入力段構成および負電圧電源回路の具体的構成を示す回
路図である。
【図７】 この発明の実施の形態３によるモノリシック
ＩＣの回路構成を示す回路ブロック図である。
ＩＣの回路構成を示す回路ブロック図である。
【図８】 この発明の実施の形態４によるモノリシック
ＩＣの端子配置および実装形態を示す平面図である。
ＩＣの端子配置および実装形態を示す平面図である。
【図９】 図８と比較対照するために個別部品を用いた
場合の差動増幅器の実装形態を示す平面図である。
場合の差動増幅器の実装形態を示す平面図である。
【図１０】 従来（特開平８−８０８６０号公報参照）
のハイサイド方式のモータ電流検出回路を示す回路ブロ
ック図である。
のハイサイド方式のモータ電流検出回路を示す回路ブロ
ック図である。
【図１１】 従来（特開平４−２５１５９６号公報参
照）のハイサイド方式のモータ電流検出回路を示す回路
ブロック図である。
照）のハイサイド方式のモータ電流検出回路を示す回路
ブロック図である。
【図１２】 一般的なＦＥＴオン時のＨブリッジ回路の
動作および電流経路を示す説明図である。
動作および電流経路を示す説明図である。
【図１３】 一般的なＦＥＴオフ時のＨブリッジ回路の
動作および電流経路を示す説明図である。
動作および電流経路を示す説明図である。
【図１４】 一般的なＦＥＴをオフからオンにスイッチ
ングした瞬間のＨブリッジ回路の動作および電流経路を
示す説明図である。
ングした瞬間のＨブリッジ回路の動作および電流経路を
示す説明図である。
【図１５】 従来のハイサイド方式のモータ電流検出回
路の動作波形を示す図である。
路の動作波形を示す図である。
４ Ｈブリッジ回路、４ａ〜４ｄ ＦＥＴ、７ ＦＥＴ
駆動回路、１０ 増幅回路、１１、１１Ｂ 差動増幅
器、２０、２０Ｂ 負電圧電源回路、３１ 制御手段、
６１ サンプルホールド回路、６２ ゲート回路、６３
遅延回路、９０モノリシックＩＣ、１００ 基板、Ｃ
２１ 負電圧電源回路内のコンデンサ、Ｃｒ リプルコ
ンデンサ（メイン電源回路）、Ｇｎｄ１ 第１のグラン
ド（負の定電圧）、Ｇｎｄ２ 第２のグランド、ＩＭ
モータ電流、Ｍ モータ、ＰＲＰＷＭ遅延信号、ＰＷ
ＰＷＭ信号、ＬＣ 左方向指示信号、Ｑ１ アナログス
イッチ、Ｑ１０ レベルシフト用ＰＮＰトランジスタ、
Ｑ１１、Ｑ１４ ＮＰＮトランジスタ、Ｑ２１、Ｑ２２
ＰＮＰトランジスタ、Ｒ１１〜Ｒ１４ 第１〜第４の
抵抗器、Ｒ１７、Ｒ１８ 直列抵抗器、Ｒ２１ 負電圧
電源回路内の抵抗器、ＲＣ 右方向指示信号、Ｒｓ シ
ャント抵抗器、ＳＤ スイッチ駆動信号、ＴＶＢ 電源
端子（第１の端子）、ＴＶ３ 接続端子（第２の端
子）、ＶＢ 電源電圧、Ｖ１ 両端電圧、Ｖ２ ホール
ド電圧、Ｖｏ 検出電圧、ＺＤ ツェナーダイオード。
駆動回路、１０ 増幅回路、１１、１１Ｂ 差動増幅
器、２０、２０Ｂ 負電圧電源回路、３１ 制御手段、
６１ サンプルホールド回路、６２ ゲート回路、６３
遅延回路、９０モノリシックＩＣ、１００ 基板、Ｃ
２１ 負電圧電源回路内のコンデンサ、Ｃｒ リプルコ
ンデンサ（メイン電源回路）、Ｇｎｄ１ 第１のグラン
ド（負の定電圧）、Ｇｎｄ２ 第２のグランド、ＩＭ
モータ電流、Ｍ モータ、ＰＲＰＷＭ遅延信号、ＰＷ
ＰＷＭ信号、ＬＣ 左方向指示信号、Ｑ１ アナログス
イッチ、Ｑ１０ レベルシフト用ＰＮＰトランジスタ、
Ｑ１１、Ｑ１４ ＮＰＮトランジスタ、Ｑ２１、Ｑ２２
ＰＮＰトランジスタ、Ｒ１１〜Ｒ１４ 第１〜第４の
抵抗器、Ｒ１７、Ｒ１８ 直列抵抗器、Ｒ２１ 負電圧
電源回路内の抵抗器、ＲＣ 右方向指示信号、Ｒｓ シ
ャント抵抗器、ＳＤ スイッチ駆動信号、ＴＶＢ 電源
端子（第１の端子）、ＴＶ３ 接続端子（第２の端
子）、ＶＢ 電源電圧、Ｖ１ 両端電圧、Ｖ２ ホール
ド電圧、Ｖｏ 検出電圧、ＺＤ ツェナーダイオード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 7/04 - 7/34 H02P 5/04 - 5/26 H02P 5/00
Claims (8)
- 【請求項１】 Ｈブリッジ回路を構成する複数のＦＥＴ
と、 前記Ｈブリッジ回路に接続されたモータと、 前記モータの通電方向および通電電流量を指示する制御
手段と、 前記制御手段からの指示信号に基づいて前記ＦＥＴをＰ
ＷＭ駆動するＦＥＴ駆動回路と、 前記Ｈブリッジ回路に前記モータを駆動するためのモー
タ電流を供給するメイン電源回路と、 前記Ｈブリッジ回路と前記メイン電源回路との間に挿入
されたシャント抵抗器と、 前記指示信号に同期して、前記ＦＥＴのオン時に前記シ
ャント抵抗器の両端間から検出される両端電圧をサンプ
ルし、且つ前記ＦＥＴのオフ時に前記両端電圧を保持す
るためのアナログスイッチを含むサンプルホールド回路
と、 前記サンプルホールド回路のホールド電圧を増幅する差
動増幅器を含み、前記モータ電流に対応した検出電圧を
前記制御手段に出力する増幅回路と、 前記サンプルホールド回路と前記増幅回路との間に設け
られて前記増幅回路に対する第１のグランドを生成する
負電圧電源回路と、 前記指示信号に同期して前記アナログスイッチをスイッ
チングするためのスイッチ駆動信号を生成するスイッチ
駆動信号生成回路とを備え、 前記増幅回路は、前記検出電圧を任意のグランドに対し
てレベルシフトするための定電流回路を含み、 前記第１のグランドは、前記差動増幅器以外の回路に対
する第２のグランドから分離されて、前記メイン電源回
路の電源電圧を基準とする負の定電圧からなり、 前記モータの通電時における前記メイン電源回路の電圧
変動に起因する前記検出信号の増幅誤差を抑制すること
を特徴とするハイサイド方式のモータ電流検出回路。 - 【請求項２】 前記差動増幅器は、ＮＰＮトランジスタ
入力回路構成からなり、 前記負電圧電源回路は、前記メイン電源回路と前記第２
のグランドとの間に挿入されたコンデンサと、前記コン
デンサの両端間に並列接続され且つカソードが前記メイ
ン電源回路に接続されたツェナーダイオードと、前記ツ
ェナーダイオードのアノードに直列接続された抵抗器と
からなり、前記ツェナーダイオードのアノード端子から
前記第１のグランドを生成することを特徴とする請求項
１に記載のハイサイド方式のモータ電流検出回路。 - 【請求項３】 前記差動増幅器は、ＰＮＰトランジスタ
入力回路構成からなり、 前記負電圧電源回路は、正の定電圧源および負の定電圧
源を含み、前記メイン電源回路の電源電圧を基準として
正および負の定電圧を生成することを特徴とする請求項
１に記載のハイサイド方式のモータ電流検出回路。 - 【請求項４】 前記スイッチ駆動信号生成回路は、前記
スイッチ駆動信号の立ち上がりおよび立ち下がりを、そ
れぞれ異なる遅延時間に設定するための遅延回路を含む
ことを特徴とする請求項１に記載のハイサイド方式のモ
ータ電流検出回路。 - 【請求項５】 前記定電流回路は、 前記増幅回路の出力端子側に設置されてベースが前記差
動増幅器の出力端子に接続されたレベルシフト用ＰＮＰ
トランジスタと、 前記差動増幅器の反転入力端子と前記メイン電源回路と
の間に挿入された第１の抵抗器と、 前記差動増幅器の反転入力端子と前記レベルシフト用Ｐ
ＮＰトランジスタのエミッタ端子との間に挿入された第
２の抵抗器と、 前記メイン電源回路と前記レベルシフト用ＰＮＰトラン
ジスタのエミッタ端子との間に挿入された第３の抵抗器
と、 前記レベルシフト用ＰＮＰトランジスタのコレクタ端子
と前記第２のグランドとの間に挿入された第４の抵抗器
とを含み、 前記第１および第２の抵抗器は、前記増幅回路の第１の
ゲインを決定し、 前記第３および第４の抵抗器は、前記増幅回路の第２の
ゲインを決定することを特徴とする請求項１に記載のハ
イサイド方式のモータ電流検出回路。 - 【請求項６】 前記モータ電流検出回路は、モノリシッ
クＩＣにより構成され、前記第１および第２のグランド
は、前記モノリシックＩＣの内部で分離されたことを特
徴とする請求項１に記載のハイサイド方式のモータ電流
検出回路。 - 【請求項７】 前記増幅回路は、モノリシックＩＣによ
り構成され、 前記モノリシックＩＣは、 前記差動増幅器、前記第１、第２の抵抗器および前記レ
ベルシフト用ＰＮＰトランジスタと、 前記増幅回路の基準電圧として前記メイン電源回路から
の電源電圧が印加される第１の端子と、 前記第１の端子に一端が接続された前記第３の抵抗器の
他端を接続するための第２の端子とを含み、 前記第１および第２の端子は、近接配置され、 前記第３および第４の抵抗器は、前記モノリシックＩＣ
の外部に設置されたことを特徴とする請求項５に記載の
ハイサイド方式のモータ電流検出回路。 - 【請求項８】 前記差動増幅器の入力端子に直列抵抗器
を設けたことを特徴とする請求項１に記載のハイサイド
方式のモータ電流検出回路。
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