JP3145403B2 - アダプティブ・ブロックサイズイメージ圧縮方法およびシステム - Google Patents

アダプティブ・ブロックサイズイメージ圧縮方法およびシステム

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JP3145403B2 JP50061493A JP50061493A JP3145403B2 JP 3145403 B2 JP3145403 B2 JP 3145403B2 JP 50061493 A JP50061493 A JP 50061493A JP 50061493 A JP50061493 A JP 50061493A JP 3145403 B2 JP3145403 B2 JP 3145403B2
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Description

【発明の詳細な説明】 I.発明の分野 この出願は一部継続出願であり、1990年２月27日にフ
ァイルされた米国出願番号487,012であり、現在、1991
年６月４日に米国特許番号502,891で登録されたイメー
ジ処理に関するものである。
さらに詳しくは、本発明は、エンコードされたディス
クリート（離散的）コサイン変換（DCT:Discrete Cosin
e Transform）係数データのブロックおよびサブブロッ
クのアダプティブなサイズ化を利用したイメージ信号圧
縮手法における、データ圧縮のための新しい改良された
方法およびシステムに関する。
II.関連技術の説明 テレビ信号の送信および受信の分野においては、NTSC
（国営テレビジョンシステム委員会）システムへの多く
の改良がなされている。
テレビの分野における開発は主に高品位テレビジョン
（HDTV）システムの方向に指向されている。HDTVの開発
において、システム開発者たちは、ナイキスト・サンプ
リング定理および、多様な成功度のあるローパスフィル
タリング設計はあまり適用してこなかった。これらシス
テムにおけるモジュレーションは、信号増幅量または周
波数に体するアナログ量の簡単なマッピング以外には総
計（amount）していない。
最近では、ディジタル技術の利用により、HDTVにおけ
る更なる改良が達成される可能性があることが認識され
ている。提案された多くのHDTV送信フォーマットは、一
般的なファクタが割り当てられている。これらシステム
はすべて、ビデオ信号のディジタル処理を含み、これ
は、ビデオ信号のアナログからディジタルへの（A/D）
変換を必要とする。アナログ送信フォーマットは次に、
ディジタル処理されたピクチャー（画像）を、送信のた
めにアナログへ戻すために必要な変換により使用され
る。
レシーバ／プロセッサは次に、イメージ表示を供給す
るために、その処理を逆にしなければまらない。すなわ
ち、その受信されたアナログ信号はディジタル化され、
格納され、処理され、そして、このレシーバ／プロセッ
サとHDTVディスプレイ間に使用されているインターフェ
ース・フォーマットに基づく信号に再構築される。さら
に、この信号は表示のために再度にわたってアナログ形
式に逆変換される。またこの提案されたHDTVフォーマッ
トは、コントロール信号，オーディオ信号および、オー
ソライゼーション（総括）信号のそれぞれの送信用にデ
ィジタル痩身を利用していることを明記する。しかしデ
ィジタルモジューレション技術を用いるコントロール信
号，オーディオ信号および総括信号と共に、処理された
画像を送信するためのディジタル送信フォーマットを用
いることで、前述の多くの変換操作は、回避され得る。
レシーバはまた、ビデオプロセッサ機能へのディジタル
出力を伴うディジタルモデムとして構成配置されてもよ
い。もちろんこのモデムは、処理操作の一部としてのA/
D機能を必要とするが、この例は、アナログフォーマッ
トレシーバにより求められる８ビット解像度デバイスよ
りも、４ビット解像度デバイスを要求してもよい。
ディジタル送信は、多くの点でアナログ送信よりも優
れている。ディジタル送信は、衛星送信および軍事使用
において特に効果的なパワー使用を供給する。またディ
ジタル送信は、例えばマルチパスやジャミングの損傷を
有する通信リンクの粗さ（robustness）も供給する。さ
らにこのディジタル送信は、軍事および多くの放送アプ
リケーションに求められる信号の暗号化を容易にする。
ディジタル送信フォーマットは、結果的にバンド幅の
超過を招くという正しくない認識の故に、以前に提案さ
れたHDTVシステムにおいては避けられていた。よって、
ディジタル送信の利点を認識するために、実質的にこの
HDTV信号を圧縮する必要が生ずる。したがってこのHDTV
信号の圧縮は、アナログ送信フォーマットに必要なバン
ド幅に匹敵し、その幅が送信可能なレベルで達成されな
ければならない。この信号のディジタル送信と組み合わ
される信号圧縮のレベルはこのHDTVシステムを、チャネ
ル損傷のかなり排除した少ないパワーで運用することを
可能とするであろう。
よって、本発明の目的は、従来のTV信号のアナログ送
信に必要なバンド幅に匹敵する幅でディジタル送信が可
能なようなHDTV信号圧縮を高めるための新しい案と改良
された方法およびシステムを提供することである。
発明の概要 本発明は、送信用イメージデータの更なる圧縮のため
の新しい案と改良された方法およびシステムであり、ま
たそのイメージデータを受信側で再構築するためのもの
である。このイメージ圧縮システムは、送信データ率を
最小化するためのエンコーディングのために最適化され
たディスクリート・コサイン変換（DCT）の合成ブロッ
クを生成するためのサブシステムを含んでいる。付属的
なサブシステムは、送信データ率を更に最小化するため
に、あるDCT係数をディスクリート・コサイン変換（DC
T）係数で置き換えるのに利用される。
本発明によれば、変換手段は、画素データの１入力ブ
ロックを受け取り、その画素データのブロックおよび、
少なくとも１つの所定レベルのそれを構成するサブブロ
ックに対してディスクリート・コサイン変換（DCT）操
作を行う。この変換手段は、対応するブロックおよび、
DCとAC DCT係数値のサブブロックの１出力を供給す
る。
また、付属の変換手段は、画素のその入力ブロックを
受け取り、ディスクリート・カドツリー変換（DQT）係
数値のブロックを生成するためにそれらに対してディス
クリート・カドツリー変換（DQT）操作を行う。ブロッ
クサイズアサイメント手段は、そのブロックおよび各サ
ブブロックのために、AC DCT係数値および、DC DCT係
数値の代わりにDQT値を受け取る。このブロックサイズ
アサイメント手段は、このブロックおよび、DQT/DCT係
数値の構成サブブロックのグループのそれぞれのため
に、そのブロックおよび、DQT/DCT係数値の構成サブブ
ロックのグループのそれぞれを所定のコーディングフォ
ーマットに基づきエンコードするために必要なビット数
を表わすビットカウント値を決定する。
このブロックアサイメント手段は更に、このビットカ
ウント値から、そのブロックおよび、所定のコーディン
グフォーマットに基づきエンコードするための更に少な
いビット数を与えるDQT/DCT係数値の構成サブブロック
のグループを決定し、対応する選択値の１出力を供給す
る。
DCT選択手段は、その選択値と，そのブロックおよびD
CT係数値のサブブロックを受け取り、その選択値に基づ
いでDCT係数値またはサブブロックのDCT係数値の１つを
選択する。この選択手段は、その選択されたブロックま
たはDCT係数値のサブブロックから形成されている対応
するDCT係数値の合成ブロックの１出力を供給する。DQT
選択手段はまた、その選択値およびDQT係数値のブロッ
クを受け取り、その選択値に基づいてDQT係数値の１つ
を選択する。選択されたDQT係数値のそれぞれは、選択
されたブロックまたはサブブロックの１つのDC DCT係
数値を表している。
DCTオーダリング手段は、所定のオーダリングフォー
マットに基づいて、DCT係数値の構成ブロックを受け取
りそしてオーダー処理する。このオーダリング手段は、
所定のコーディングフォーマットに基づいて、そのオー
ダ処理されたDCT係数値をコード化するエンコーダ手段
に、オーダ処理されたDCT係数値の１出力を供給する。
このエンコーダ手段は、コード化されオーダ処理された
DCT係数値の１出力を供給する。
DQTオーダリング手段は、選択されたDQT係数を受け取
り、コード化されオーダ処理されたそれぞれの係数値の
DC DCT係数値の１つをメインテイン処理するように、
その選択されたDQT係数を１フォーマットにオーダ処理
する。このDQTオーダリング手段は、このオーダ処理さ
れたDQT係数値の１出力を供給する。
アセンブル手段は、このコード化されオーダ処理され
たDCT係数値と，そのオーダ処理されたDQT値および，そ
の選択された値を受け取る。また、このアセンブル手段
は、その選択値とその残るAC DCT係数とを、コード化
されオーダ処理されたDCT係数値および、オーダ処理さ
れたDQT係数値に組み合わせて合成する間に、コード化
されオーダ処理されたDCT係数値を削除することによっ
て、１つのコード化されたイメージ値を生成する。この
コード化イメージ値は、画素の入力ブロックを表し、そ
れはこの画素データの入力ブロックに関する減少された
ビットカウントである。このアサンブル手段は、送信用
のコード化されたイメージ値の１出力を供給する。
本発明はまた、画素データの対応するブロック画素の
各受信されたイメージ値からの再構築のための改善され
た方法および新案のために提供されたものである。更に
本発明は、新しい案と、画像データのブロックにより表
されるイメージ信号を圧縮するための改善された方法お
よび、圧縮されたイメージ信号からそのイメージを再構
築するための改善された方法を述べている。
図面の簡単な説明 本発明の特徴、目的および利点は、次の各図面を参照
することにで、後の実施例の記述から更に明らかとなろ
う。
図１は、ブロック図であり、DCT係数データおよびブ
ロックサイズ決定を提供するためのDCT係数・アダプテ
ィブ・ブロックサイズイメージ圧縮システムの処理要素
（エレメント）を示している。
図２は、ブロック図であり、DCT係数データのブロッ
クサイズを選択するためのDCT係数・アダプティブ・ブ
ロックサイズイメージ圧縮システムの更なる処理要素を
示し、それは、DCT係数データの構成（コンポジット）
ブロックを生成し、その構成ブロックのエンコードを行
う。
図3aおよび図3bは、例としてのレジスタブロックサイ
ズ・アサインデータおよびそれに対応するブロック選択
のツリー（木構造）を示している。
図4aおよび図4bは、サブブロック内およびサブブロッ
ク間のジグザグ・スキャンの連続順番を例としてグラフ
形式で示し、図3aのブロックサイズ・アサインデータに
従って作られたブロックサイズ選択のDCT係数データの
構成ブロックのグラフ。
図5a〜図5dは、ジグザグ・スキャンの連続順番のフォ
ーマットをそれぞれグラフ形式で示すグラフ。
図６は、ブロック図であり、図１および図２のイメー
ジ圧縮システムと共に用いられる本発明のDQTサブシス
テムのDQT係数処理要素を示している。
図７は、ブロック図であり、図1,図２および図６のイ
メージ圧縮システムに付属して用いられる本発明のDQT
サブシステムのDQT係数処理要素を示している。
図８は、ブロック図であり、図１および図２の処理要
素により生成された受信信号からイメージを再構築する
ためのデコーダを示している。
図９は、ブロック図であり、図７のデコーダと共に用
いられる本発明のDQTサブシステムを示している。
図10は、フローチャートであり、図１および図２の処
理要素により行われた時の圧縮およびコード化イメージ
データに内含される処理ステップを示している。
図11は、フローチャートであり、画素データを生成す
るように、逆コード化および逆圧縮イメージデータに内
含される処理ステップを示している。
発明の詳細な説明 HDTV信号のディジタル通信を容易にするため、および
この通信方式の利点を享受するためには、信号圧縮のあ
る種のフォーマットを採用する必要がある。その結果得
られるイメージにおけるその高い精細度（definition）
を達成するためには、そのイメージの高品質を維持する
ことも重要である。ディスクリート（離散的な）コサイ
ン変換（DCT:Discrete Cosine Transform）という手法
が極めて高い圧縮を達成するために登場した。その圧縮
ファクタを描いた次のようなタイトルの文献がある。
“Scene Adaptive Coder"by Wen−Hsiung Chen et a
l.,IEEE Transactions on Communications,Vol.Com−3
2,No.3,March,1984. しかし、再構築された画像の品質は、ビデオ信頼化
（conferencing）アプリケーションのためといえども限
界である。
このDCTコード化手法により、そのイメージはピクセ
ル（画素）データに圧縮され、オーバラップしないNxN
の大きさのブロック列に分割される。各画素は、白黒テ
レビイメージ用としては８ビットワードで表され、カラ
ーテレビ用では24ビット以上の圧縮されたワードにより
表される。そのイメージが分割されているブロックは通
常16x16の画素ブロック（すなわち、Ｎ＝16）に分割さ
れている。NxNの二次元のDCTが各ブロックに行われてい
る。DCTは分離可能であるユニタリーな変換であるの
で、二次元DCTは２つの連続する一次元DCT処理によって
行われ、その結果、計算の節約を図ることができる。こ
の一次元DCTは次の式により規定される。
且つ、 Ｃ（ｋ）＝１ ｋ＝1,2,3,...N−１ （３） テレビイメージ用では、この画素の値は実数であり、
その計算には複素数算を含まない。更に、その画素の値
は負の数値でなく、そのDCT合成ｘ（０）は常に正数で
あり、通常は最大エネルギーをもっている。実際は、典
型的なイメージのためには、変換エネルギーのほとんど
はDC近傍に集束する。このエネルギーの圧縮特性は、こ
のDCTを魅力あるコード化方法にしている。
DCTが最適カルフネンロエブ変換（KLT:Karhunen−Loe
ve Transform）の手法に近づくことを記述した次のタイ
トルの文献が現れた。
“Discrete Cosine Transform"by N.Ahmed et al.,IE
EE Transactions on Computers,January 1974,ページ90
−93. 基本的には、このDCTコード化は、少ないエネルギー
をもつ周波数成分を捨てること、および、そのエネルギ
ー内容に依存する残りのDCT係数に対して変数をアサイ
ンすることにより、各ブロックに空間冗長（redundanc
y）の軽減化を行う。例えば、ブロックのMSEのようなエ
ラーのcriterionを最小化するためにビットのアロケー
ションおよび量子化（quantize）を行うというような様
々な手法が存在する。一般に量子化（quantize）された
DCT係数は、低周波から高周波に順序づけ（オーダ処理:
ordering）することによって、一次元のストリングにマ
ップ化される。このマッピングは、DCT係数のブロック
を覆うディジタル・ジグザグ・マッピングに従って行わ
れる。ゼロ（又は、捨てられた）係数のロケーションは
次にランレングス（run−length）・コード化手法によ
ってコード化される。
そのDCT係数を最適に量子化するために、その変換係
数の統計学を知る必要がある。最適または準最適な量子
化器は、量子化エラーを最少化する測定または論理化さ
れた統計学に基づいて設計される。しかし、はたしてど
れが正しい統計であるか否かに対する完全な同意は存在
しない。例えば次の文献に記載されたような様々な量子
化手法が用いられている。
“Distribution of the Two−Dimensional DCT Coeffic
ients for Images"by Randall C.Reininger et al.,IEE
E Transactions on Communications,Vol.31,No.6,June
1983,ページ835−839. しかし今までは、良い結果を提供してくれる単純なリ
ニア・量子化器（quantizer）が用いられてきた。
量子化技術における解決の側からは、所望のビットレ
ートを生成するために考慮すべき２つの他の方法が在
る。その１つの方法は、そのDCT係数のしきい値をとる
ことであり、その小さい値が捨てられゼロに設定され
る。その他の方法は、コード化のための整数の変換する
ために小数点を浮動する後に、係数のダイナミックレン
ジを削減するために、その係数をリニアなスケールにす
る（又は正常に）することである。スケーリングは、主
なる信号のみならず目的の信号をノイズレシオの質にお
いてそれを保持することでも優れた手法であると信じら
れている。よって、その量子化プロセスにおけるメイン
な変数は、所望のビットレートを得るために変化され得
る係数スケールファクターであろう。
量子化された係数は通常、論理的統計学または測定さ
れたヒストグラム分布から設計されたハフマン（Huffma
n）コードによってコード化される。この係数のほとん
どは、その値に対し、そのハフマンのコード化が良好な
結果となるように、低い値に近似する配慮がなされる。
一般に、測定されたヒストグラムから生成されたハフマ
ンコードは、エントロフィー測定により設定された論理
的限界に極めて近似であると信じられている。ゼロ係数
のロケーションはランレングスコードによってコード化
される。何故ならば、その係数は低い周波から高い周波
に順序づけされているからである。しかし、長さ（leng
th）のタームにおけるラン（runs）の数がカウントされ
ている場合に、ハフマンコーディングによってそのラン
レングスがそのビットレートを更に幾分でも削減するよ
うに、短いランは抑制される。
重要な事項は、すべての低ビットレート圧縮手法は、
その再構築の品質におけるチャネルビットエラーの影響
を考慮している点にある。DCTコーディングのために
は、低周波係数が特にそのDCタームでよりバルネラブル
（vulnerable）であることである。また、様々な圧縮率
におけるビットエラーレート（BER）の影響は、例えば
次のようなタイトルの文献に呈示され論ぜられている。
“Interframe Cosine Transfer Image Coding"by Joh
n A.Roese et al.,IEEE Transactions on Communicatio
ns,Vol.Com−25,No.11,Nov.1977,ページ1329−1339. BERの影響は10-3の近くで見受けられるようになり、1
0-2になるとそれが顕著となる。通常サブシステムのた
めにBERが10-5であることは極めて控え目な値であろ
う。必要に際しては、例えば、次のタイトルの文献に示
されたような低周波の係数のための付加的に保護するた
めの手法が工夫され得る。
“Hamming Coding of DCT−Compressed Images over
Noisy Channels"by David R.Comstock et al.,IEEE Tra
nsactions on Communications,Vol.Com−32,No.7,July
1984,ページ856−861. ほとんどの自然なイメージはブランク（空白）または
相対的に遅い変化（slow varing）エリアおよび、例え
ば、目的物の境界や高コントラストテクスチャなどのい
わゆる多忙な変化（busy varing）エリアから作り上げ
られていることが述べられている。シーン（Scene）ア
ダプティブ・コード化手法は、その多忙エリアにはより
多くのビットのアサインにより、またそのブランクエリ
アには少ないビットのアサインによって、このファクタ
を利用する。DCTコード化のためには、各変換ブロック
における忙しさ（busyness）を測定することによりこの
適用が行われ、続いて量子化の調整およびブロック間の
ビットアロケーションが行われる。次のタイトルの文献
には、４つのクラス中の１つにクラス分けされた各ブロ
ックと（共に）測定されたブロックエネルギーに関する
一つの方法が論ぜられている。
“Adaptive Coding of Monochrome and Color image
s"by Wen Hsiung Chen et al.,IEEE Transactions on C
ommunications,Vol.Com−25,No.11,Nov.1977,ページ128
5−1292. ビットアロケーションマトリクスは、変換サンプルの
varianceを調査する（試験する）ことにより、各クラス
毎に会話形式で計算され、各係数は、所望のビット数が
量子化後に結果として得られるようにスケールがとられ
る。送られるべきオーバーヘッド情報とは、そのクラス
分けコード，各ブロックのための正常化（ノーマライ
ズ）および,4ビットアロケーション・マトリクスであ
る。この方法の適用は、１画素当たり１ビットおよび0.
5ビットにおける許容でき得る結果によって実行されて
いる。
更に、ビットレートリダクションがChen et al.によ
り達成されたことについて、文献“Scene Adaptive Cod
er"述べられ、これには、チャネルバッファがスケール
とその係数の量子化のために付加的に利用されている。
そのバッファが半分ほど満杯になった時には、フィード
バックパラメータが、そのバッファに入ってくるビット
を粗く（coarsely）削減するためにその係数を正常化お
よび量子化する。そのバッファが半分ほぼ満たされる以
前には、逆相（converse）が発生する。ビットアロケー
ション・マトリクスを送信する代わりに、それらはその
係数ロケーションをランレングス（run−length）コー
ドおよびハフマンコードを使う。それらの改良は、１画
素当り0.4ビットにおける再構築された良好なカラーイ
メージを示している。勿論、この結果は印刷された時に
非常に良く見えるが、そのシステムのシミュレーション
は多くの欠陥を示す。拡大（magnification）を適正化
するため正常な状態でイメージが映像化される時、スム
ージングおよびブロッキングの影響が視覚化される。
ここに開示されているイメージ圧縮方法およびシステ
ムにおいて、インターフレームコーディング（二次元処
理プロセス）は、インターフレームコーディング（三次
元処理プロセス）が適用される。このインターフレーム
コーディングの採用の理由の１つは、インターフレーム
コーディング信号を処理することを要求されるれレシー
バー（受信機）が複雑である故である。インターフレー
ムコーディングは、複雑な処理回路に加えて、マルチフ
レームバッファも必要とする。しかし、商業的システム
においては、極めて複雑なハードウエアを含む少数のト
ランスミッタのみが在るだけでもよく、受信機は、大量
生産の目的のために可能な限りシンプルにされるべきで
ある。
インターフレームコーディングを用いる第２の重要な
理由は、次の理由である。すなわち、状況またはプログ
ラム（番組）の題材は、三次元コード化手法のブレーク
ダウンおよび貧弱化、またはそのインターフレームコー
ディング手法よりも少なくとも良好でない状態において
存在し得ることである。例えば、24フレーム／秒の映画
はこのカテゴリには容易に当てはまる。なぜなら、機械
式のシャッタにより積分時間（integration time）が相
対的に短い故である。この短い積分時間は、早いモーシ
ョン用のTVカメラにおけるそれより、一時的アライジン
グ（aliasing）の度合いがより高いことを許容する。早
いモーション用のフレームの相関性に対するフレームの
仮定は、それがジャーキィ（jerky）になる時にブレー
クダウンする。実際的なフレームからフレームへのレジ
ストレーションエラーに関する配慮は、既にホームビデ
オにおいて見られるが、高解像度においてその程度が更
に悪化する。
インターフレームコーディングを用いる更なる理由
は、50Hzおよび60Hzの電源周波数が含まれる場合に、三
次元コード化手法を標準化することがより困難である故
である。インテーフレーム手法の利用、すなわちディジ
タルの試みは、50Hzおよび60Hzでの運用の両方に適合で
きる。また、24フレーム／秒の映画においても、フレー
ムレートを空間解像度に置き代えることにより、標準的
な変換の諸問題を含まずに適合できる。
本発明は、主に黒と白のそれぞれについて記述されて
いるが、コード化カラー情報のためのオーバーヘッドは
驚く程に小さく、その輝度のために必要な匹度の10％か
ら15％のオーダーである。これは、カラーに対する目の
低い空間センシティビティ（感光感度）の故であり、リ
サーチャは、カラーピクチャーをRGB空間からYIQ空間に
変換する。その結果のＩ成分およびＱ成分は、Ｙ（輝
度）と同様にコード化される。この手法は、これらＩ成
分およびＱ成分のそれぞれのオーバヘッドの6.25％を要
する。実際にはコード化されたＱ成分は、Ｉ成分よりも
幾分少なく要する。このカラーコード化技術のこのクラ
スを適用すれば、カラーフィディリティー（性能）にお
いては何んらの顕著なロスもない。
DCTコード化技術の改良においては、ブロッキングの
影響がイメージ品質に対しての唯一の最も重要な事項で
ある。しかし、より小さなサイズのDCTが用いられれ
ば、このブロッキングの影響は軽減されることは既に知
られている。ブロッキングの影響は、2x2のDCTが用いら
れた場合に、実質的に視覚化（顕在化）されるようにな
る。
しかし、小さなサイズのDCTを使用する場合は、ビッ
ト／画素の特性がわずかしか得られない。ただし、小サ
イズDCTは相対的にブランク（空白）エリアを分離する
ほぼ円滑なシャープなエッジ（輪郭）を得ることを助け
る。シャープな輪郭は、あらゆる周波数において優れた
成分を有するステップ信号であることと同等である。量
子化された場合、低いエネルギーの係数の幾つかはゼロ
にトランケート（trancate）される。この量子化エラー
はそのブロック中に広がる。この影響は、「ギブズ現象
（Gibbs phenomenon）」の二次元等式に類似するもので
あり、すなわち、高い周波数成分の一部分がその再構築
において移動する時、信号の存在はステップパルス信号
の周囲にある。
隣接するブロックが同様な量子化エラーを示さない場
合には、このエラーの形式を伴うブロックは喚起され、
そのブロッキングの影響を生み出す。よって、より小さ
いDCTブロックサイズを用いることにより、量子化エラ
ーはブロックの外部に広がらない故に、そのエラーはそ
の輪郭（エッジ）に近い部分に閉じ込められる。例えば
エッジのようなビジーエリアにおいてこの小サイズDCT
ブロックを用いることにより、エラーは輪郭に沿った部
分にのみ封じ込められる。更に、この小サイズDCTブロ
ックを用いることは、ビジーエリアの近くのノイズを隠
すという目の空間マスキング現象のおかげで、イメージ
の主たる品質を高めることとなる。
本発明において改良されたアダプティブ・ブロックサ
イズDCT技術は、比較置換手法として簡単に記述され
る。イメージの16x16画素データ配列またはブロック
は、固定ブロックサイズDCT技術においてコード化され
るが、サブブロックのサイズは16x16,8x8,4x4および2x2
が使用される。4x4の各ブロックの為には、４つの2x2サ
ブブロックを用いることでそのブロックにコード化され
たビットの数が検査される。この４つの2x2サブブロッ
クの合計は、4x4ブロックとしての数よりも小さく、そ
の4x4ブロックは４つの2x2サブブロックにより置換され
る。次に、8x8の各ブロックは、それらが代わりに以前
のステージ（段階）で予想された４つの4x4サブブロッ
クに置換されるか否かが決定される。同様に、16x16ブ
ロックは以前のステージで予想された４つの8x8サブブ
ロックに置換されるか否かが決定される。それぞれのス
テージにおいて、予想されたブロック／サブブロックの
サイズが選ばれ、その結果得られるブロックサイズのア
サインが16x16ブロックのために予想される。
ブロックサイズに関係しないDC係数をコード化するた
めに８ビットが使われるので、より大きなビットカウン
トにおいて小さなブロックの利用が図られる。このよう
な理由の故に、2x2ブロックはそれらの使用がそのビッ
トカウントより低い値の時のみに使用される。その結果
のサブブロック構造は、反転されたカッドツリー（quad
tree）（反対のものとしては、バイナリ・ツリー）に便
宜的に代表され得る。各ノードにおける16x16ブロック
に相当する根元（ルート）は、４つのサブブロックに相
当する４つの可能な枝を持っている。図3bにはこの反転
されたカッドツリーの例が描かれている。より小さいサ
ブブロックで１つのブロックを置き換えることの決定の
それぞれは、オーバヘッドとしての情報１ビットを要す
る。4x4および2x2サブブロックが、16x16ブロック内の
多くの所に使用される場合には、このオーバヘッドは16
x16ブロック用の１ビットから21ビット（１＋４＋16）
までの範囲にある。このオーバヘッドは、このアダプテ
ィブブロックサイズDCT手法が各16x16ブロックをコード
化するために最少の数のビットを常に使うことを確認す
るための決定処理である。
ここで述べたブロックサイズはNxNであるが、その他
にも様々なサイズのものが使用され得る。例えば、Ｎも
Ｍも整数であり、ＭがＮより大きくても小さくてもどち
らの場合でもよいようなブロックサイズNxMのものも使
われる。また、そのブロックに関しての重要な他の特徴
は、このブロックが少なくとも１つのレベルで複数から
成るサブブロックに分割され得ることである。例えば、
N/i ｘ N/i,N/i ｘ N/j,N/i ｘ M/jおよびその
他。更に、ここで論じた例のブロックサイズは、16x16
画素ブロックであり、それに相当するDCT係数のブロッ
クとサブブロックとを伴う。その他の様々な整数値、例
えばＮとＭとが共に奇数値または偶数値が用いられる。
例:9x9 カドツリーのためのこれらのオーバヘッドの重要性に
より、これらのビットはチャネルエラーに対しての適切
で良好なるプロテクトがなされる必要がある。これらの
重要ビットのためには、特別なエラー訂正コーディング
が提供され得る。あるいは、チャネルエラーの影響がピ
クチャーの小エリアに止どまるようにするため、エラー
リカバリ機構を提供することもできる。
本発明のアダプティブ・ブロックサイズDCT圧縮手法
は、インターフレームコーディング技術として分類さ
れ、そこではそのイメージシークエンスの各フレームが
独立にエンコードされる。したがって、単一フレームス
チルピクチャーは、変形（モディファイ）しないで簡単
にエンコード化され得る。その入力イメージフレーム
は、各ブロックのためのエンコーディングを伴う16x16
画素データブロックに分割される。本発明の圧縮手法の
主なる差異は次の点にある。すなわち、16x16ブロック
は異なるサイズの複数のサブブロックに順応的に分割さ
れ、結果的には、それらサブブロックはDCTプロセスを
用いてエンコードされる。
ブロックサイズの適切なる選択によって、そのローカ
ルなイメージ特性の基となり、量子化エラーのほとんど
は、小さなサブブロック中に封殺される。よって、小さ
なサブブロックは、そのイメージのビジーエリアに沿っ
て自然に並び、そこでは、そのノイズの視覚的感知がブ
ランクエリアにおけるそれよりも低く抑えられる。
繰り返すと、従来または固定ブロックサイズのDCTコ
ーディングは、各ブロックに対する固定された数のビッ
トをアサインし、量子化ノイズがそのブロック内に閉じ
込められずに分散される。隣接するブロック間のこのノ
イズに対する感度または特性が異なる場合には、それら
ブロックの境界線には、「ブロッキング・アーティファ
クト（artifact）」として一般に知られる影響を伴い視
覚化されるようになる。アダプティブDCTコード化は各
ブロックに様々な数のビットをアサインし、それによっ
て、固定された大きさのブロック間のノイズをシフトす
る。ただし、そのブロックサイズはまだ十分に大きく、
通常は16x16であり、あるブロックはそのイメージのブ
ランクおよびビジーな部分を含んでいる。よって、この
ブロッキング・アーティファクトは、例えばラインおよ
びエッジなどのイメージの細部に沿って視覚化される。
8x8または4x4のような小さなサイズを用いることは、そ
のブロッキング・アーティファクトを激減できるが、し
かし、より高いデータレートの高支出を招く。結果とし
ては、DCTのコード化効率は、そのブロックサイズが小
さくなるにしたがい降下する。
本発明における実施例には、アダプティブ・ブロック
サイズDCT技術が用いられ、必要な所にだけは小さなブ
ロックが使用されるように、最適ブロックサイズが選択
される。その結果、データレートの増加すること無し
に、ブロッキング・アーティファクトが激減される。な
お、ブロックサイズのアサインを決定するための様々な
異なる方法はあるが、実施例として示されたものは、各
ブロックのための全ビット数が最少化されるように、ブ
ロックサイズをアサインする一例である。アダプティブ
・ブロックサイズ手法と組み合わされた、本発明のDQT
変換の採用は、データレートにおいて５％またはそれ以
上のオーダーでの減少が達成され得る。
図１および図２は、NxN画素データブロックを全ビッ
トコード化されたデータに変換するためのアダプティブ
・ブロックサイズDCT変換イメージ信号圧縮手法の一例
としての実施例を示している。ここでは、Ｎ＝16として
図示されている。図１には、DCT変換および、ブロック
サイズ決定要素の実施例が示されている。図２は、DCT
係数データブロックビットコーディングとの合成（組合
せ）に沿ってブロックサイズの決定を行うDCT係数デー
タブロック選択について図示している。
図１において、ディジタル画素データの16x16ブロッ
クによって表わされるイメージ信号は、フレームバッフ
ァ（不図示）から受信される。この画素データは、８ビ
ットの白黒イメージデータでも、24ビットのカラーイメ
ージデータでもどちらでもよい。この16x16画素ブロッ
クは、16x16二次元の離散的コサイン変換（DCT）要素10
aに入力される。また、この16x16画素ブロックは、４つ
の8x8画素ブロックから8x8DCT要素10bに入力され、８つ
の4x4画素ブロックから4x4DCT要素10cに、そして、更
に、64個の2x2画素ブロックから2x2DCT要素10dに送られ
る。DCT要素10a〜10dは、従来技術として知られる集積
回路形式に構成されていてもよい。この16x16画素ブロ
ックは、また、図９を参照して後述するDQTサブシステ
ムに並列（パラレル）に供給されている。
DCT要素10a〜10dは、画素データの入力ブロックのそ
れぞれのサイズにおいて、二次元DCTオペレーション
（略して、オペ）を行う。例えば、DCT要素10aは、単一
の16x16変換オペを行い、DCT要素10bは４個の8x8DCTオ
ペを、DCT要素10cは16個の4x4DCTオペを行い、またDCT
要素10dは64個の2x2DCTオペを行う。変換係数は、各DCT
要素10a〜10dからそれぞれの量子化器参照テーブル12a
〜12dに出力される。
この量子化器参照テーブル12a〜12dは、量子化値を含
むメモリロケーションを伴う従来のロム（ROM）形式で
実施されてもよい。各変換係数の値は、対応する量子化
された変換係数値が指示する対応したメモリロケーショ
ンをアドレスするために用いられ、１つの出力データ信
号を供給するために用いられる。量子化器参照テーブル
12aの出力は、参照信号QC16により指示され、量子化さ
れたDCT係数値の16x16ブロックである。量子化器参照テ
ーブル12bの出力は、参照信号QC8により指示され、４個
の8x8サブブロック、すなわち量子化されたDCT係数値の
データブロックから構成されている。また、量子化器参
照テーブル12cの出力は、参照信号QC4により指示され、
量子化されたDCT係数の16個の4x4サブブロックから構成
されている。そして最後に、量子化器参照テーブル12d
の出力は参照信号QC2により指示され、量子化されたDCT
係数の64個の2x2サブブロックから構成される。また、
図示されてはいないが、各変換のDC（最低周波数）係数
は、それぞれの量子化器参照テーブルをスルーして扱わ
れるよりもむしろ、個別に選択的に扱われてもよい。
量子化器参照テーブル12a〜12dの出力はそれぞれ、コ
ード長参照テーブル14a〜14dに入力される。量子化され
たDCT係数値は、データレートを小さくするために、例
えばハフマンコード（Huffman code）のような可変長コ
ードを使ってそれぞれコード化される。コードのワード
や、それぞれのコード長は、コード長参照テーブル14a
〜14dの形式の中から見つけ出される。量子化されたDCT
係数QC2,QC4,QC8およびQC16のそれぞれは、各係数をコ
ード化するために必要なそれぞれのビット数をコード長
テーブルで参照するために用いられる。このコード長参
照テーブル14a〜14dは、それぞれのコード長の値を含む
DCT係数アドレッシングメモリロケーションを伴うROM形
式のメモリで実施されてもよい。
各ブロックまたは各サブブロックをコード化するため
に必要とされるビット数は、次に、各ブロックと各サブ
ブロックにおけるそれぞれのコード長を合計することで
決定される。アダプティブクロックサイズコード化手法
の基本的実施例においては、各ブロックと各サブブロッ
クのDC係数およびAC係数のためのコード長が、その対応
するそれぞれのブロックまたはサブブロックをコード化
するためのビット数を決定するために利用される。しか
し、DQTサブシステムが採用されている場合には、コー
ド長参照テーブル14a〜14dから出力されたDC DCT係数
値に相当する値は、このDQTサブシステムからの近似な
値に置換される。マルチプレクサ15a〜15dは、このDQT
サブシステムから出力されたDQT係数コード長の値を、
コード長合算器16a〜16dのそれぞれに供給するためそれ
を制限することに使われる。このマルチプレクサ15a〜1
5dはまた、コード長参照テーブル14a〜14dから出力され
たAC DCT係数コード長の値を、コード長合算器16a〜16
dのそれぞれに供給するためにそれを制限することに使
われる。
コード長参照テーブル14aからの256コード長の値は、
１のDC係数コード長の値から成り、255のAC係数コード
長の値は、マルチプレクサ15aに供給される。また、DQC
係数コード長の値は、そのDQCサブシステムからマルチ
プレクサ15aに供給される。マルチプレクサ15aは、制御
信号Maに対して反応し、DQTサブシステムからのDQT係数
コード長を、コード長参照テーブル14aからのDC DCT係
数コード長の代わりに、コード長合算器16aに対して供
給する。しかし、255のAC係数コード長の値は、マルチ
プレクサ15aを経由してコード長合算器16aに供給され
る。このコード長合算器16aにおいては、16x16ブロック
DQT/DCT係数ブロックをコード化するために必要なビッ
ト数が、そのブロックのためにそのコード長を合算する
ことによって決定される。よって、16x16ブロックのた
めには、コード長合算器16aは255個のAC係数コード長の
値を１つのDQT係数コード長の値をたどって合算してい
く。このコード長合算器16aからの出力は、信号CL16で
あり、量子化されたDQT/DCT係数の16x16ブロックをコー
ド化するために必要なビット数を示す１つの値である。
コード長参照テーブル14bからの256コード長の値は４
個のDC係数コード長の値から成り、252個のAC係数コー
ド長の値はマルチプレクサ15bに供給される。４個の8x8
ブロックのそれぞれは、１つのDC係数コード長の値と63
個のAC係数コード長の値から構成されている。また、DC
DCT係数コード長の値のそれぞれがマルチプレクサ15b
に供給されるために、それらに相当するDQT係数コード
長の値が、DQTサブシステムからマルチプレクサ15bに供
給される。
マルチプレクサ15bは、制御信号Mbに対して反応し、D
QTサブシステムからのDQT係数コード長を、コード長参
照テーブル14bからのDC DCT係数コード長の代わりに、
コード長合算器16bに対して供給する。しかし、252のAC
係数コード長の値は、マルチプレクサ15bを経由しコー
ド長合算器16bに供給される。このコード長合算器16bに
おいては、8x8ブロックDQT/DCT係数ブロックをコード化
するために必要なビット数が、そのブロックのためにそ
のコード長を合算することによって決定される。よっ
て、４個の8x8ブロックのためには、コード長合算器16b
は、252のAC係数コード長の値を１つのDQT係数コード長
の値をたどって合算していく。このコード長合算器16b
からの出力は信号CL8であり、量子化されたDQT/DCT係数
の４個の8x8ブロックをコード化するために必要なビッ
ト数を示す１つの値である。
また同様にして、コード長参照テーブル14cからの256
コード長の値は、都合16個のDC係数コード長の値から成
り、240個のAC係数コード長の値は、マルチプレクサ15c
に供給される。16個の4x4ブロックのそれぞれは、１つ
のDC係数コード長の値と15個のAC係数コード長の値から
構成されている。また、DC DCT係数コード長の値のそ
れぞれがマルチプレクサ15cに供給されるために、それ
らに相当するDQT係数コード長の値が、DQTサブシステム
からマルチプレクサ15cに供給される。
マルチプレクサ15cは、制御信号Mcに対して反応し、D
QTサブシステムからのDQT係数コード長を、コード長参
照テーブル14cからのDC DCT係数コード長の代わりに、
コード長合算器16cに対して供給する。しかし、240のAC
係数コード長の値は、マルチプレクサ15cを経由しコー
ド長合算器16cに供給される。このコード長合算器16cに
おいては、4x4ブロックDQT/DCT係数ブロックをコード化
するために必要なビット数が、そのブロックのためにそ
のコード長を合算することによって決定される。よっ
て、16個の4x4ブロックのためには、コード長合算器16c
は、240のAC係数コード長の値を、１つのDQT係数コード
長の値をたどって合算していく。このコード長合算器16
cからの出力は、信号CL4であり、量子化されたDQT/DCT
係数の16個の2x2ブロックをコード化するために必要な
ビット数を示す１つの値である。
最後に、コード長参照テーブル14dからの256コード長
の値は、都合64個のDC係数コード長の値から成り、192
のAC係数コード長の値は、マルチプレクサ15dに供給さ
れる。64個の2x2ブロックのそれぞれは、１つのDC係数
コード長の値と３個のAC係数コード長の値から構成され
ている。また、DC DCT係数コード長の値のそれぞれが
マルチプレクサ15dに供給されるために、それらに相当
するDQT係数コード長の値が、DQTサブシステムからマル
チプレクサ15dに供給される。
マルチプレクサ15dは、制御信号Mdに対して反応し、D
QTサブシステムからのDQT係数コード長を、コード長参
照テーブル14dからのDC DCT係数コード長の代わりに、
コード長合算器16dに対して供給する。しかし、192のAC
係数コード長の値は、マルチプレクサ15dを経由しコー
ド長合算器16dに供給される。このコード長合算器16dに
おいては、2x2ブロックDQT/DCT係数ブロックをコード化
するために必要なビット数が、そのブロックのためにそ
のコード長を合算することによって決定される。よっ
て、64個の2x2ブロックのためには、コード長合算器16d
は、192のAC係数コード長の値を、１つのDQT係数コード
長の値をたどって合算していく。このコード長合算器16
dからの出力は、信号CL2であり、量子化されたDQT/DCT
係数の64個の2x2ブロックをコード化するために必要な
ビット数を示す１つの値である。
CL8,CL4および,CL2の値はまた、後述のブロックポジ
ション・オリエンテーション（方位）で定義する。この
ポジションのインディカ（指針）は、単純なＸ−Ｙ座標
系であり、そのCL8,CL4および,CL2値を連想する座標
（x,y）でその位置が示される。
ブロックサイズ・アサイメント（BSA）は、CL2,CL4,C
L8,およびCL16の値の検査によって決定される。CL2（x,
y）の４つの隣接エントリは加算され、その合計はCL4
（x,y）における対応するエントリと比較される。加算
器18からの出力は、コード長合算器16cからの出力値CL4
（x,y）と比較された値CL4′（x,y）である。この値CL
4′（x,y）は、値CL4（x,y）と共に比較器20に入力され
る。この比較器20は、加算器18とコード長合算器16cか
らの入力値に対応する値を比較して、ビットの値Ｐを供
給する。これはＰレジスタ（図２）への出力値であり、
マルチプレクサ22への選択出力としての値である。
図１に示された例において、値CL4′（0,0）が値CL4
（0,0）と比較される。仮に、値CL4（x,y）が合算され
た値CL4′（x,y）より大きな場合には、比較器20は１つ
の論理ビット「１」を生成する。これはＰレジスタにエ
ンターされる。この「１」ビットは、相当するDCT係数
の4x4ブロックが４つの2x2サブブロックを使って更に有
効にコード化され得ることを意味している。また「１」
でない場合、すなわち論理ビット「０」が、Ｐレジスタ
にエンターされると、4x4ブロックが相当する4x4ブロッ
クを使って更に有効にコード化されることを意味する。
コード長合算器16cおよび合算器18の出力はまた、マ
ルチプレクサ22へのデータ入力として提供される。比較
器20から出力の「１」ビット値に対する応答は、値CL
4′（x,y）をそこからの加算器24への出力にする。しか
し、比較器20により生成された「０」ビット値において
比較され、マルチプレクサ22は、コード長合算器16cか
らの出力値CL4（x,y）を加算器24へ入力できるようにす
る。加算器24は、値CL4（x,y）と値CL4′（x,y）との値
の比較から選択する時、そこからのデータを合算するた
めに使われる。値CL4（x,y）と値CL4′（x,y）の16個の
比較結果は、CL8′（x,y）に対応する値を生成するため
に加算器24に加算される。この値CL4（x,y）と値CL4′
（x,y）の16個の各々の比較のために、その比較結果の
ビットがそのＰレジスタに送出される。
このブロックサイズ・アサイメントの決定の次なるス
テージは、CL4とCL4′の生成および比較のそれぞれと同
様である。この出力値CL8′（x,y）は、値CL8（x,y）と
共に比較器26に入力される。この比較器26は、コード長
合算器16bからの入力値に相当する値を比較してビット
の値を供給する。仮に、値CL8（x,y）が合算された値CL
8′（x,y）より大きな場合には、比較器26は１つの論理
ビット「１」を生成し、これはＱレジスタ（図２）に出
力される。こと比較器26の出力はまた、マルチプレクサ
28への選択出力として供給される値でもあり、このマル
チプレクサ28はそれぞれ値CL8（x,y）および値CL8′
（x,y）をコード長合算器16bと加算器24から受け取る。
値CL8′（x,y）が値CL8（x,y）と比較されれ、比較器26
bからの出力値は「１」ビットであり、値CL8′（x,y）
はマルチプレクサ28から加算器30への出力である。値CL
8′（x,y）が値CL8（x,y）より大きい場合は、比較器26
は「０」ビットを生成してＱレジスタに送られ、マルチ
プレクサ28の選択入力にも送られる。したがって次に、
この値CL8（x,y）はマルチプレクサ28を経由して加算器
30に入力される。比較器26の比較結果はＱレジスタに送
られる値Ｑである。再度ではあるが、この「１」ビット
は、相当するDCT係数の8x8ブロックが全ての4x4サブブ
ロックや全ての2x2ブロックまたはそれらの組合せを使
ってさらに有効にコード化され得ることを意味してい
る。また論理ビット「０」は、DCT係数の相当する8x8ブ
ロックがより小さなブロックの如何なる組合せよりもさ
らに有効にコード化されることを意味する。
合算器30からの出力は合算され、比較器32へ入力する
値CL16′として供給される。第２の入力は比較器32へコ
ード長合算器16aにより値CL16として入力される。
この値CL16′（x,y）と値CL16（x,y）との比較がこの
比較器32により行われる。値CL16は値CL16′より大きい
場合、この比較器32がビット「１」を生成し、これはま
たＲレジスタ（図３）に出力されるが、この「１」ビッ
トは、単一の16x16ブロックよりもサブブロックを使う
ことでさらに有効にコード化されることを示している。
また論理ビット「０」は、DCT係数の相当する8x8ブロ
ックがより小さなブロックの如何なる組合せよりもさら
に有効にコード化されることを意味する。値CL16′（x,
y）が値CL16（x,y）より大きい場合は、比較器32は
「０」ビットを生成してＲレジスタに送る。また、Ｒレ
ジスタ中のビット「０」は、そのDCT係数のブロックが1
6x16ブロックとしてさらに有効にコード化されることを
示している。
この比較器32はまた、マルチプレクサ34への選択入力
として出力Ｒビットを供給される。このマルチプレクサ
34はそれぞれ値CL16（x,y）および値CL16′（x,y）をコ
ード長合算器16aと加算器30からそれぞれ供給される。
マルチプレクサ34からの出力は値CL16であり、Ｒ出力ビ
ットが「１」であるべきである。マルチプレクサ34の出
力は送信されるべきトータルなビットであることを示す
値である。
ちなみに、オーバーヘッドビットは、16x16ブロック
内のあらゆる所で4x4および2x2ブロックが使用される場
合は１ビット以上から21（１＋４＋16）ビットが修正さ
れ異なる。
図２において、比較器20（図１）からの出力値Ｐは、
16ビットのレジスタ、すなわちＰレジスタ40に順次（シ
リアル）に入力される。同様に、比較器26からの出力
は、４ビットレジスタ、すなわちＱレジスタ42に順次入
力される。最後に、比較器32からの出力は、１ビットレ
ジスタ、すなわちＲレジスタ44に順次入力される。Ｐレ
ジスタ40からの出力は、マルチプレクサ46の選択入力へ
の出力Ｐとして供給される。マルチプレクサ46はまた、
量子化参照テーブル12dと12cからのそれぞれの出力QC2
およびQC4値としての入力を有している。マルチプレク
サ46の出力は、マルチプレクサ48への入力として供給さ
れ、それはまた、量子化参照テーブル12dからの出力と
してのQC8のための第２の入力をも有している。マルチ
プレクサ48への選択入力はＱレジスタ42の出力から供給
される。マルチプレクサ48のその出力は、マルチプレク
サ50への１つの入力として組み合わ（合成）される。そ
のマルチプレクサ50のその他の入力は、値QC16を受ける
ための量子化参照テーブル12aの出力に組み合わされ
る。マルチプレクサ50の選択入力は、出力ビットＲを受
け入れるように、Ｒレジスタ44の出力と組み合わされ
る。
図２に示されるように、Ｐレジスタ40は、連続するビ
ット位置０〜15を含み、図１を参照して述べられた圧縮
プロセスによって決定されるようなそれぞれのビット値
を伴っている。同様に、Ｑレジスタ42およびＲレジスタ
44はそれぞれに、ビット位置０〜３および、図１を参照
し決定された対応する値の０を有している。P,Q,Rレジ
スタのデータは、図２に示されたような図示目的のため
だけのものである。
図２に示されるように、Ｐレジスタ40のビット値は、
マルチプレクサ46を経由して選択するために使われ、QC
2データ（量子化された変換係数の４個の2x2ブロック）
または、対応するQC4データ（量子化された変換係数の
１個の4x4ブロック）である。マルチプレクサ48は、Ｑ
レジスタ42からのビット出力値に応答し、マルチプレク
サ46の出力とその値QC8データとの間の値を選択する。
仮にＱレジスタのビット値が「１」である場合には、出
力のために選ばれたマルチプレクサ48へ入力としてのマ
ルチプレクサ46の出力が、マルチプレクサ48の出力のた
めに選択される。また、Ｑレジスタのビット値が「０」
ビットの場合には、マルチプレックス48の出力はQC8の
値である。したがって、Ｑレジスタ42の出力ビット値
は、マルチプレクサ46からの出力または単一の8x8ブロ
ックのそれぞれからの出力として、４つのQC4ブロック
またはQC2の値のサブブロックの間で選択するために用
いられる。図２に示されるように、マルチプレクサ46か
らの出力としての４以上の左のブロックは、３つの隣接
する4x4ブロックを伴う４個の2x2ブロックを含んでい
る。しかし、「０」ビットであるＱレジスタのビットに
より、マルチプレクサ48は１つの出力としてその8x8ブ
ロックを選択する。この例では条件の変更手法を図示し
ている。
マルチプレクサ48の出力は、マルチプレクサ50への１
つの出力として組み合わされている。マルチプレクサ50
のその他の入力は、Q16データを伴って供給される。す
なわち、量子化器参照テーブル12aからの量子化されたD
CT係数の16x16ブロックである。マルチプレクサ50への
選択入力は、Ｒレジスタの出力ビットである。図２に示
された例では、Ｒレジスタ44からのビット出力は「１」
ビットであり、マルチプレクサ50からの出力として選択
されたデータであり、それはマルチプレクサ48から供給
されたものであった。Ｒレジスタ44の出力ビット値が
「０」ビットであれば、マルチプレクサ50はQC16データ
を出力する。
図２に示されたマルチプレクシング（多重化）手法は
ブロックアサイメントを、マルチ係数サブブロックQC2,
QC4,QC8および,QC16の値をDCT係数QCの合成ブロックに
多重化するために利用するものである。実際においてこ
のステップは３つのステージによって達成される。第１
ステージは条件によってはＰレジスタの内容に基づき、
QC4の4x4ブロックと４個の2x2サブブロックとの置換を
行う。第２ステージは条件によって、Ｑレジスタの内容
に基づく以前のステージからの結果としてQC8の１個の8
x8ブロックと４個の4x4サブブロックとの置換を行う。
第３ステージは、条件によってはＲレジスタの内容に
「１」が含まれた場合に、QC16の16x16ブロックと以前
のステージの結果との置換を行う。
図3aおよび図3dは、例としてP,Q,Rレジスタデータお
よびブロックサイズ・アサイメントBSAビットパターン
を図示し、またそれに対応するインヴァート・カドツリ
ー（反転カド木構造）を示している。含まれるヒーラキ
ーレベルは次のような事項である。すなわち、Ｒレジス
タに格納されるビットが「１」であると、そのイメージ
ブロックがさらに効率よく更に小さなブロックによって
コード化され得ることを示す条件が存在する。同様に、
Ｑレジスタに格納されるどのビットも「１」であれば、
その8x8ブロックが更に小さなブロックにより更に効率
よくコード化され得ることを示す条件が存在する。また
同様に、Ｐレジスタに格納されるどのビットも「１」で
あれば、その4x4ブロックが更に小さな４つの2x2ブロッ
クによって更に効率よくコード化され得ることを示す条
件が存在する。また、それらのレジスタ中に「０」ビッ
トが含まれた場合は、そのブロックまたサブブロック
は、それに関連するサイズのブロックを用いることで更
に効率よくコード化されることを示している。
例えば、Ｐレジスタのビット０ポジション（位置０）
におけるそのビット値、すなわち「１」ビットは、この
4x4ブロックが４個の2x2ブロックを使用しれ更に効率よ
くコード化されることを示している。しかし、Ｐレジス
タの「０」ビットポジションはその３個の4x4が相当す
る2x2ブロックを用いて更に効率よくコード化されるこ
とを示す。但し、Ｑレジスタ中の「０」ビットは、４個
から成る2x2ブロックと３個の4x4ブロックとで１グルー
プを構成し、単一の8x8ブロックによって更に効率よく
コード化される。よって、そのＱレジスタデータはＰレ
ジスタデータをオーバライド（無効:override）にす
る。一度このＰレジスタデータがＱレジスタデータの０
ポジションビットによってオーバライドされると、この
Ｐレジスタビットポジション０〜３のデータは、ブロッ
クサイズアサイメント（BSA）データの一部として送ら
れる必要が無くなる。しかし、より高いレジスタにおけ
る１つのビットポジションが、例えばＱレジスタのビッ
トポジション１が「１」ビットであれば、その対応する
ＰレジスタビットはそのBSAの部分として供給される。
図3aに図示されているように、Ｑレジスタビットポジシ
ョン１は「１」ビットであるので、対応するＰレジスタ
ビット４〜７はそのBSAデータとして供給される。より
高いレベルでは、Ｒレジスタビットが「１」ビットであ
るので、そのＱレジスタビットはBSAデータに供給され
る。
図２に戻ると、コンポジット（構成）ブロックQCは、
ランレングス（run−length）コードによってより効率
的にコード化され得る多くのゼロ係数値を含んでいる。
この連続するゼロの数またはランズ（runs）は、各ゼロ
のためのコードワードの代わりに送られる。このランレ
ングス・コーディングの効率を最大にするためには、短
いランが発生するように所定の状態にある係数が任命さ
れる。まず非ゼロのような係数のコード化によって最小
化が行われ、次に、最後がゼロになるようなコード化が
行われる。低周波に向かうDCTのエネルギー圧縮特性の
故に、また、はすのディテール（詳細部分）は、水平ま
たは垂直なディテールよりも頻繁には生じない故に、係
数の対角線方向のスキャンまたはジグザグスキャンが最
適である。しかし、可変のブロックサイズが使われてい
る故に、このジグザグスキャンは次のような改良が必要
である。すなわち、最初に各サブブロックからその低周
波成分をピックアップし、同時に同じ周波数の係数のた
めに対角線スキャンを行う。つまり、技術的には、その
２つの周波数のインデックスの合計が同数である時に行
う。
したがって、マルチプレクサ50からの出力構成ブロッ
クQCはBSAデータ（P,Q,R）を伴う、ジグザグ・シリアラ
イザ52に入力される。図4aは、ブロック内のジグザグ・
スキャンのオーダリング（連続順番）を図示している。
図4bは、BSAデータによって決定されるような、ブロッ
クとサブブロック間のシリアライゼーションにおけるオ
ーダリングを示している。
ジグザグスキャン・シリアライザ52の出力は、構成ブ
ロックQCの、順序付けされた256個の量子化されたDCT係
数から構成され、それらがランレングスコーディング用
に格納される係数バッファ54に入力される。それらシリ
アライズされた係数は、係数バッファ54からランレング
ス・コーダ56に出力され、そこでは、非ゼロ係数からゼ
ロを分離するためのランレングスコード化が行われる。
このランレングスのみならず、非ゼロ係数値は、対応す
る参照テーブルに分かれて供給される。このランレング
ス値は、この値がハムマンコード化されたランレングス
コード参照テーブル58の入力として、ランレングスコー
ダ56から出力される。同様に、非ゼロ係数値はランレン
グスコーダ56から出力され、そのランレングス値もやは
りハフマンコード化されたランレングスコード参照テー
ブル60の入力としての値である。図示されてはいない
が、このランレングスおよび非ゼロコード参照テーブル
は、各ブロックサイズのために供給されてもよいことが
更に視覚化される。
このハフマン非入ゼロコード値に沿ったハフマン・ラ
ンレングスコード値は、ビットフィールド・アセブラ62
への入力として、ランレングスコード参照テーブル58お
よび非ゼロコード参照テーブル60からそれぞれ出力され
る。また、ビットフィールド・アセンブラ62へのさらな
る入力は、P,Q,RレジスタからのBSAデータである。ビッ
トフィールド・アセンブラは、これらP,Q,Rレジスタか
ら供給される不必要なビットを無視する。ビットフィー
ルドアセンブラ62は、続くRLコードとNZコードの組合せ
（合成）によって、BSAデータを伴う入力データをサセ
ンブルする。この組合せデータは、ビットフィールドア
センブラから、トランスミッタ（不図示）へ転送するた
めにそのデータを一時的に格納する送信バッファ64に出
力される。
DQTサブシステムが採用される場合には、コード化さ
れたDC DCT係数は、送信バッファ64への転送から除外
される。その代わりにDQT係数がDQTサブシステムによっ
て供給され、ビットフィールドアセンブラ62への入力と
して、送信される。この実施例におけるデータのフォー
マッテングは、典型的なデータパケットであり、sync,B
SA,DQTおよびDCTのデータビットの連続したものから構
成されている。更に、このパケットはまた、DCTビット
に続いてブロックの終わりのエンドコードを含んでもよ
い。
図5a〜図5dは、アルタネートスキャンおよび、ジグザ
グスキャン・シリアライザ52のためのシリアライゼーシ
ョン（連続順番）フォーマットを図示している。これら
図5a〜図5dにおいて、量子化されたDCT係数は低い周波
数から高い周波数への順序づけ（オーダリング）によっ
て、一次元ストリングにマップ化される。しかし、図5a
〜図5dに示れた手法においては、より低い順番の周波数
が、そのブロックにおいて次に高い周波数をとることに
先立ち、各ブロックから取得される。ブロックにおける
すべての係数は順序づけされ、先のスキャン中に、その
ブロックはそのスキャンパターンにおいてその次のブロ
ックに与えられたプライオリティを伴ってスキップされ
る。図4a〜図4cのスキャニングで行われたブロックから
ブロックへのスキャニングは、左から右方向であり、上
から下方向のスキャンプライオリティで行われる。
前述のように、本発明は、ディスクリート・カドツリ
ー変換（DQT）として新たな、または以前に開示されて
いない変換をここに実施するものである。この変換の基
本は、サブブロックのカドツリー表現における2x2DCTの
リカーシブ（recursive）アプリケーションである。こ
のインバーテド・カドツリーの下層において、例えば図
3bに示されたカドツリーにおいては、2x2DCTオペレーシ
ョンが行われ、そのノードはこの2x2DCT変換のDC値がア
サインされる。最も近いノードが収集され、他の2x2DCT
が行われる。このプロセスは、DC値がそのルーツ（根）
にアサインされるまで繰り返される。そのルーツにおけ
るDC値だけが、残りがハフマンコード化されている間
に、固定のビット数、すなわち一般的には８ビットでコ
ード化される。それぞれの2x2DCTオペレーションは、合
計とか数の差に案するものではない故に、多重化は要求
されない。また、DC以外のカドツリーにおけるすべての
係数は、２つの合計の差を表わし、それ故に名称をDQT
という。論理的にこの変換のタイプは、16x16DCTコーデ
ィングのパーフォマンスを超えることはできない。しか
し、このDQT変換の実施は、アダプティブブロック・コ
ーディングの自然なる実行に加えて、見かけとしては簡
単なハードウエアでよいという利点を有している。さら
に、そのカドツリー構造は、サブツリーの下のすべての
サブブロックがゼロだけを含んでいる時には、そのサブ
ツリーが無いことを簡単に示すことにより、ゼロ係数の
コード化を許容する。
図６は、DQTサブシステムの実施例を示している。こ
の図６においては、同じ16x16ブロックの画素データ
が、図１および図２のサブシステムのそれとして受信さ
れ、そのDQT処理がアダプティブ・ブロックサイズデー
タ処理と並行して達成される。画素データの入力ブロッ
クは2x2DCT要素70に供給され、その要素はデータにおい
て64個の2x2の二次元DCTオペレーションを行う。DCT要
素70の出力は、DCT係数の16x16ブロック71から構成され
ている。DCT要素70により行われる画素データの2x2ブロ
ックのそれぞれのため、対応する出力は１つのDC DCT
係数（DC2）および、３つのAC DCT（AC2）から構成さ
れている。
DCT要素70から出力されたDCT係数の16x16ブロック
は、セレクタ72に供給される。このセレクタ72は、AC
DCT係数を、そのDCT係数の入力ブロックから取り去り、
そしてDC DCT係数（DC2）だけから成る１出力8x8ブロ
ックを供給する。このDC DCT係数（DC2）の8x8ブロッ
ク、すなわちブロック73は、2x2DCT要素74に供給され
る。
DCT要素74は、DC DCT係数（DC2）の入力ブロックに
おいて、16の2x2二次元DCTオペレーションを行う。DCT
要素74の出力は、１つのDCT係数8x8ブロックから構成さ
れる。DCT要素74によるDC DCT係数（DC2）の2x2ブロッ
クのそれぞれのためには、その対応する出力は、１つの
DC DCT係数（DC4）と、３つのAC DCT係数（AC4）から
構成されている。図６に示されるように、囲まれたブロ
ック75のDC DCT係数（DC4）およびAC DCT係数（AC4）
は、8x8ブロックすなわちブロック73中の対応するDC D
CT（DC2）と置き換え、アレンジメントはセレクタ72か
らの出力として扱われる。
DCT要素74から出力されたDCT係数の8x8ブロックは、
セレクタ76に供給される。セレクタ76は、DCT係数の入
力ブロックから、マルチプレクサ80への入力としてAC
DCT係数（AC4）を供給する。これは、DC DCT係数（D
C4）がDC DCT係数（DC4）すなわちブロック77の４個の
2x2ブロックとして、2x2DCT要素78に供給される間に行
われる。
DCT要素78は、DC DCT係数（DC4）の入力ブロックに
おいて、４つの2x二次元DCTオペレーションを行う。DCT
要素78の出力は、DCT係数の１つの4x4ブロック、すなわ
ちブロック79から構成されている。DCT要素78によって
処理されたDC DCT係数（DC4）の４つの2x2ブロックの
それぞれのために、その対応する出力は、１つのDC DC
T係数（DC8）と、３つのAC DCT（AC8）から構成され
る。この出力DC DCT係数（DC8）とAC DCT（AC8）は、
マルチプレクサ80への他の入力として供給される。
マルチプレクサ80は通常、DCT要素74（セパレータ76
を経由）からAC DCT係数（AC4）の１つの出力を供給す
る。マルチプレクサ80は、DC DCT係数（DC8）およびAC
係数（AC8）をDCT要素78から供給するための制御信号Na
に対して反応する。またマルチプレクサ80は、DCおよび
ACのDCT係数の8x8ブロックの組合せ、すなわちブロック
81をクリエート（創造）する。ブロック81は、ブロック
75におけるDCT要素74からの出力として対応するAC DCT
係数（AC4）と共に配置されることを示している。しか
しこのブロック81では、AC係数（AC8）とDC DCT係数
（DC8）は、それがDCT要素74から出力された時に、ブロ
ック75におけるDC DCT係数（DC4）に置き換える。図６
に示されるように、ブロック81における囲まれたDC DC
T係数（DC8）およびAC DCT係数（AC8）は、ブロック75
の8x8ブロック配置の対応するDC DCT係数（DC4）に置
き変わる。このブロック81においては、ここには15のAC
係数のすべてのために、僅か１つだけのDC係数しかない
故に、その組合せブロックは４つの4x4ブロックとして
考慮される。
マルチプレクサ80から出力されたDCT係数の４つの4X4
ブロックは、セレクタ82に供給される。セレクタ82は、
AC DCT係数（AC4）および（AC8）を、DCT係数の入力ブ
ロックから、マルチプレクサ86への入力として供給す
る。これは、DC DCT係数（DC8）の供給の間に行われ
る。
DCT要素84は、DC DCT係数（DC8）の入力ブロックに
おいて、１つの2x2二次元DCTオペレーションを行う。DC
T要素78の出力は、DCT係数の１つの2x2ブロック、すな
わちブロック85から構成されている。DCT要素84によっ
て処理されたDC DCT係数（DC4）の2x2ブロックのため
に、その対応する出力は、１つのDC DCT係数（DC16）
と、３つのAC DCT（AC16）から構成されている。この
出力DC DCT係数（DC16）とAC DCT（AC16）は、マルチ
プレクサ86への他の入力として供給される。
マルチプレクサ86は、通常、マルチプレクサ80（セパ
レータ82を経由）からAC DCT係数（AC4）と（AC8）の
１つの出力を供給する。マルチプレクサ86は、DC DCT
係数（DC16）およびAC係数（AC16）をDCT要素84から供
給するための制御信号Nbに対して反応する、またマルチ
プレクサ86は、DCおよびACのDCT係数の8x8ブロックの組
合せ、すなわちブロック87をクリエートする。ブロック
87は、ブロック81におけるマルチプレクサ80からの出力
として、対応するAC DCT係数（AC4）および（AC8）と
共に配置されることを示している。しかしこのブロック
87においては、AC係数（AC16）とDC DCT係数（DC16）
は、それがマルチプレクサ80から出力された時に、ブロ
ック87におけるDC DCT係数（DC8）に置き換える。図６
に示されるように、ブロック87における囲まれたDC DC
T係数（DC16）およびAC DCT係数（AC16）は、ブロック
81の8x8ブロック配置の対応するDC DCT係数（DC8）に
置き換わる。このブロック87においては、ここには15の
AC係数のすべてのために、僅か１つだけのDC係数しか無
い故に、その組合せブロックは、１つの8x8ブロックと
して考慮される。
マルチプレクサ87から出力された8x8ブロック、すな
わちブロック87は、ディスクリート・カドツリー変換
（DQT）係数を考慮されるものから構成される。このDQT
係数は次に、その係数値を量子化器参照テーブル88に供
給するこのによって量子化される。
量子化器参照テーブル88は、量子化値を含むメモリロ
ケーションを伴う従来のロム（ROM）型で実施されても
よい。各変換係数の値は、量子化された変換係数を示す
１つの信号を供給するために対応するメモリロケーショ
ンをアドレスするために使われる。量子化器参照テーブ
ル88の出力は、信号QC16により示され、量子化されたDQ
T係数値の１つの8x8ブロックである。図示されてはいな
いが、再びいうが、DQT変換オペレーションのそのDC係
数（DQ16）は、その対応する量子化参照テーブルを通る
よりもむしろ、光学的に分離して扱われてもよい。
このDQT係数値は、コード長参照テーブル90への量子
化器参照テーブル88の１出力として供給される。量子化
されたDQT係数値はそれぞれ、例えばハフマンコードの
ような可変長コードを用いてコード化され、そのデータ
レートを最小化するために行われる。コードワードおよ
び対応するコード長は、コード長参照テーブル90の形式
で見つけられる。量子化されたDQT係数であるDC16,A
C16,AC8およびAC4のそれぞれは、コード長参照テーブル
内において、各係数をコード化するために必要なビット
数を参照するために使用される。このコード長参照テー
ブル90はもちろん、DQT係数アドレスメモリロケーショ
ンを伴うロム（ROM）型で実施されてもよく、そこには
各コード長値が含まれている。このDQT係数コード長値
は、図１のマルチプレクサ15a〜15dに供給され、図１お
よび図２を参照して既に述べたように、ブロックサイズ
決定において各ブロックとサブブロックの対応するDC
DCT係数コード長値の置換えを行うために使われる。
図７において、64の量子化されたブロック91のDQT係
数値は、DC DCT係数コード長値の置換えのために選択
されるが、既に図１および図２を参照して述べたような
ブロックサイズの決定に従って行われた値として選ばれ
る。この値はＰレジスタ40,Qレジスタ42およびＲレジス
タ44内に格納され、各ブロックとサブブロックのDC DC
T係数値の置き換えのためのDQT係数値の選択に使われ
る。
このDQT係数値は、量子化器参照テーブル88（図６）
からマルチプレクサ92への１つの入力に供給される。そ
のマルチプレクサ92の他の入力にはダミー値ｘが供給さ
れる。マルチプレクサ92は、すべての2x2サブブロック
用のDQT係数値の１つの出力を供給するためのＰレジス
タ40のビットに対し、特に、Ｐレジスタ40におけるビッ
トポジションに「１」が在る時に反応する。このＰレジ
スタ40におけるビットポジションの値が「０」である時
は、そのサブブロックのDC係数値を表わすDQT係数値だ
けが、残りのダミー値ｘと共に出力される。この値ｘ
は、このサブブロック内の配置（アレンジメント）を修
正するためには使われず、最終的にはこれらの値と共に
捨てられる。Ｐレジスタ40の16ビットポジションのデー
タを使い、図１および図２を参照して与えられた例のよ
うに組み合わされた合成ブロック93が形成される。
マルチプレクサ92から出力されるDQT係数のサブブロ
ックとダミー値ｘは、マルチプレクサ94への１出力とし
て供給される。マルチプレクサ94への他の出力としては
ダミー値ｘがまた供給される、マルチプレクサ94は、す
べての2x2サブブロック用のDQT係数数の１つの出力を供
給するためのＰレジスタ40のビットに対し、特に、Ｑレ
ジスタ42におけるビットポジションに「１」が在る時に
反応する。このＱレジスタ42におけるビットポジジョン
の値が「０」である時は、そのサブブロックのDC係数値
を表わすDQC係数値だけが、残りのダミー値ｘと共に出
力される。この値ｘはまた、このサブブロック内の配置
（アレンジメント）を修正するためには使われず、最終
的にはこれらの値と共に捨てられる。Ｑレジスタ42の４
ビットポジションのデータを使い、図１および図２を参
照して与えられた例のように組み合わされた合成ブロッ
ク95が形成される。
マルチプレクサ94から出力されるDQT係数のサブブロ
ックとダミー値ｘは、マルチプレクサ96への１出力とし
て供給される、マルチプレクサ96への他の出力としては
ダミー値ｘがまた供給される。マルチプレクサ96は、す
べての16x16ブロック用のDQT係数値の１つの出力を供給
するためのＲレジスタ44のビットに対し、特に、Ｒレジ
スタ44におけるビットポジションに「１」が在る時に反
応する。このＲレジスタ44におけるビットポジションの
値が「０」である時は、このサブブロックのDC係数値を
表わすDQC係数値だけが、残りのダミー値ｘと共に出力
される。この値ｘはまた、このサブブロック内のアレン
ジメントを修正するためには使われず、最終的にはこれ
らの値と共に捨てられる。Ｒレジスタ44の単ビットポジ
ションのデータを使い、図１および図２を参照して与え
られた例のように組み合わされた合成ブロック97が形成
される。
ブロック97と、図２の値QCのための代表的なブロック
との比較は、エンコードされるべきQCの各8x8DCT係数ブ
ロックのための単一のDQT係数値が存在していることを
現している。同様に、エンコードされるべきQCの4x4お
よび2x2のそれぞれのDCT係数ブロックのためには単一の
DQT係数値が存在することを表している。しかし、与え
られた例においては、そのブロックは16x16ブロックと
してエンコードされてはいなかった場合であったが、単
一のDQT値はその合成ブロックにおいて生成されたもの
である。
このDQT係数値は、マルチプレクサ96からジグザグス
キャンシリアライザに出力されるが、このシリアライザ
はDQT係数およびダミー値ｘを、図4aおよび図4bを参照
して述べたようにアレンジする。ジグザグスキャン・シ
リアライズされたデータは、バリュー・リムーバブルロ
ジック99に供給され、このロジックは、P,Q,Rレジスタ
のデータに基づくそのダミー値ｘのポジションを規定す
る情報を使うそのダミー値ｘを除去する。理解されるべ
き事項としては、そのダミー値ｘの使用は、更に入念な
マルチプレクシング手法を用いて除去されてもよい。
ロジック99からのDQT係数値は、コード参照テーブル6
6に供給される。このコードにはハフマンコードが適宜
に使用される。コード化されたDQT係数値は、このコー
ド参照テーブル66から、図２のビットフィールドアセン
ブラ62に出力される。ビットフィールドアセンブラ62
は、以前に述べた転送のためのデータのアレンジメント
のように、コード化されたAC DCT係数と共にコード化
されたDQT係数を供給する。それは、そのデータ出力か
らコード化されたDC DCT係数を除去する間に行われ
る。
図８はブロック図であり、図１および図２のパラメー
タに基づいて生成された圧縮イメージ信号をデコードす
るための受信機（レシーバ）の実施例を示している。図
８において、コード化されたワードはレシーバ（不図
示）からレシーブバッファ100に出力される。レシーブ
バッファ100はそのコードワードの１出力をセパレータ1
02に出力する。受け取られたコードワードは、それらの
本質（nature）であるBSAデータ,DQTコード化係数およ
びコード化DCT係数によって、RLコードおよびNZコード
の形式中に包含される。受け取られたすべてのコードワ
ードは、各コードワード長がそのワードコードを分離し
デコードすること知られる必要がないように、前置の条
件に従う。セパレータ102は、DQTコード化係数およびコ
ード化DCT係数からBSAコードを分離する。それは、この
データの前に最初にBSAコードが送受信される時から行
われる。その最初に受信されたビットは、図２のそれと
同様にして内部のＲレジスタ（不図示）にロードされ
る。Ｒレジスタの検査は、そのビットが「０」であるか
否かを判定し、BSAコードの長さは僅か１ビット長であ
る。セパレータ102はまた、所期にゼロで満たされたＱ
レジスタとＰレジスタを含んでいる。もし仮にＲレジス
タが「１」ビットを含む場合には、４個の更なるビット
がそのレシーブバッファからとられ、Ｑレジスタにロー
ドされる。そして今、このＱレジスタ内のすべての
「１」ビットのために、更に４ビットがレシーブバッフ
ァからとられ、Ｐレジスタ内にロードされる。Ｑレジス
タ内の「０」ビットのためには、そのレシーブバッファ
からは何もとられないが、Ｐレジスタには４つの「０」
がロードされる。よって、BSAコードのなり得る長さ
は、1,5,9,13,17および21ビットである。デコードされ
たBSAデータはセパレータ102から出力される。
セパレータ102はまた、コード化されたDCT係数からDQ
Tコード化係数を分離する。セパレータ102はそのDQTコ
ード化係数を、図９に示されたDQTデコーダーサブシス
テムに出力する。
セパレータ102はまた、RLコードおよびNZコード形式
にコード化されたDCT係数を、それぞれRLデコード参照
テーブル104およびNZデコード参照テーブル106に出力す
る。参照テーブル104および106は、図２の参照テーブル
58および60に関する参照テーブルを本質的にインバース
（反転）する。参照テーブル104の出力は、対応するラ
ンレングスの値をもち、それらはランレングスデコーダ
108に入力される。
同様に、参照テーブル106から出力された非ゼロ係数
値は、ランレングスデコーダ108に入力される。ランレ
ングスデコーダ108は、それらのゼロをデコードされた
係数に供給し、その係数を一時的に格納する係数ブッフ
ァ110に１つの出力を供給する。格納された係数は、採
用されたスキャン手法にしたがい係数を順序づけするイ
ンバース・ジグザグスキャン・シリアライザ112に出力
される。インバース・ジグザグスキャン・シリアライザ
112は、セパレータ102からBSA信号を受け取り、ブロッ
クおよびサブブロックの適切なこの順序づけ（オーダリ
ング）を支援する。係数データのブロックは、インバー
ス・ジグザグスキャン・シリアライザ112から出力さ
れ、それぞれ対応するインバース量子化器参照テーブル
114a〜114dに供給される。
インバース量子化器参照テーブル114a〜114dのそれぞ
において、１つの反転された量子化器値がその量子化を
行わないために各係数に適用される。このインバース量
子化器参照テーブル114a〜114dは、量子化器参照テーブ
ル12a〜12dからの量子化ファクタを含むROMデバイスと
して採用されてもよい。それら係数は、インバース量子
化器参照テーブル114a〜114dからマルチプレクサ115a〜
115dのそれぞれの入力に出力される。このマルチプレク
サ115a〜115dのそれぞれのその他の入力は、図９のDQT
デコーダサブシステムに組み合わされ接続される。マル
チプレクサ115a〜115dのそれぞれは、制御信号Ya〜Ydに
対してそれぞれ反応し、インバース量子化器参照テーブ
ル114a〜114dから供給されるAC DCT係数値の１出力お
よび、DC DCT係数値と置き換るDQT係数値を供給するた
めに反応する。そのDQT/DCT係数は、マルチプレクサ115
a〜115dのそれぞれから出力され、インバース・ディス
クリート・コサイン変換（IDCT）要素116a〜116dが反転
される。
IDCT要素116aは、16x16係数ブロックから形成され、
仮に在り得れば、16x16画素データブロックは次にサブ
ブロックコンバイナ118に出力される。同様に、DCT116b
は、係数の8x8ブロックからそれぞれ変換され、仮に在
る得れば、8x8画素データブロックは、サブブロックコ
ンバイナ118に出力される。また同様に、IDCT要素116c
および116dは、それぞれ4x4および2x2の係数ブロックに
変換され、仮に在れば、サブブロックコンバイナ118に
供給され、対応する画素データブロックに出力される。
サブブロックコンバイナ118は、IDCT要素116a〜116dか
らの出力を受け取り、セパレータ102からBSAデータを受
け、その画素データブロックを単一の16x16画素ブロッ
クに再構築する。再構築された16x16画素ブロックは、
ディスプレイシステムへの最終的な転送のために再構築
バッファ（不図示）へ出力される。
図９は、DQTデコーダ・サブシステムの詳細な構造を
を図示し、そのセパレータ102はデコード参照テーブル1
20にコード化されたDQT係数を供給している。参照テー
ブル120は図７の参照テーブル66と共に、本質的なイン
バース参照テーブルであり、いわゆるハフマンデコーダ
参照テーブルである。参照テーブル120は、そのデコー
ドされたDQT係数に対応する値であり、それはバリュー
インサーションロジック122に入力される。このロジッ
ク122はまた、DQTデータおよびダミー値ｘでブロック／
サブブロックを再構築し、合成され順序づけされたDQT
ブロックおよび、図７中のブロック97のジグザグスキャ
ン・シリアライズドバァージョンに相当するダミー値で
ある。
このDQT係数およびダミー値は、ロジック122からイン
バース・ジグザグスキャン・シリアライザ124に出力さ
れ、このシリアライザはその採用されているスキャン手
法に従ってその係数の順序づけを行う。このインバース
・ジグザグスキャン・シリアライザ124はまた、セパレ
ータ102からBSA信号を受け取り、ブロック適切なるオー
ダリングを支援し、サブブロック係数は、合成された係
数ブロックへの係数であり、図７中のブロック97の係数
を示す同等なものである。係数データのブロックは、イ
ンバース・ジグザグスキャン・シリアライザ124からイ
ンバース量子化器参照テーブル126への出力である。
インバース量子化器参照テーブル126におけるインバ
ース量子化器値は、量子化をしないようにするために各
係数に適用される。このインバース量子化器参照テーブ
ル126はもちろん、量子化器参照テーブル88の量子化フ
ァクタからのファクタを包含するROMデバイスとして採
用されてもよい。係数は、インバース量子化器参照テー
ブル126のそれぞれからセパレータ128への出力である。
セパレータ128は、AC DQT係数（AC16）と共に、DC DQ
T係数（DC16）を、マルチプレクサ115aに供給する。IDC
T要素116aはよって、マルチプレクサ115aを経由しDC D
QT係数（DC16）を受け取る。但し、次の事項は留意され
なければならない。すなわち、仮にこれらの値がこのマ
ルチプレクサ115aに送られても、このAC係数（AC16）は
このマルチプレクサからは出力されない。DC DQT係数
（DC16）に関しては、この値はそのマルチプレクサから
出力されるが、しかしそれは最終的には無視されてもよ
く、それは、ブロックサイズアサイメントに従って選択
されないブロックサイズに属するべきである。
代わる実施例においては、最終的には無視されてもよ
い値は、マルチプレクサ115aに送れたり、またはそこで
BSAデータを使って受け継がれなくともよい。図７にお
いて、この値はサブブロック・コンバイナ118への入力
としてグラフ化されて描かれてはいない。
セパレータ128はまた、入力としてマルチプレクサ132
にその他の8x8合成ブロックのすべての値を供給する間
に、DCおよびAC DQT係数（DC16）および（AC16）を2x2
インバース・ディスクリート・コサイン変換（IDCT）要
素130に供給する。ブロック129に描かれたものは、IDCT
要素130へ供給するための適切な値である。
IDCT要素130は、１個のDCと３個のAC DQT係数（D
C16）および（AC16）から構成される2x2ブロック上の１
つの2x2のIDCTを行い、その結果、１出力としてマルチ
プレクサ132に供給される４つのDC DQT係数（DC8）が
生成される。このDC DQT係数（DC8）はまた、マルチプ
レクサ115bに供給される。例では、囲まれたブロック13
5内に２つのDC DQT係数（DC8）が供給され、これらは
送られなかったDC DCT係数の代わりに最後のブロック
データに使用される。マルチプレクサ115aに供給される
値について参照し述べられたように、本例においては、
これらの値のほかに２つが、最後ブロックのアサイメン
トデータに使用される。図７では、使用されない計算値
は、サブブロックコンバイナ118への入力としてはグラ
フ化されて描かれてはいない。
マルチプレクサ132は、セパレータ134への出力として
セパレータ128からのすべての値を供給する。マルチプ
レクサ132はまた、IDCT要素130からのDC DQT係数値（D
C8）を受け取り、制御信号Z1に応答して、このDC DQT
係数値（DC8）が、そのDCおよびAC DQT係数（DC16）お
よび（AC16）のための合成ブロック内の対応する位置の
セパレータ134に出力される。
セパレータ134はまた、入力としてマルチプレクサ138
にその他の8x8合成ブロックのすべての値を供給する間
に、DCおよびAC DQT係数（DC8）および（AC8）を2x2イ
ンバース・ディスクリート・コサイン変換（IDCT）要素
136に供給する。ブロック135に描かれたものは、IDCT要
素136へ供給するための適切な値である。
IDCT要素136は、１個のDCと３個のAC DQT係数（D
C8）および（AC8）から構成される４個の2x2ブロック上
の４つの2x2のIDCTを行い、その結果、１出力としてマ
ルチプレクサ138および115cに供給される16つのDC DQT
係数（DC4）が生成される。与えられた例において、そ
のIDCT計算は、DC DQT係数（DC8）および３つのAC DQ
T係数（AC8）用の３つのダミー値を用いたブロック135
の２つの左側のサブブロックのそれぞれにおいて行われ
る。ダミー値を用いたIDCT計算の結果が、実際のDC DQ
T係数でない故に、これらの値はマルチプレクサ115cに
送られてもよいが、未使用のままとなろう。
このDC DQT係数（DC4）はIDCT要素136からの出力と
してマルチプレクサ115cに供給される。また例では、囲
まれたブロック139内に８つのDC DQT係数（DC4）の６
つが供給され、これらは送られなかったDC DCT係数の
代わりに最終のブロックデータ在に使用される。マルチ
プレクサ115aおよび115bに供給される値について参照し
て述べられたように、本例においては、これらの値のほ
かに２つが最終ブロックのアサイメントデータに使用さ
れる。図７では、ダミー値と共に、使用されない計算値
は、サブブロックコンバイナ118への入力としてはグラ
フ化されて描かれてはいない。
マルチプレクサ138は、2x2インバース・ディスクリー
ト・コサイン変換（IDCT）要素140への入力としてセパ
レータ134から出力された値を供給する。マルチプレク
サ138はまた、IDCT要素136からのDC DQT係数値（DC4）
を受け取り、制御信号Z2に応答して、このDC DQT係数
値（DC4）が、そのDCおよびAC DQT係数（DC8）および
（AC8）のための合成ブロック内に対応する位置のIDCT
要素140に出力される。図示されているブロック部141
は、IDCT要素140に供給するための適切な値である。
このIDCT要素140は、１個のDCと３個のAC DQT係数
（DC4）および（AC4′ｓ）から構成される16個の2x2ブ
ロック上の16の2x2のIDCTを行い、その結果、１出力と
してマルチプレクサ115dに供給される14のDC DQT係数
（DC4）が生成される。与えられた例において、そのIDC
T計算は、DC DQT係数（DC4）および３つのAC DQT係数
（AC4）用の３つのダミー値を用いたブロック139のサブ
ブロックのそれぞれにおいて行われる。ダミー値を用い
たIDCT計算の結果が、実際のDC DQT係数でない故に、
これらの値はマルチプレクサ115dに送られてもよいが、
未使用のままとなろう。
また与えられた例によれば、囲まれたブロック141内
にある14個の中の８個のDC DQT係数（DC2）は、送られ
なかったDC DCT係数の代わりに最終のブロックデータ
に使用される。マルチプレクサ115aおよび115bに供給さ
れる値について参照し述べられたように、本例において
は、これらの値のほかに２つが、最終ブロックのアサイ
メントデータに使用される。図７では、ダミー値と共
に、使用されない計算値は、サブブロックコンバイナ11
8への入力としてはグラフ化されて描かれてはいない。
図８を参照し述べられたように、送られたDQT係数
は、最適なそれぞれのブロックのためのDC係数として使
用される。このDQTの実施例は、ここに述べられたよう
なアダプティブ・ブロックサイズ・イメージ圧縮手法に
容易に適用され得るものである。DQTサブシステムは、
送られる必要のあるビットの減少によりデータレートを
削減する。更に、このDQTサブシステムの実施例は、ア
ダプティブ・ブロックサイズ・イメージ圧縮手法におけ
るオーバーヘッド・ビットには何の影響もない。事実、
このDQT処理手法の使用は、結果として、より小さなブ
ロック数が極めて多い場合に送られる必要があるビット
数を減少させる。
図10は、本発明の信号圧縮のためのフローチャート形
式で表されたブロック図を図示している。図10は、図１
および図２を参照し述べられたように、その処理行程に
含まれる処理ステップを示している。同様に、図11は、
出力画素データに結果的に送られた圧縮イメージデータ
の逆圧縮行程を図示している。この図11に示されたステ
ップは、図９および図10を参照し以前に述べられてはい
る。
このDQT処理技術の採用は、ビット／画素・率（レー
ト）において如何なる損失も無く作られることがないア
ダプティブ・ブロックサイズ・イメージ圧縮手法によっ
て提供の改善されたイメージの品質よりも以上のもので
ある。また、「１」についてのビット／画素レートおよ
び、このレベルと実質的に等しいかそれ以下であること
は、HDTVアプリケーション用に満足なイメージ品質にお
ける実質的な改善を与えると信じられている。なお、こ
こに開示した発明には多くのバリエーションが成り立つ
ことも言及しておく。
以上の好適実施例の記述は、当業者が実施し本発明を
利用できるように提供されたものである。これら実施例
に対する多くの変形実施は、発明権利の使用なしに当業
者に明らかにされるであろう。よって、本発明はここに
開示した実施例に限定されるものではなく、ここに開示
された本発明の要旨および新しい特徴的内容と同等なる
最も広いものであるべきである。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419

Claims (61)

    (57)【特許請求の範囲】
  1. 【請求項１】DC（最低周波数）およびAC（交流）のDCT
    係数値の対応するイメージブロックおよびサブブロック
    を生成するように、入力画素データのブロックおよび前
    記ブロックを構成する少なくとも１つの所定レベルのサ
    ブブロックについてディスクリート・コサイン変換（DC
    T）オペレーションを行うことにより、送信のために前
    記入力画素データのブロックを圧縮し、 前記DCT係数値のイメージブロックおよびイメージサブ
    ブロックの対応する各グループについて、所定のコーデ
    ィングフォーマットに基づき、前記DCT係数値の前記イ
    メージブロックおよび前記イメージサブブロックの対応
    するグループのそれぞれをエンコードするために必要と
    されるビット数に対応するビットカウントを決定し、 前記ビットカウントから、前記DCT係数値の前記イメー
    ジブロックおよび前記イメージサブブロックの対応する
    グループの内、該所定のコーディングフォーマットに基
    づきエンコードするのにより少ない数のビット数を要求
    するものを決定し、 １つの合成イメージブロックを形成するように、前記DC
    T係数値の前記イメージブロックおよび前記イメージサ
    ブブロックの対応するグループの内、該所定のコーディ
    ングフォーマットに基づきエンコードするのにより少な
    い数のビット数を要求するものを選択し、 所定の順序付け（ordering）フォーマットに基づき、前
    記合成イメージブロックの前記DCT係数値を順序付け
    し、 所定の前記エンコーディングフォーマットに基づき、前
    記合成イメージブロックの前記順序付けされたDCT係数
    値をエンコードし、 前記合成イメージブロックの前記DCT係数値の前記イメ
    ージブロックおよび前記イメージサブブロックのうち選
    択されたものを表す情報と共に、前記合成イメージブロ
    ックの、エンコードされ且つ順序付けされた前記DCT係
    数値をアセンブルする、アダプティブ・ブロックサイズ
    ・イメージ圧縮システムにおいて、 前記画素データの入力ブロックを受け取り、DCおよびAC
    DCT係数値の対応する第一のブロックを生成するよう
    に画素データの前記ブロックについて第一のディスクリ
    ート・コサイン変換（discrete cosine transform;DC
    T）オペレーションを行い、前記DCおよびAC係数値の第
    一のブロックのDC DCT係数値について行われる第一の
    付加的なDCTオペレーションと、先行する付加的DCTオペ
    レーションの結果のDC係数値について行われるその後の
    付加的DCTオペレーションと、DCおよびAC DCT係数値の
    対応する最終ブロックを生成する最後の付加的DCTオペ
    レーションとを含む一連の付加的DCTオペレーションを
    行い、前記DCおよびACのDCT係数値の前記最終ブロック
    の出力を供給する、ディスクリート・カドツリー変換
    （discrete quadtree transform;DQT）手段と； 前記DCおよびAC DCT係数値の前記最終ブロックの各々
    を受け取り、前記所定のコーディングフォーマットに基
    づきエンコードされた前記最終ブロックのDCおよびAC
    DCT係数値の各々の長さに対応する対応コード長値を生
    成し、前記ビットカウント決定の際に各対応するイメー
    ジブロックおよびイメージサブブロックについてDC DC
    T係数に代えて前記コード長の各々を挿入するコード長
    決定手段であって、前記イメージブロック及びイメージ
    サブブロックの前記対応するものは前記合成イメージブ
    ロックのために前記対応するコード長の値を用いて選択
    される、コード長決定手段と； 前記DCおよびAC DCT係数値の前記最終ブロックの各々
    を受け取り、前記合成イメージブロックの前記イメージ
    ブロックおよび前記イメージサブブロックの選択された
    もの各DC DCT係数を、前記最終ブロックのDCおよびAC
    DCT係数値の対応する各々の１つで置き換える置換え
    手段と、 を具備する画素データの前記ブロックに更なる圧縮を与
    えるサブシステム。
  2. 【請求項２】前記置換え手段は、前記最終ブロックのDC
    およびAC DCT係数値を前記所定の順序付けフォーマッ
    トに基づき順序付けするための順序付け手段と、前記最
    終ブロックのDCおよびAC DCT係数値のそれぞれを前記
    所定のエンコーディングフォーマットに基づきエンコー
    ドするためのエンコーダ手段とをさらに具備する請求項
    １記載のサブシステム。
  3. 【請求項３】画素データのブロックが画素データのブロ
    ック及び構成サブブロックについてのACおよびDCディス
    クリート・コサイン変換（DCT）係数データに変換さ
    れ、画素データの前記ブロック及び前記構成サブブロッ
    クのうち選択されたものの合成ブロックのACおよびDC
    DCT係数値が送信のために供給されるアダプティブ・ブ
    ロックサイズ・イメージ圧縮システムにおいて、 画素データの前記ブロックを表すデータのすくなくとも
    一つのブロックを受け取り、ACおよびDC DQT係数値を
    提供するための複数のDCTオペレーションであって、AC
    およびDC DQT係数値の第一のサブブロックを提供する
    ためにデータの前記すくなくとも一つのブロックについ
    て行われる第一のDCTオペレーションを含む複数のDCTオ
    ペレーションを行い、すくなくとも一つの付加的DCTオ
    ペレーションであって、それぞれの付加的DCTオペレー
    ションは先行するDCTオペレーションの結果のDC DQT係
    数値データについて行われる、付加的DCTオペレーショ
    ンを行い、ACおよびDC係数値のDQT合成ブロックを提供
    するためにACおよびDC DQT係数値の選択をおこなう、
    ディスクリート・カドツリー（discrete quadtree）手
    段と； 前記DQT合成ブロックを受け取り、前記DQT合成ブロック
    から値を選択し、圧縮されたDC DCT係数値を表示する
    信号を提供するために前記DQT合成ブロックの前記選択
    された値をエンコードする、エンコード手段と； を具備する、前記DC DCT係数値を圧縮するための装
    置。
  4. 【請求項４】前記ディスクリート・カドツリー手段はさ
    らに： データの前記すくなくとも一つのブロックを受け取り、
    ACおよびDC DQT係数値を提供するためにデータの前記
    すくなくとも一つのブロックについて行われる第１のDC
    Tオペレーションと選択されたDC DQT係数値のサブブロ
    ックについて行われる付加的DCTオペレーションとを含
    む一種のDCTオペレーションを行う、すくなくとも一つ
    のDCT手段と； 前記ACおよびDC DQT係数値を受け取り、選択されたDC
    DQT係数値のサブブロックを提供するために所定の選
    択フォーマットにしたがって前記ACおよびDC DQT係数
    値の選択をおこなう選択手段と； を具備する、請求項３記載の装置。
  5. 【請求項５】前記すくなくとも一つのDCT手段は複数の
    単独DCT手段からなり、前記単独DCT手段のそれぞれは前
    記一連のDCTオペレーションのうち対応するものを実行
    する、請求項４気相の装置。
  6. 【請求項６】前記選択手段はさらに： ACおよびDC DQT係数値を前記単独DCT手段のうち対応す
    るものから受け取り、ACおよびDC DQT係数値の中間DQT
    合成ブロックを提供するように前記ACおよびDC DQT係
    数値の選択をおこなう、少なくとも一つのマルチプレク
    サ手段と； 中間DQT合成ブロックを受け取り、選択されたACおよびD
    C DQT係数値の前記サブブロックを提供するように中間
    DQT合成ブロックから値を選択する、少なくとも一つの
    単独選択手段と； を具備する、請求項５記載の装置。
  7. 【請求項７】データの前記すくなくとも一つのブロック
    は画素データである、請求項３記載の装置。
  8. 【請求項８】データの前記すくなくとも一つのブロック
    はACおよびDC DQT係数値の前記サブブロックを具備す
    る、請求項３記載の装置。
  9. 【請求項９】前記エンコード手段は選択信号に反応す
    る、請求項６記載の装置。
  10. 【請求項１０】前記エンコード手段は、ACおよびDC DQ
    T係数値の前記DQT合成ブロックと前記選択信号とを受け
    取り、値の置換えられた合成ブロックを提供するように
    前記選択信号にしたがってACおよびDC DQT係数値の前
    記合成ブロックの選択された値を所定のダミー値に置換
    える置換手段を具備する、請求項９記載の装置。
  11. 【請求項１１】前記エンコード手段はさらに： 前記値の置換えられた合成ブロックを受け取り、再順序
    付けされた合成ブロックを提供するように前記値の置換
    えられた合成ブロックのメンバを再順序付けするジグザ
    ク・スキャン・シリアライザ手段と； 圧縮された合成ブロックを提供するように、所定の除去
    フォーマットにしたがって前記再順序付けされた合成ブ
    ロックから選択された値を除去するバリュー・リムーバ
    ルロジック手段と； を具備する、請求項10記載の装置。
  12. 【請求項１２】前記圧縮された合成ブロックを受け取
    り、所定の量子化フォーマットにしたがって前記圧縮さ
    れた合成ブロックの値を量子化する量子化手段をさらに
    具備する、請求項11記載の装置。
  13. 【請求項１３】画素データのブロック及び少なくとも一
    つの構成レベルのサブブロックについて画素データのブ
    ロックがACおよびDCディスクリート・コサイン変換（DC
    T）係数データに変換され、画素データの前記ブロック
    及び前記構成サブブロックのうち選択されたものの合成
    ブロックのACおよびDC DCT係数値が送信のために提供
    されるアダプティブ・ブロックサイズ・イメージ圧縮シ
    ステムにおいて、 データの少なくとも一つのブロックを受け取る工程と； ACおよびDC DQT係数値の第一のサブブロックを提供す
    るようにデータの前記すくなくとも一つのブロックにつ
    いて行われる第一のディスクリート・コサイン変換（DC
    T）オペレーションと、先行するDCTオペレーションの結
    果の選択されたDC DQT係数値のサブブロックついて行
    われる少なくとも一つの付加的DCTオペレーションとを
    含む一連のDCTオペレーションをACおよびDC DQT係数値
    を提供するように行う工程と； ACおよびDC DQT係数値のDQT合成ブロックを提供するよ
    うに、前記第１のDCTオペレーションおよび前記すくな
    くとも一つの付加的DCTオペレーションの結果得られたA
    CおよびDC DQT係数値の選択を行う工程と、 を含む、前記DC DCT係数値を圧縮する方法。
  14. 【請求項１４】選択信号を受け取る工程と； 値の置換された合成ブロックを提供するように、前記選
    択信号にしたがって、選択された値の前記DQT合成ブロ
    ックの値を所定のダミー要素で置換える工程と、 をさらに含む請求項13記載の方法。
  15. 【請求項１５】再順序付けされた合成ブロックを提供す
    るように、所定のジグザグフォーマットにしたがって前
    記値の置換された合成ブロックの要素を再順序付けする
    工程と； 値が除去された合成ブロックを提供するように、前記選
    択信号に従って前記再順序付けされた合成ブロックの選
    択された要素を除去する工程と、 をさらに含む請求項14記載の方法。
  16. 【請求項１６】量子化された値を提供するように、前記
    値の除去された合成ブロックの値を量子化する工程をさ
    らに含む請求項15記載の方法。
  17. 【請求項１７】所定の符号化フォーマットにしたがっ
    て、前記量子化された値を符号化する工程をさらに含む
    請求項16記載の方法。
  18. 【請求項１８】画素データの入力ブロックを受け取り、
    前記ブロックおよびその画素データの構成サブブロック
    であって少なくとも一つの所定のレベルのサブブロック
    について対応するACおよびDC DCT係数値を提供するよ
    うに前記ブロックおよび前記少なくとも一つのサブブロ
    ックについてディスクリート・コサイン変換（DCT）オ
    ペレーションを行い、画素データの前記入力ブロックを
    表すACおよびDC DCT係数値の合成ブロックを提供する
    ように前記ACおよびDC DCT係数値の選択を行うための
    変換手段と； ACおよびDC DQT係数値を提供するように、画素データ
    の前記構成ブロックの前記DC DQT値のサブブロックに
    ついて行われる第１のDCTオペレーションと先行するDCT
    オペレーションからのDC DQT値のサブブロックについ
    て行われる付加的DCTオペレーションとを含む一連のDCT
    オペレーションを行うことによってACおよびDC DCT係
    数値の前記合成ブロックのDC DCT値を圧縮し、圧縮さ
    れたDC DCT係数値を提供するように前記ACおよびDC D
    QT係数値の符号化を行うDC DCT圧縮手段と； ACおよびDC DCT係数値の前記合成ブロックと前記圧縮
    されたDC DCT係数値を受け取り、ACおよび圧縮されたD
    C DCT係数値の合成ブロックを提供するようにACおよび
    DC DCT係数値の前記合成ブロックと前記圧縮されたDC
    DCT係数値を結合する結合手段と； を具備する画素データのブロックを表すデータを圧縮す
    るための画像圧縮装置。
  19. 【請求項１９】前記DC DCT圧縮手段は： 前記ACおよびDC DQT係数値を提供するDC DQT係数値の
    前記サブブロックについて前記一連のDCTオペレーショ
    ンを行い、前記第１のDCTオペレーションは画素データ
    の前記構成サブブロックのDC DQT係数値の前記サブブ
    ロックについて行われ、前記付加的DCTオペレーション
    は前記一連のDCTオペレーションの先行するDCTオペレー
    ションからのDC DQT値の前記サブブロックについて行
    われ、前記DQT合成ブロックを提供するように前記ACお
    よびDC DQT係数値の選択を行うディスクリート・カド
    ツリー手段と； 前記DQT合成ブロックを受け取り、前記DQT合成ブロック
    から値を選択し、前記圧縮されたDC DCT係数値を提供
    するように前記DQT合成ブロックからの選択された値を
    符号化する、エンコード手段と； を具備する、請求項18記載の装置。
  20. 【請求項２０】前記ディスクリート・カドツリー手段
    は： 前記ACおよびDC DQT係数値を提供するように、DC DQT
    係数値の前記サブブロックについて前記一連のDCTオペ
    レーションを行い、前記第１のDCTオペレーションは画
    素データの前記構成サブブロックのDC DQT係数値の前
    記サブブロックについて行われ、前記付加的DCTオペレ
    ーションは前記一連のDCTオペレーションの前記先行す
    るDCTオペレーションからのDC DQT値の前記サブブロッ
    クについて行われ、前記DQT合成ブロックを提供するよ
    うに前記ACおよびDC DQT係数値の選択を行う、すくな
    くとも一つのDCT手段と； 前記ACおよびDC DQT係数値を受け取り、DC DQT係数値
    の前記サブブロックを提供するために前記ACおよびDC
    DQT係数値の選択を行う選択手段と、 を具備する、請求項19記載の装置。
  21. 【請求項２１】前記すくなくとも一つのDCT手段は複数
    の単独DCT手段を具備し、前記単独DCT手段のそれぞれは
    前記一連のDCTオペレーションのうち対応するものを行
    う、請求項20記載の装置。
  22. 【請求項２２】前記選択手段はさらに： 前記すくなくとも一つの単独DCT手段のうち対応するも
    のからACおよびDC DQT係数値を受け取り、ACおよびDC
    係数値の中間DQT合成ブロックを提供するように前記AC
    およびDC DQT係数値の選択を行うためのすくなくとも
    一つのマルチプレクサ手段と； 前記中間DQT合成ブロックを受け取り、選択されたDC D
    QT係数値の前記サブブロックを提供するように前記中間
    DQT合成ブロックから値を選択するすくなくとも一つの
    単独選択手段と； を具備する、請求項21記載の装置。
  23. 【請求項２３】前記圧縮されたDC DCT係数値を受け取
    り、画素データの前記ブロック及びサブブロックの前記
    DC DCT係数値を符号化するためのビット数を表すDCコ
    ード長を提供するためのDCコード長手段と； ACおよびDC DCT係数値の前記ブロック及びサブブロッ
    クを受け取り、画素データの前記ブロック及びサブブロ
    ックの前記AC DCT係数値を符号化するためのビット数
    を表すACコード長を提供するためのACコード長手段と； 前記DCコード長と前記ACコード長を受け取り、前記DCコ
    ード長と前記ACコード長の重み付けされた和にしたがっ
    て、ACおよび圧縮されたDC DCT係数値の前記合成ブロ
    ックのACおよび圧縮されたDC DCT係数値の前記ブロッ
    ク及びサブブロックのうち選択されたものを表示する選
    択信号を提供する、ブロック選択手段と； をさらに具備する請求項22記載の装置。
  24. 【請求項２４】前記エンコード手段は前記選択信号に反
    応する、請求項23記載の装置。
  25. 【請求項２５】前記エンコード手段は、前記DQT合成ブ
    ロックと前記選択信号とを受け取り、値の置換えられた
    合成ブロックを提供するように前記DQT合成ブロックの
    選択された値を所定のダミー値に置換える置換手段を具
    備する、請求項24記載の装置。
  26. 【請求項２６】前記エンコード手段はさらに： 前記値の置換えられた合成ブロックを受け取り、再順序
    付けされた合成ブロックを提供するように前記値の置換
    えられた合成ブロックの値を再順序付けするジグザク・
    スキャン・シリアライザ手段と； 前記再順序付けされた合成ブロックを受け取り、値が除
    去された合成ブロックを提供するように、前記選択信号
    にしたがって前記再順序付けされた合成ブロックから選
    択された値を除去するバリュー・リムーバル・ロジック
    手段と； を具備する、請求項25記載の装置。
  27. 【請求項２７】前記値が除去された合成ブロックを受け
    取り、量子化DC値合成ブロックを提供するように、除去
    の量子化フォーマットにしたがって前記値が除去された
    合成ブロックの値を量子化する量子化手段をさらに具備
    する、請求項26に記載の装置。
  28. 【請求項２８】画素データの入力ブロックを受け取る工
    程と； 前記ブロックおよびその画素データの構成サブブロック
    であって少なくとも一つの所定のレベルのサブブロック
    について対応するACおよびDC DCT係数値を提供するよ
    うに前記ブロックおよび前記少なくとも一つの所定のレ
    ベルのサブブロックについてディスクリート・コサイン
    変換（DCT）オペレーションを行う工程と； 画素データの前記入力ブロックを表すACおよびDC DCT
    係数値の合成ブロックを提供するように前記ACおよびDC
    DCT係数値の選択を行う工程と； ACおよびDC DQT係数値を提供するように、画素データ
    の前記構成ブロックの前記DC DCT値について行われる
    第１のDCTオペレーションと先行するDCTオペレーション
    からのDC DQT値のサブブロックについて行われる付加
    的DCTオペレーションとを含む一連のDCTオペレーション
    を前記構成サブブロックに関するDC DCT係数値につい
    て行う工程と； 圧縮されたDC DCT係数値を提供するように前記ACおよ
    びDC DQT係数値の符号化を行う工程と； ACおよび圧縮されたDC DCT係数値の合成ブロックを提
    供するようにACおよびDC DCTの前記合成ブロックと前
    記圧縮されたDC DCT係数値を結合する工程と、 を含む画素データのブロックについて画素データを圧縮
    する方法。
  29. 【請求項２９】画素データの前記ブロック及びサブブロ
    ックの前記DC DCT係数値データを符号化するためのビ
    ット数を表すDCコード長を提供する工程と； 画素データの前記ブロック及びサブブロックの前記AC
    DCT係数値データを符号化するためのビット数を表すAC
    コード長を提供する工程と； 前記ACコード長およびDCコード長の重み付けされた和に
    したがって選択信号を提供する工程と、 をさらに含む請求項28記載の方法。
  30. 【請求項３０】前記符号化する工程は前記選択信号に応
    じてなされるものである請求項29記載の方法。
  31. 【請求項３１】前記符号化する工程は： 値の除去された合成ブロックを提供するように前記ACお
    よびDC DQT係数値の選択されたものを所定のダミー値
    で置換える工程と； 再順序付けされた合成ブロックを提供するように所定の
    ジグザクフォーマットにしたがって前記値の除去された
    合成ブロックのメンバを再順序付けする工程と； 値の除去された合成ブロックを提供するように所定の値
    除去フォーマットにしたがって前記再順序付けされた合
    成ブロックから選択された値を除去する工程と、 を含む、請求項30記載の方法。
  32. 【請求項３２】圧縮されたDC値を提供するように所定の
    量子化フォーマットにしたがって前記値の除去された合
    成ブロックの値を量子化する工程をさらに含む、請求項
    31記載の方法。
  33. 【請求項３３】画素データの画像ブロックを、ACおよび
    DC DCT係数値の対応するブロック及びサブブロックを
    提供するように画素データの前記ブロックおよびその画
    素データの構成サブブロックであって少なくとも一つの
    所定のレベルのサブブロックについてディスクリート・
    コサイン変換（DCT）オペレーションを行うことにより
    処理し、ACおよびDC DQT係数値を提供するように画素
    データの前記サブブロックの前記DC DCT係数値につい
    て一連のDCTオペレーションをおこない、前記一連のDCT
    オペレーションの第１のものはDC DCT係数値の前記サ
    ブブロックについておこなわれ、前記一連のDCTオペレ
    ーションの少なくとも一つの付加的DCTオペレーション
    はACおよびDC DQT係数値の合成ブロックを提供するよ
    うに、前記DC DCT係数値と前記一連のDCTオペレーショ
    ンの先のDCTオペレーションの前記DC DQTとの選択され
    たサブブロックについておこなわれ、圧縮されたDC DC
    T係数値を提供するように、ACおよびDC DQT係数値の前
    記合成ブロックの選択された値が符号化され、前記圧縮
    されたDC DCT係数値とACおよびDC DCT係数値の前記ブ
    ロックとサブブロックを表す信号が提供される画像デコ
    ーダにおいて、 前記圧縮されたDC DCT係数値とACおよびDC DCT係数値
    の前記ブロックとサブブロックとを表す前記信号を受け
    取り、所定の分離フォーマットにしたがって前記圧縮さ
    れたDC DCT係数値を表す信号を提供するためのセパレ
    ータ手段と； 前記圧縮されたDC DCT係数値を表す前記信号を受け取
    り、所定のデコードフォーマットにしたがって前記デコ
    ードされたDC DCT係数値を提供するためのデコーダ手
    段と； 前記デコードされたDC DCT係数値の受け取り、ACおよ
    びDC IDCT係数値を提供するように第１のIDCTオペレー
    ションと付加的IDCTオペレーションを含む一連の逆ディ
    スクリート・コサイン変換（IDCT）オペレーションを行
    うための逆ディスクリート・カドツリー手段であって、
    前記第１のIDCTオペレーションは前記処理されたDC DC
    T係数値の選択された値についておこなわれ、前記付加
    的IDCTオペレーションは前記処理されたDC DCT係数値
    の付加的に選択された値及び先行するIDCTオペレーショ
    ンからの結果のACおよびDC IDCT値についておこなわ
    れ、前記ACおよびDC IDCT係数値は前記DC DCT係数値
    として提供される逆ディスクリート・カドツリー手段
    と、 を具備する、圧縮されたDC DCT係数値をデコードする
    ための装置。
  34. 【請求項３４】前記デコード手段は： 前記圧縮されたDC DCT係数値を表す前記信号を受け取
    り、所定の参照フォーマットにしたがって処理され且つ
    量子化されたDC DCT係数値の合成ブロックを提供する
    参照テーブル手段と； 処理され且つ量子化されたDC DCT係数値の前記合成ブ
    ロックを受け取り、所定の逆量子化フォーマットにした
    がって前記デコードされたDC DCT係数値を提供する逆
    量子化器手段と、 を具備する、請求項33記載の装置。
  35. 【請求項３５】前記デコード手段は、参照テーブル手段
    と前記逆量子化器手段との間に配置された拡張手段であ
    って、処理され且つ量子化されたDC DCT係数値の前記
    合成ブロックを受け取り、所定のダミー値を処理され且
    つ量子化されたDC DCT係数値の前記合成ブロックに挿
    入し、所定の逆ジグザクフォーマットにしたがって前記
    結果の値を再順序付けするための拡張手段を具備する、
    請求項34記載の装置。
  36. 【請求項３６】前記拡張手段はブロックサイズ指定信号
    に反応する、請求項35記載の装置。
  37. 【請求項３７】前記逆ディスクリート・カドツリー手段
    は： 前記デコードされたDC DCT係数値と先のIDCTオペレー
    ションの結果のACおよびDC IDCT値を受け取り、所定の
    選択フォーマットにしたがって、デコードされ選択され
    たDC DCT係数値と結果のACおよびDC IDCT値のサブブ
    ロックを提供するための選択器手段と； 前記選択されたサブブロックを受け取り、前記一連のID
    CTオペレーションのうちの一つのIDCTオペレーションを
    デコードされ選択されたDC DCT係数値と結果のACおよ
    びDC IDCT値の前記サブブロックについておこなうため
    の、少なくとも一つの逆ディスクリート・コサイン変換
    （IDCT）手段と、 を具備する、請求項36記載の装置。
  38. 【請求項３８】前記少なくとも一つのIDCT手段は複数の
    単独IDCT手段を具備し、前記単独IDCT手段のそれぞれは
    前記一連のIDCTオペレーションのうちの対応する一つを
    おこなうためのものである、請求項37記載の装置。
  39. 【請求項３９】前記選択手段は： 第１のセパレータ手段と付加的セパレータ手段を含む複
    数のセパレータ手段と； 複数のマルチプレクサ手段と、 を具備し、 前記第１のセパレータ手段は前記デコードされたDC DC
    T係数値を受け取り、DCT係数値のブロックを対応する単
    独IDCT手段に供給し、残りのACおよびDC DCT係数値を
    対応するマルチプレクサ手段に別個に供給し、前記付加
    的セパレータ手段は、IDCT係数値の対応する中間合成ブ
    ロックを受け取り、残りのACおよびDC DCT係数値からA
    CおよびDC IDCT係数値のサブブロックを分離し、 前記複数のマルチプレクサ手段のそれぞれは、IDCT係数
    値の対応する中間合成ブロックを提供するように、対応
    する単独IDCT手段から結果のIDCT係数値の対応する中間
    合成ブロックと前記残りのACおよびDC DCT係数値を受
    け取る、 請求項38記載の装置。
  40. 【請求項４０】ACおよびDC DCT係数値の対応するブロ
    ック及びサブブロックを提供するように画素データの前
    記ブロックおよびその画素データの構成サブブロックで
    あって少なくとも一つの所定のレベルのサブブロックに
    ついてディスクリート・コサイン変換（DCT）オペレー
    ションを行うことにより画素データの画像ブロックを処
    理し、ACおよびDC DQT係数値を提供するように画素デ
    ータの前記サブブロックの前記DC DCT係数値について
    一連のDCTオペレーションをおこなうことによって前記D
    C DCT係数値を圧縮し、前記一連のDCTオペレーション
    の第１のものはDC DCT係数値の前記サブブロックにつ
    いておこなわれ、前記一連のDCTオペレーションの少な
    くとも一つの付加的DCTオペレーションはACおよびDC D
    QT係数値の合成ブロックを提供するように、前記DC DC
    T係数値と前記一連のDCTオペレーションの先のDCTオペ
    レーションの前記DC DQTとの選択されたサブブロック
    についておこなわれ、圧縮されたDC DQT係数値を提供
    するように、ACおよびDC DQT係数値の前記合成ブロッ
    クの選択された値が符号化され、前記圧縮されたDC DC
    T係数値とACおよびDC DCT係数値の前記ブロックとサブ
    ブロックの選択されたものを表す信号が提供される画像
    デコーダにおいて、 ACおよび圧縮されたDC係数値の合成ブロックを表す前記
    信号を受け取る工程と； 所定の分離フォーマットにしたがって、ACおよび圧縮さ
    れたDC係数値の前記合成ブロックから圧縮されたDC係数
    値を提供する工程と； デコードされたDC DCT係数値を提供するように所定の
    デコードフォーマットにしたがって圧縮されたDC係数値
    をデコードする工程と； ACおよびDC逆ディスクリート・コサイン変換（IDCT）係
    数値を提供するように、第１のIDCTオペレーションと付
    加的IDCTオペレーションを含む一連のIDCTオペレーショ
    ンをおこなう工程と、 を含む前記圧縮されたDC DCT係数値をデコードする方
    法であって、 前記第１のIDCTオペレーションは前記処理されたDC DC
    T係数値の選択された値のブロックについておこなわ
    れ、前記付加的IDCTオペレーションは前記圧縮されたDC
    DCT係数値の付加的に選択された値及び前記一連のIDC
    Tオペレーションの先行するIDCTオペレーションからの
    結果のACおよびDC IDCT値についておこなわれる、 前記圧縮されたDC DCT係数値をデコードする方法。
  41. 【請求項４１】前記デコードする工程は： 前記圧縮されたDC DCT係数値を表す前記信号を受け取
    る工程と； 所定の参照フォーマットにしたがって処理され量子化さ
    れたDC DCT係数値の合成ブロックを提供する工程と； 前記デコードされたDC DCT係数値を提供するように所
    定の逆量子化フォーマットにしたがって前記処理された
    DC DCT係数値を逆量子化する工程と、 を含む、請求項40記載の方法。
  42. 【請求項４２】前記デコードする工程はさらに： 値の挿入された合成ブロックを提供するように、処理さ
    れ量子化されたDC DCT係数値の前記合成ブロックに所
    定のダミー値を挿入する工程と； 逆ジグザクフォーマットにしたがって、前記値の挿入さ
    れた合成ブロックを再順序付けする工程と、 を含む請求項41記載の方法。
  43. 【請求項４３】前記デコードする工程はブロックサイズ
    指定信号に応じて行われる、請求項42記載の方法。
  44. 【請求項４４】ACおよびDC DCT係数値の対応するブロ
    ック及びサブブロックを提供するように画素データのブ
    ロックおよびその画素データの構成サブブロックであっ
    ても少なくとも一つの所定のレベルのサブブロックにつ
    いてディスクリート・コサイン変換（DCT）オペレーシ
    ョンを行い、DC DCT係数値の前記サブブロックについ
    て一連の付加的DCTオペレーションをおこない、付加的D
    CTオペレーションはACおよびDC DQT係数値の合成ブロ
    ックを提供するように前記DC DCT係数値と前記一連のD
    CTオペレーションの先のDCTオペレーションの結果のDC
    DCTとの選択されたサブブロックについておこなわ
    れ、圧縮されたDC DCT係数値を提供するようにACおよ
    びDC DQT係数値の前記合成ブロックの選択された値を
    符号化し、ACおよび圧縮されたDC係数値の圧縮されたブ
    ロックを表す信号を提供するように、ACおよびDC DCT
    係数値と前記圧縮されたDC DCT係数値との前記ブロッ
    クとサブブロックのうち選択されたものを結合すること
    によって画素データの画像ブロックを処理する画像デー
    タにおいて、 ACおよび圧縮されたDC係数値の合成ブロックを表す前記
    信号を受け取り、所定の分離フォーマットにしたがって
    ACおよび圧縮されたDC係数値の合成ブロックを表す前記
    信号から前記処理されたDC DCT係数値を表す信号を分
    離するためのセパレータ手段と； 前記処理されたDC DCT係数値を表す前記信号を受け取
    り、所定のデコードフォーマットにしたがって前記処理
    されたDC DCT係数値を提供するためのデコーダ手段
    と； 前記処理されたDC DCT係数値を受け取り、ACおよびDC
    逆ディスクリート・コサイン変換（IDCT）係数値を提供
    するように第１のIDCTオペレーションと付加的IDCTオペ
    レーションを含む一連のIDCTオペレーションを行うため
    の逆ディスクリート・カドツリー手段であって、前記第
    １のIDCTオペレーションは前記処理されたDC DCT係数
    値の選択された値についておこなわれ、前記付加的IDCT
    オペレーションは前記処理されたDC DCT係数値の付加
    的に選択された値及び先行するIDCTオペレーションから
    の結果のACおよびDC IDCT値についておこなわれる逆デ
    ィスクリート・カドツリー手段と； ACおよびデコードされたDC係数値の合成ブロックを提供
    するように前記AC DCT係数値と前記DC IDCT係数値を
    受け取る結合手段と； 合成画素ブロックを提供するように、ACおよびデコード
    されたDC係数値の前記合成ブロックについて少なくとも
    一つのIDCTオペレーションをおこなう逆変換手段と、 を具備する前記処理されたDC DCT係数値をデコードす
    るための装置。
  45. 【請求項４５】前記デコード手段は： 前記圧縮されたDC DCT係数値を表す前記信号を受け取
    り、所定の参照フォーマットにしたがって処理され且つ
    量子化されたDC DCT係数値の合成ブロックを提供する
    参照テーブル手段と； 所定の逆量子化フォーマットにしたがって前記処理され
    たDC DCT係数値を提供するように、処理され且つ量子
    化されたDC DCT係数値の前記合成ブロックを受け取る
    ための逆量子化器手段と、 を具備する、請求項44記載の装置。
  46. 【請求項４６】前記デコーダ手段はさらに： 処理された量子化されたDC DCT係数値の前記合成ブロ
    ックを受け取り、値の挿入された合成ブロックを提供す
    るように処理され量子化されたDC DCT係数値の前記合
    成ブロックに所定のダミー値を挿入するための値挿入ロ
    ジック手段と； 前記値の挿入された合成ブロックを受け取り、所定の逆
    ジグザクフォーマットにしたがって前記値の挿入された
    合成ブロックの値を再順序付けするための再順序付け手
    段と、 を具備する、請求項45記載の装置。
  47. 【請求項４７】前記挿入ロジック手段および前記再順序
    付け手段はブロックサイズ指定信号に反応する、請求項
    46記載の装置。
  48. 【請求項４８】前記逆ディスクリート・カドツリー手段
    は： 前記処理されたDC DCT係数値と前記ACおよびDC IDCT
    係数値を受け取り、所定の選択フォーマットにしたがっ
    て、前記処理されたDC DCT係数値と前記ACおよびDC I
    DCT係数値の選択されたもののブロックを提供するため
    の選択器手段と； 前記処理されたDC DCT係数値と前記ACおよびDC IDCT
    係数値の選択されたものの前記ブロックを受け取り、前
    記一連のIDCTオペレーションをおこなうためのすくなく
    とも一つのIDCT手段であって、前記IDCTオペレーション
    のそれぞれは、前記処理されたDC DCT係数値と結果のA
    CおよびDC IDCT値のブロックについておこなわれる、
    すくなくとも一つのIDCT手段と、 を具備する、請求項47記載の装置。
  49. 【請求項４９】前記少なくとも一つのIDCT手段は複数の
    単独IDCT手段を具備し、前記単独IDCT手段のそれぞれは
    前記一連のIDCTオペレーションのうちの対応する一つの
    IDCTオペレーションをおこなうためのものである、請求
    項48記載の装置。
  50. 【請求項５０】前記選択器手段は： 第１のセパレータ手段と付加的セパレータ手段を含む複
    数のセパレータ手段と； 複数のマルチプレクサ手段と、 を具備し、 前記第１のセパレータ手段は前記処理されたDC DCT係
    数値を受け取り、DCT係数値のブロックを提供し、残り
    のACおよびDC DCT係数値を別個に供給し、前記付加的
    セパレータ手段はIDCT係数値の対応する中間合成ブロッ
    クを受け取り、ACおよびDC IDCT係数値のブロックを提
    供し、付加的な残りのACおよびDC IDCT係数値を別個に
    提供し、 前記複数のマルチプレクサ手段のそれぞれは、IDCT係数
    値の中間合成ブロックを提供するように、対応する単独
    IDCT手段からの結果のACおよびDC IDCT係数値と対応す
    るセパレータ手段から残りのACおよびDC DCT係数値を
    受け取る、 請求項49記載の装置。
  51. 【請求項５１】画素データのブロックをデコードする方
    法であって、ACおよびDC DCT係数値の対応するブロッ
    ク及びサブブロックを提供するように画素データのブロ
    ックおよびその画素データの構成サブブロックであって
    少なくとも一つの所定のレベルのサブブロックについて
    ディスクリート・コサイン変換（DCT）オペレーション
    を行い、DC DCT係数値の前記サブブロックについて一
    連の付加的DCTオペレーションをおこない、付加的DCTオ
    ペレーションはACおよびDC DQT係数値の合成ブロック
    を提供するように前記DC DCT係数値と前記一連のDCTオ
    ペレーションの先のDCTオペレーションの結果のDCDCTと
    の選択されたサブブロックについておこなわれ、圧縮さ
    れたDC DCT係数値を提供するようにACおよびDC DQT係
    数値の前記合成ブロックの選択された値を符号化し、AC
    および圧縮されたDCT係数値の圧縮されたブロックを表
    す信号を提供するように、ACおよびDC DCT係数値と前
    記圧縮されたDC DCT係数値の前記ブロックとサブブロ
    ックのうち選択されたものを結合することによって画素
    データの画像ブロックを処理する、画素データのブロッ
    クをデコードする方法であって、 ACおよび圧縮されたDC係数値の合成ブロックを表す前記
    信号を受け取る工程と、 ACおよび圧縮されたDC係数値の前記合成ブロックの前記
    圧縮されたDC係数値を提供する工程と； ACおよび圧縮されたDC係数値の前記合成ブロックの前記
    AC係数値を別個に提供する工程と； デコードされたDC DCT値を提供するように、所定のデ
    コードフォーマットにしたがって前記圧縮されたDC DC
    T係数値をデコードする工程と； ACおよびDC IDCT係数値を提供するように第１のIDCTオ
    ペレーションと付加的IDCTオペレーションを含む一連の
    逆ディスクリート・コサイン変換（IDCT）オペレーショ
    ンを行う工程であって、前記第１のIDCTオペレーション
    は前記処理されたDC DCT係数値の選択された値のブロ
    ックについておこなわれ、前記付加的IDCTオペレーショ
    ンは前記処理されたDCDCT係数値の選択された値及び先
    行するIDCTオペレーションからの結果のACおよびDC ID
    CT値のブロックについておこなわれ、前記ACおよびDC
    IDCT値とデコードされたDCT値のものは圧縮されていな
    いDC DCT係数値として提供される工程と； ACおよび圧縮されていないDC係数値の合成ブロックを提
    供するように、前記AC DCT係数値と前記圧縮されてい
    ないDC DCT係数値とを結合する工程と； 合成画素ブロックを提供するように、ACおよび圧縮され
    ていないDC係数値の前記合成ブロックについてすくなく
    とも一つのIDCTオペレーションをおこなう工程と、 を含む画素データの前記ブロックをデコードする方法。
  52. 【請求項５２】前記デコードする工程は： 前記圧縮されたDC DCT係数値を受け取る工程と； 所定の参照フォーマットにしたがって処理され量子化さ
    れたDC DCT係数値の合成ブロックを提供する工程と； 処理され量子化されたDC DCT係数値の前記合成ブロッ
    クを逆量子化する工程と、 を含む、請求項51記載の方法。
  53. 【請求項５３】前記デコードする工程はさらに： 値の挿入された合成ブロックを提供するように、処理さ
    れ量子化されたDC DCT係数値の前記合成ブロックに所
    定のダミー値を挿入する工程と； 所定の逆ジグザクフォーマットにしたがって前記値の挿
    入された合成ブロックの値を再順序付けする工程と、 を含む、請求項52に記載の方法。
  54. 【請求項５４】所定のダミー値を挿入する前記工程と前
    記値の挿入された合成ブロックの値を再順序付けする前
    記工程はブロックサイズ指定信号に反応する、請求項53
    記載の方法。
  55. 【請求項５５】可変ブロックサイズの構成ブロックにつ
    いて画素データのブロックがACおよびDCディスクリート
    ・コサイン変換（DCT）係数データに変換されるアダプ
    ティブ・ブロックサイズ・イメージ圧縮システムにおい
    て、 すくなくとも一つのデータブロックを受け取るための第
    一の入力と出力とを有するディスクリート・カドツリー
    （DQT）手段であって、 第一のDCT手段と付加的DCT手段を含む複数のDCT手段で
    あって、前記第一のDCT手段は前記すくなくとも一つの
    データブロックを受け取るための入力と出力を有し、前
    記付加的DCT手段のそれぞれは入力と出力を有する、複
    数のDCT手段と； 前記複数のDCT手段のそれぞれの間に配置され、対応す
    るDCT手段の出力に接続された入力と前記付加的DCT手段
    の対応する一つの入力に接続された出力を有するすくな
    くとも一つの選択器手段と、 を具備するディスクリート・カドツリー手段と； 前記ディスクリート・カドツリー手段の出力に接続され
    た入力と出力とを有する選択手段と、 を具備する前記DC DCT係数データを圧縮するためのサ
    ブシステム。
  56. 【請求項５６】前記すくなくとも一つの選択器手段は第
    ２の出力を有し、前記ディスクリート・カドツリー手段
    はすくなくとも一つのマルチプレクサ手段をさらに具備
    し、前記すくなくとも一つのマルチプレクサ手段は前記
    付加的DCT手段の一つと前記すくなくとも一つの選択器
    手段の一つとの間に配置され、前記付加的DCT手段の出
    力に接続された第一の入力と選択器手段の第二の出力に
    接続された第二の入力と前記選択器手段の入力に接続さ
    れた出力とを有する、請求項55記載の装置。
  57. 【請求項５７】前記選択手段は： 前記DQT手段に接続された第一の入力と、選択信号を受
    け取るための第二の入力と、ダミーシグナルを受け取る
    ための第三の入力と、出力とを有する第一の選択マルチ
    プレクサと； 対応する選択マルチプレクサの出力に接続された第一の
    入力と、選択信号を受け取るための第二の入力と、ダミ
    ーシグナルを受け取るための第三の入力と、出力とを有
    する付加的選択マルチプレクサと、 を具備する、請求項56記載の装置。
  58. 【請求項５８】前記選択手段はさらに： 前記付加的選択マルチプレクサの最終選択マルチプレク
    サの出力に接続された入力と出力とを有するジグザクス
    キャンシリアライザと； 前記ジグザクスキャンシリアライザの出力に接続された
    入力と、出力とを有するバリュー・リムーバル・ロジッ
    ク手段と； 前記バリュー・リムーバル・ロジック手段の出力に接続
    された入力と、出力とを有するコード参照テーブル手段
    と、 を具備する、請求項57記載の装置。
  59. 【請求項５９】画素データのブロックおよびその画素デ
    ータの構成サブブロックであって少なくとも一つの所定
    のレベルのサブブロックについてディスクリート・コサ
    イン変換（DCT）オペレーションを行い、ACおよびDC D
    CT係数値の対応するブロック及びサブブロックを提供す
    ることによって画素データの画像ブロックが処理され、
    DC DCT係数値の前記サブブロックについて一連のすく
    なくとも一つの付加的DCTオペレーションをおこなうこ
    とによって前記DC DCT係数値がさらに処理される画像
    デコーダにおいて、 前記処理されたDC DCT係数値を表す信号を受け取るた
    めの入力と、出力とを有するデコーダ手段と； 前記デコーダ手段の出力に接続された入力を有する逆デ
    ィスクリート・カドツリー手段と； を具備する前記処理されたDC DCT係数値をデコードす
    るためのサブシステムであって、 前記逆ディスクリート・カドツリー手段は： 第一の選択器手段と付加的選択器手段を含む複数の選択
    器手段であって、第一の選択器は前記処理されたDC DC
    T係数値を表す信号を受け取るための入力を有し、付加
    的選択器手段は入力と出力を有する、複数の選択器手段
    と； 前記複数の選択器手段の間に配置され、対応する選択器
    手段の出力に接続された入力を有するすくなくとも一つ
    の逆ディスクリート・コサイン変換手段と、 を具備する、 前記処理されたDC DCT係数値をデコードするためのサ
    ブシステム。
  60. 【請求項６０】前記選択器手段はさらに第二の出力を有
    し、 前記ディスクリート・カドツリー手段はさらに： タイミング信号を受け取るための入力と、対応する逆デ
    ィスクリート・コサイン変換手段の出力に接続された第
    二の入力と、対応する選択器手段の第二の出力に接続さ
    れた第３の入力とを有するすくなくとも一つのマルチプ
    レクサ手段と、 を具備する、請求項59記載の装置。
  61. 【請求項６１】前記デコーダ手段は： 前記処理されたDC DCT係数値を表す信号を受け取るた
    めの入力と出力とを有するデコード参照テーブル手段
    と； 前記デコード参照テーブル手段の出力に接続された第一
    の入力と、選択信号を受け取るための第二の入力と、出
    力とを有する値挿入ロジック手段と； 前記挿入ロジック手段の出力に接続された第一の入力
    と、選択信号を受け取るための第二の入力と、出力とを
    有する逆ジグザクスキャン挿入ロジック手段と； 前記逆ジグザクスキャン挿入ロジック手段と出力に接続
    された入力と、出力とを有する逆量子化器手段と、 を具備する、請求項60記載の装置。
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