JP3142277B2 - イメージセンサ - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ファクシミリやイメージスキャーナ等にお
ける画像読取り部に用いられるイメージセンサに係り、
特に薄膜半導体により構成される光電変換素子を用いた
等倍型イメージセンサに関する。
ける画像読取り部に用いられるイメージセンサに係り、
特に薄膜半導体により構成される光電変換素子を用いた
等倍型イメージセンサに関する。
（従来の技術） 近年、ファクシミリやイメージスキャナ等の電子事務
機器の普及に伴ない、小型で低コストの画像読取り装置
の需要が高まっている。そこで、原稿に直接接触できる
とともに、結像光学系の不要となるか、もしくは結像光
学長を短かくできる等倍型ラインセンサが注目されてい
る。
機器の普及に伴ない、小型で低コストの画像読取り装置
の需要が高まっている。そこで、原稿に直接接触できる
とともに、結像光学系の不要となるか、もしくは結像光
学長を短かくできる等倍型ラインセンサが注目されてい
る。
等倍型ラインセンサは、実際の原稿と同程度の読取り
長を有し、多数の光電変換素子を高密度に配列形成して
所望の解像度を達成している。また、従来のイメージセ
ンサでは低コストのラインセンサを実現させるために、
多数の光センサを複数のブロックに分割して駆動する、
所謂マトリックス駆動方式を採用することにより、駆動
用回路素子数の削減を図る方式がとられている。
長を有し、多数の光電変換素子を高密度に配列形成して
所望の解像度を達成している。また、従来のイメージセ
ンサでは低コストのラインセンサを実現させるために、
多数の光センサを複数のブロックに分割して駆動する、
所謂マトリックス駆動方式を採用することにより、駆動
用回路素子数の削減を図る方式がとられている。
このようなイメージセンサを用いて原稿等の上の画像
を高速に読取るには、読取るべき画像の濃淡に対応した
入射光強度の時間的変化に対し、光電変換素子から発生
される電気信号が速やかに応答する必要がある。この応
答の度合を光応答速度と呼び、これが速いほど高い品質
で画像を読取ることができる。
を高速に読取るには、読取るべき画像の濃淡に対応した
入射光強度の時間的変化に対し、光電変換素子から発生
される電気信号が速やかに応答する必要がある。この応
答の度合を光応答速度と呼び、これが速いほど高い品質
で画像を読取ることができる。
第５図は従来のマトリックス駆動方式のイメージセン
サの典型的な例を示す回路図である。このイメージセン
サでは、（Ｍ×Ｎ）個の光電変換素子PC11〜PCMNからの
信号を順次読出して信号検出回路DETで検出するため
に、スイッチ素子X1〜XMを順次切換えて第６図に示すよ
うに光電変換素子の各ブロックにパルス状に駆動電圧V1
〜VMを順次印加することでブロック選択を行ない、更に
各ブロックが選択されている期間中に、スイッチ素子Y1
〜YNを順次切換えて光電変換素子PC11〜PCMNを信号検出
回路DETに接続している。
サの典型的な例を示す回路図である。このイメージセン
サでは、（Ｍ×Ｎ）個の光電変換素子PC11〜PCMNからの
信号を順次読出して信号検出回路DETで検出するため
に、スイッチ素子X1〜XMを順次切換えて第６図に示すよ
うに光電変換素子の各ブロックにパルス状に駆動電圧V1
〜VMを順次印加することでブロック選択を行ない、更に
各ブロックが選択されている期間中に、スイッチ素子Y1
〜YNを順次切換えて光電変換素子PC11〜PCMNを信号検出
回路DETに接続している。
ここで、等倍型イメージセンサとして必要な大面積の
成膜ができるアモルファスシリコン（以下ａ−Siと略
す）等の薄膜半導体を用いて光電変換素子を形成した場
合、光電変換素子の光応答特性が悪く、過渡的電流成分
が発生する。また、入射光強度に対応する信号の直線性
を示すγ値が１よりかなり小さくなってしまい、直線性
も悪い。従って、画質の良い読取りが難しい。
成膜ができるアモルファスシリコン（以下ａ−Siと略
す）等の薄膜半導体を用いて光電変換素子を形成した場
合、光電変換素子の光応答特性が悪く、過渡的電流成分
が発生する。また、入射光強度に対応する信号の直線性
を示すγ値が１よりかなり小さくなってしまい、直線性
も悪い。従って、画質の良い読取りが難しい。
さらに、第５図のようなイメージセンサでは、パルス
状の駆動電圧V1〜VMの印加に伴なって流れる電流に基づ
いて信号検出回路DETから出力される信号出力Soutの波
形は、第６図のようになる。この信号出力Soutの波形の
うち、包絡線Ａは駆動電圧の印加直後に対応し、最も過
渡的電流成分が大きい。包絡線Ｂは駆動電圧印加より時
間経過したものに対応し、過渡的電流成分はＡよりかな
り小さくなっている。このため、１ラインの走査におい
て光電変換素子からの信号が光応答速度、γ値ともに各
光電変換素子間でばらつきを生じることになり、良好な
画質を得ることが困難となる。
状の駆動電圧V1〜VMの印加に伴なって流れる電流に基づ
いて信号検出回路DETから出力される信号出力Soutの波
形は、第６図のようになる。この信号出力Soutの波形の
うち、包絡線Ａは駆動電圧の印加直後に対応し、最も過
渡的電流成分が大きい。包絡線Ｂは駆動電圧印加より時
間経過したものに対応し、過渡的電流成分はＡよりかな
り小さくなっている。このため、１ラインの走査におい
て光電変換素子からの信号が光応答速度、γ値ともに各
光電変換素子間でばらつきを生じることになり、良好な
画質を得ることが困難となる。
このような画質劣化の要因となる過渡電流成分の発生
メカニズムは、薄膜半導体には多数のトラップ準位があ
り、ここにトラップされていたキャリアが光電変換素子
への電圧印加に伴なう半導体内部の電界変化により伝導
帯に放出され信号電流として寄与するようになり、光の
入射を停止した後にも残像電流として流れ続けるためで
あると推測される。
メカニズムは、薄膜半導体には多数のトラップ準位があ
り、ここにトラップされていたキャリアが光電変換素子
への電圧印加に伴なう半導体内部の電界変化により伝導
帯に放出され信号電流として寄与するようになり、光の
入射を停止した後にも残像電流として流れ続けるためで
あると推測される。
（発明が解決しようとする課題） 上述したように、従来の薄膜半導体により構成された
光電変換素子を用いるイメージセンサでは、光電変換素
子にパルス状の駆動電圧が印加された際の光応答特性及
び光電変換素子の直線性が悪く、またこれらの特性が各
光電変換素子間でばらつくため、画像を品質よく読取る
ことが難しいという問題があった。
光電変換素子を用いるイメージセンサでは、光電変換素
子にパルス状の駆動電圧が印加された際の光応答特性及
び光電変換素子の直線性が悪く、またこれらの特性が各
光電変換素子間でばらつくため、画像を品質よく読取る
ことが難しいという問題があった。
本発明は、パルス状の駆動電圧印加に伴ない生じる光
電変換素子の光応答速度の低下や直線性の低下を防止
し、高速で高画質のイメージセンサを提供することを目
的とする。
電変換素子の光応答速度の低下や直線性の低下を防止
し、高速で高画質のイメージセンサを提供することを目
的とする。
［発明の構成］ （課題を解決するための手段） 本発明は上記目的を達成するため、少なくとも一対の
主電極と薄膜半導体層とを有する光電変換素子を配列し
て構成され、光電変換素子から入射光に対応して発生さ
れた発生された電気信号を選択的に読出すイメージセン
サにおいて、光電変換素子の主電極の電位差を実質的に
一定に保つ手段を備えたことを特徴とする。
主電極と薄膜半導体層とを有する光電変換素子を配列し
て構成され、光電変換素子から入射光に対応して発生さ
れた発生された電気信号を選択的に読出すイメージセン
サにおいて、光電変換素子の主電極の電位差を実質的に
一定に保つ手段を備えたことを特徴とする。
光電変換素子の一方の主電極に第１定電位点が共通に
接続され、他方の主電極に第１のスイッチ手段を介して
信号検出手段の複数の入力端子がそれぞれ接続されてい
る基本構成の場合、光電変換素子の一対の主電極の電位
差を実質的に一定に保つ手段は、具体的には光電変換素
子の他方の主電極と第１定電位点とは電位の異なる第２
定電位点との間にそれぞれ接続された複数の第２のスイ
ッチ素子により構成され、さらに信号検出手段は各入力
端子が第２電位点とほぼ同電位に保たれるように構成さ
れる。そして、第１及び第２のスイッチ手段を相補的に
開閉させるようにする。
接続され、他方の主電極に第１のスイッチ手段を介して
信号検出手段の複数の入力端子がそれぞれ接続されてい
る基本構成の場合、光電変換素子の一対の主電極の電位
差を実質的に一定に保つ手段は、具体的には光電変換素
子の他方の主電極と第１定電位点とは電位の異なる第２
定電位点との間にそれぞれ接続された複数の第２のスイ
ッチ素子により構成され、さらに信号検出手段は各入力
端子が第２電位点とほぼ同電位に保たれるように構成さ
れる。そして、第１及び第２のスイッチ手段を相補的に
開閉させるようにする。
また、光電変換素子の主電極の電位差を実質的に一定
に保つ手段の他の具体例としては、複数の光電変換素子
の他方の主電極側より出力された電気信号を選択的に読
出す読出し手段と他方の主電極との間にそれぞれ接続さ
れた複数のゲート接地増幅器により実現される。
に保つ手段の他の具体例としては、複数の光電変換素子
の他方の主電極側より出力された電気信号を選択的に読
出す読出し手段と他方の主電極との間にそれぞれ接続さ
れた複数のゲート接地増幅器により実現される。
（作用） 本発明のように光電変換素子の主電極間の電位差が実
質的に一定に保たれると、光電変換素子を構成するａ−
Siなどの薄膜半導体層の内部電界は常に一定に保たれ、
トラップ準位にトラップされていたキャリアが伝導帯へ
電界放出される様なことは極めて少なくなる。従って、
光電変換素子から出力される残像電流が減少し、入射光
に依存した信号電流は入射光強度の時間的変化に速やか
に応答して流れることが可能になり、光応答特性が向上
してイメージセンサの高速化が図られる。
質的に一定に保たれると、光電変換素子を構成するａ−
Siなどの薄膜半導体層の内部電界は常に一定に保たれ、
トラップ準位にトラップされていたキャリアが伝導帯へ
電界放出される様なことは極めて少なくなる。従って、
光電変換素子から出力される残像電流が減少し、入射光
に依存した信号電流は入射光強度の時間的変化に速やか
に応答して流れることが可能になり、光応答特性が向上
してイメージセンサの高速化が図られる。
また、同時に入射光強度に対する信号電流の直線性の
程度を示すγ値が１に近くなって直線性が向上し、光応
答特性の向上とともに読取り画像の画質も向上する。こ
の直線性の向上する理由は、やはりトラップ準位からの
キャリアの電界放出が小さいためであると思われる。
程度を示すγ値が１に近くなって直線性が向上し、光応
答特性の向上とともに読取り画像の画質も向上する。こ
の直線性の向上する理由は、やはりトラップ準位からの
キャリアの電界放出が小さいためであると思われる。
すなわち、キャリアの放出されたトラップ準位は空に
なっているため、伝導キャリアが再トラップされて伝導
に寄与しなくなる確率は高くなる。光導電半導体では、
一般に再結合速度が伝導キャリア密度に比例した場合に
γ＝１となり、入射光強度に比例した、つまり直線関係
にある信号電流が得られる。ここで、電界放出による空
のトラップ準位があると、再トラップ、そして再結合さ
れる確率がより高くなり、通常の電界放出のない伝導キ
ャリア密度に対応した速度以上に再結合速度が大きくな
るため、γ値が１より小さくなるものと考えられる。本
発明ではトラップ準位からのキャリアの電界放出が少な
いため、γ値は１に近くなるのである。
なっているため、伝導キャリアが再トラップされて伝導
に寄与しなくなる確率は高くなる。光導電半導体では、
一般に再結合速度が伝導キャリア密度に比例した場合に
γ＝１となり、入射光強度に比例した、つまり直線関係
にある信号電流が得られる。ここで、電界放出による空
のトラップ準位があると、再トラップ、そして再結合さ
れる確率がより高くなり、通常の電界放出のない伝導キ
ャリア密度に対応した速度以上に再結合速度が大きくな
るため、γ値が１より小さくなるものと考えられる。本
発明ではトラップ準位からのキャリアの電界放出が少な
いため、γ値は１に近くなるのである。
さらに、光電変換素子の一対の主電極間の電位差を実
質的に一定に保つことは、全ての光電変換素子を同一条
件にすることであるため、素子間で光応答速度やγ値が
ばらつくという現象は発生せず、この点でも良好な読取
り画質が得られる。
質的に一定に保つことは、全ての光電変換素子を同一条
件にすることであるため、素子間で光応答速度やγ値が
ばらつくという現象は発生せず、この点でも良好な読取
り画質が得られる。
（実施例） 以下、本発明の実施例を図面を参照して詳細に説明す
る。第１図は本発明の一実施例を説明するための回路
図、第２図は第１図中の信号検出回路DETの回路図、第
３図は第１図及び第２図の動作を説明するタイミング図
である。
る。第１図は本発明の一実施例を説明するための回路
図、第２図は第１図中の信号検出回路DETの回路図、第
３図は第１図及び第２図の動作を説明するタイミング図
である。
第１図に示すイメージセンサは、同一基板上に薄膜に
より形成された（Ｍ×Ｎ）個の光電変換素子PC11〜P
CMN、これと同数の第１のスイッチ手段である読出しス
イッチ用薄膜トランジスタTR11〜TRMN、同じく同数の第
２のスイッチ手段である接地スイッチ用薄膜トランジス
タTG11〜TGMN、及びＮ本の共通信号出力線LC1〜LCNと、
シフトレジスタSR及び信号検出回路DETとにより構成さ
れている。光電変換素子PC11〜PCMN及び薄膜トランジス
タTR11〜TRMN,TG11〜TGMNは、それぞれＭ個のブロックB
1〜BMに分割されている。
より形成された（Ｍ×Ｎ）個の光電変換素子PC11〜P
CMN、これと同数の第１のスイッチ手段である読出しス
イッチ用薄膜トランジスタTR11〜TRMN、同じく同数の第
２のスイッチ手段である接地スイッチ用薄膜トランジス
タTG11〜TGMN、及びＮ本の共通信号出力線LC1〜LCNと、
シフトレジスタSR及び信号検出回路DETとにより構成さ
れている。光電変換素子PC11〜PCMN及び薄膜トランジス
タTR11〜TRMN,TG11〜TGMNは、それぞれＭ個のブロックB
1〜BMに分割されている。
光電変換素子PC11〜PCMNはこの例では光導電素子であ
り、一対の主電極と、これらの主電極の間に形成された
ａ−Siからなる薄膜半導体層を有し、原稿面からの入射
光に対応して電気信号（信号電流）を発生する。光電変
換素子PC11〜PCMNの一方の主電極は、第１低電位点であ
る電源Vbに共通に接続され、他方の主電極は薄膜トラン
ジスタTR11〜TRMN及び共通信号出力線LC1〜LCNを介して
信号検出回路DETに接続されている。
り、一対の主電極と、これらの主電極の間に形成された
ａ−Siからなる薄膜半導体層を有し、原稿面からの入射
光に対応して電気信号（信号電流）を発生する。光電変
換素子PC11〜PCMNの一方の主電極は、第１低電位点であ
る電源Vbに共通に接続され、他方の主電極は薄膜トラン
ジスタTR11〜TRMN及び共通信号出力線LC1〜LCNを介して
信号検出回路DETに接続されている。
読出しスイッチ用薄膜トランジスタTR11〜TRMNのゲー
ト電極はブロックB1〜BM毎に共通接続され、その各共通
接続部にシフトレジスタSRの出力X1〜XMが供給される。
読出しスイッチ用薄膜トランジスタTR11〜TRMNのオンに
より選択されたブロックの光電変換素子からの信号電流
i1〜iNが第３図に示すように信号検出回路DETにより検
出され、電圧信号に変換されて信号出力Soutとして出力
される。信号検出回路DETの内部構成及び動作について
は後に詳細に説明するが、この検出回路DETの入力端子
の電位は、ここでは接地電位近傍に保たれているものと
する。
ト電極はブロックB1〜BM毎に共通接続され、その各共通
接続部にシフトレジスタSRの出力X1〜XMが供給される。
読出しスイッチ用薄膜トランジスタTR11〜TRMNのオンに
より選択されたブロックの光電変換素子からの信号電流
i1〜iNが第３図に示すように信号検出回路DETにより検
出され、電圧信号に変換されて信号出力Soutとして出力
される。信号検出回路DETの内部構成及び動作について
は後に詳細に説明するが、この検出回路DETの入力端子
の電位は、ここでは接地電位近傍に保たれているものと
する。
接地スイッチ用薄膜トランジスタTG11〜TGMNは本発明
に基づいて新たに設けられたもので、ゲート電極はブロ
ックB1〜BM毎に共通接続され、その各共通接続部にシフ
トレジスタSRの出力▲▼〜▲▼が供給される。
第３図に示すように、シフトレジスタSRの出力X1〜XMと
▲▼〜▲▼は、互いに反転の関係にある。従っ
て、読出しスイッチ用薄膜トランジスタTR11〜TRMNと、
接地スイッチ用TG11〜TGMNとは、相補的にオン／オフ制
御される。
に基づいて新たに設けられたもので、ゲート電極はブロ
ックB1〜BM毎に共通接続され、その各共通接続部にシフ
トレジスタSRの出力▲▼〜▲▼が供給される。
第３図に示すように、シフトレジスタSRの出力X1〜XMと
▲▼〜▲▼は、互いに反転の関係にある。従っ
て、読出しスイッチ用薄膜トランジスタTR11〜TRMNと、
接地スイッチ用TG11〜TGMNとは、相補的にオン／オフ制
御される。
接地スイッチ用薄膜トランジスタTG11〜TGMNは、第３
図に示すように、読出し時以外の期間にはオンになっ
て、光電変換素子PC11〜PCMNの他方の主電極を第２定電
位点である接地点に接続するため、光電変換素子PC11〜
PCMNの両主電極間の電位差が常に一定（この場合、電源
Vbの電圧に等しい）に保たれる。これにより前述した通
り光応答特性が良く、またγ値が１に近く、さらに光応
答特性及びγ値が各光電変換素子毎にばらつくという問
題が回避され、高速・高画質のイメージセンサが実現さ
れている。
図に示すように、読出し時以外の期間にはオンになっ
て、光電変換素子PC11〜PCMNの他方の主電極を第２定電
位点である接地点に接続するため、光電変換素子PC11〜
PCMNの両主電極間の電位差が常に一定（この場合、電源
Vbの電圧に等しい）に保たれる。これにより前述した通
り光応答特性が良く、またγ値が１に近く、さらに光応
答特性及びγ値が各光電変換素子毎にばらつくという問
題が回避され、高速・高画質のイメージセンサが実現さ
れている。
すなわち、光電変換素子PC11〜PCMNの主電極間の電位
差が一定に保たれることによって、薄膜半導体層の内部
電界も一定に保たれる結果、従来のようにトラップ準位
にトラップされていたキャリアが伝導帯へ電界放出され
ることは極めて少なくなる。これにより、光電変換素子
PC11〜PCMNからに入射光の停止後に流れる信号電流（残
像電流）が減少し、信号電流は入射光強度の時間的変化
に速やかに応答するようになり、光応答特性が向上す
る。このため、画像を高速で読取ることが可能となる。
差が一定に保たれることによって、薄膜半導体層の内部
電界も一定に保たれる結果、従来のようにトラップ準位
にトラップされていたキャリアが伝導帯へ電界放出され
ることは極めて少なくなる。これにより、光電変換素子
PC11〜PCMNからに入射光の停止後に流れる信号電流（残
像電流）が減少し、信号電流は入射光強度の時間的変化
に速やかに応答するようになり、光応答特性が向上す
る。このため、画像を高速で読取ることが可能となる。
また、このようにトラップ準位からの伝導体へのキャ
リアの電界放出が少なくなることで、前述の理由により
光電変換素子PC11〜PCMNのγ値が１に近くなる。すなわ
ち、光電変換素子PC11〜PCMNの入射光強度に対する信号
電流との直線性が向上することによって、信号検出回路
DETからの信号出力Soutの品質が向上し、この信号出力S
outを処理して画像として再現した場合に、階調特性の
良好な画像が得られる。
リアの電界放出が少なくなることで、前述の理由により
光電変換素子PC11〜PCMNのγ値が１に近くなる。すなわ
ち、光電変換素子PC11〜PCMNの入射光強度に対する信号
電流との直線性が向上することによって、信号検出回路
DETからの信号出力Soutの品質が向上し、この信号出力S
outを処理して画像として再現した場合に、階調特性の
良好な画像が得られる。
次に、信号検出回路DETの内部構成を第２図により詳
細に説明する。この実施例の信号検出回路DETの特徴
は、共通信号出力線LC1〜LCNを介して入力される信号を
並列に検出することにより信号出力SoutのS/Nを向上さ
せたことと、薄膜トランジスタに要求されるスイッチン
グ速度の低減、およびスイッチングノイズ低減によるS/
Nの向上を図った点にある。
細に説明する。この実施例の信号検出回路DETの特徴
は、共通信号出力線LC1〜LCNを介して入力される信号を
並列に検出することにより信号出力SoutのS/Nを向上さ
せたことと、薄膜トランジスタに要求されるスイッチン
グ速度の低減、およびスイッチングノイズ低減によるS/
Nの向上を図った点にある。
第２図に示す信号検出回路DETにおいて、共通信号出
力線LC1〜LCNからの信号電流i1〜iNは、まず演算増幅器
OA1と積分コンデンサCINT及びリセットスイッチTRRから
なる積分増幅器A1〜ANにより積分されると共に電圧信号
に変換される。ここで、信号検出回路DETの入力端子が
接続された演算増幅器OA1の反転入力端は仮想接地状態
であるから、信号検出回路DETの入力端子の電位は接地
電位、つまり第２定電位点と同電位となる。積分増幅器
A1〜ANの出力信号は、クランプコンデンサCCL、クラン
プスイッチTRCR及び演算増幅器OA2により構成されたク
ランプ回路と、サンプルスイッチTRS、ホールドコンデ
ンサCH及び演算増幅器OA3により構成されたサンプルホ
ールド回路とからなる信号処理部SH1〜SHNにより、積分
増幅器A1〜ANにおけるリセットスイッチTRRより発生す
るスイッチングノイズが除去された形でサンプルホール
ドされた後、スイッチ素子SW1〜SWNにより直列信号に変
換されて信号出力Soutとなる。
力線LC1〜LCNからの信号電流i1〜iNは、まず演算増幅器
OA1と積分コンデンサCINT及びリセットスイッチTRRから
なる積分増幅器A1〜ANにより積分されると共に電圧信号
に変換される。ここで、信号検出回路DETの入力端子が
接続された演算増幅器OA1の反転入力端は仮想接地状態
であるから、信号検出回路DETの入力端子の電位は接地
電位、つまり第２定電位点と同電位となる。積分増幅器
A1〜ANの出力信号は、クランプコンデンサCCL、クラン
プスイッチTRCR及び演算増幅器OA2により構成されたク
ランプ回路と、サンプルスイッチTRS、ホールドコンデ
ンサCH及び演算増幅器OA3により構成されたサンプルホ
ールド回路とからなる信号処理部SH1〜SHNにより、積分
増幅器A1〜ANにおけるリセットスイッチTRRより発生す
るスイッチングノイズが除去された形でサンプルホール
ドされた後、スイッチ素子SW1〜SWNにより直列信号に変
換されて信号出力Soutとなる。
OA機器用イメージセンサとして一般的なA4版またはB4
版の読取り長、解像度８画素/mmのものでは、総画素数
が2,000画素前後であり、ファクシミリのG III規格とし
て一般的な10ms/ラインまたは5ms/ラインで原稿を読取
る場合、１画素当たりの読取り時間は約５μｓ（10ms/
ライン）または2.5μｓ（5ms/ライン）となる。通常の
ａ−Si等による薄膜トランジスタのスイッチング時間
は、10μｓ以上必要であるから、各光電変換素子からの
信号を順次読出す場合の１画素当たりの読取り時間より
も長くなってしまう。
版の読取り長、解像度８画素/mmのものでは、総画素数
が2,000画素前後であり、ファクシミリのG III規格とし
て一般的な10ms/ラインまたは5ms/ラインで原稿を読取
る場合、１画素当たりの読取り時間は約５μｓ（10ms/
ライン）または2.5μｓ（5ms/ライン）となる。通常の
ａ−Si等による薄膜トランジスタのスイッチング時間
は、10μｓ以上必要であるから、各光電変換素子からの
信号を順次読出す場合の１画素当たりの読取り時間より
も長くなってしまう。
しかし、本実施例では光電変換素子PC11〜PCMNからの
信号を１ブロック分ずつ並列に読出すため、読出し時間
はＮ（１ブロック内の光電変換素子の数）倍で良い。例
えばＮ＝32とした場合には、読出し時間は160μｓ（10m
s/ライン）または80μｓ（5ms/ライン）でよく、上記の
薄膜トランジスタのスイッチング時間で十分に対応が可
能である。
信号を１ブロック分ずつ並列に読出すため、読出し時間
はＮ（１ブロック内の光電変換素子の数）倍で良い。例
えばＮ＝32とした場合には、読出し時間は160μｓ（10m
s/ライン）または80μｓ（5ms/ライン）でよく、上記の
薄膜トランジスタのスイッチング時間で十分に対応が可
能である。
また、同様の理由でシフトレジスタSRについても薄膜
トランジスタで同一基板上に構成することもできる。
トランジスタで同一基板上に構成することもできる。
また、信号電流の大きさが同じ場合でも、積分時間を
Ｎ倍にできるため、検出信号電荷量、すなわち信号出力
Soutの大きさもＮ倍となり、S/NがＮ倍に増加する。
Ｎ倍にできるため、検出信号電荷量、すなわち信号出力
Soutの大きさもＮ倍となり、S/NがＮ倍に増加する。
第２図において、積分増幅器A1〜ANのリセット、すな
わちリセットスイッチTRRのオン動作は、第３図に示す
リセット信号φＲによって、光電変換素子PC11〜PCMNの
各ブロックB1〜BMの選択期間の初期に行なわれる。この
理由は、一般に薄膜トランジスタTR11〜TRMN,TG11〜TG
MNのスイッチングスピードが遅く、切換え時には前に選
択されたブロックからの信号電流成分が積分コンデンサ
CINTに残留していることから、このタイミングで積分増
幅器A1〜ANをリセットすることにより、この残留成分を
少なくして空間分解能を良好になるためである。また、
積分増幅器の形式では、通常のＩ−Ｖ（電流−電圧）変
換増幅器の形式に比べ信号電荷量が大きくなり、S/Nが
向上するという利点があるが、信号が小さい場合にはリ
セットスイッチTRRから発生するスイッチングノイズ成
分が無視できなくなってくる。このスイッチングノイズ
成分の影響を除去するのが前記のクランプ回路であり、
リセットスイッチTRRのオフ後に、第３図に示すクラン
プパルスφCLによりクランプスイッチTRCLをオフして、
第３図のVINTに示すように、この時点での積分増幅器A1
〜ANの出力値を基準レベルとすることにより、スイッチ
ングノイズ成分を除去している。
わちリセットスイッチTRRのオン動作は、第３図に示す
リセット信号φＲによって、光電変換素子PC11〜PCMNの
各ブロックB1〜BMの選択期間の初期に行なわれる。この
理由は、一般に薄膜トランジスタTR11〜TRMN,TG11〜TG
MNのスイッチングスピードが遅く、切換え時には前に選
択されたブロックからの信号電流成分が積分コンデンサ
CINTに残留していることから、このタイミングで積分増
幅器A1〜ANをリセットすることにより、この残留成分を
少なくして空間分解能を良好になるためである。また、
積分増幅器の形式では、通常のＩ−Ｖ（電流−電圧）変
換増幅器の形式に比べ信号電荷量が大きくなり、S/Nが
向上するという利点があるが、信号が小さい場合にはリ
セットスイッチTRRから発生するスイッチングノイズ成
分が無視できなくなってくる。このスイッチングノイズ
成分の影響を除去するのが前記のクランプ回路であり、
リセットスイッチTRRのオフ後に、第３図に示すクラン
プパルスφCLによりクランプスイッチTRCLをオフして、
第３図のVINTに示すように、この時点での積分増幅器A1
〜ANの出力値を基準レベルとすることにより、スイッチ
ングノイズ成分を除去している。
一方、前記のサンプルホールド回路は、第３図のサン
プルパルスφSHにより動作することにより、クランプ回
路の出力を次のサンプルパルスのタイミングまでホール
ドする。このサンプルホールド回路は、特に並列信号を
スイッチ素子SW1〜SWNにより直列信号に変換する場合に
有用であって、信号出力Soutを時間的に連続して取り出
すことが可能となるため、信号出力Soutが供給されるセ
ット側の信号処理部の負担を低減させる効果を持つ。
プルパルスφSHにより動作することにより、クランプ回
路の出力を次のサンプルパルスのタイミングまでホール
ドする。このサンプルホールド回路は、特に並列信号を
スイッチ素子SW1〜SWNにより直列信号に変換する場合に
有用であって、信号出力Soutを時間的に連続して取り出
すことが可能となるため、信号出力Soutが供給されるセ
ット側の信号処理部の負担を低減させる効果を持つ。
なお、上記の実施例では読出しスイッチ用薄膜トラン
ジスタTR11〜TRMNと、接地スイッチ用薄膜トランジスタ
TG11〜TGMNとを相補的に、つまりオン／オフ関係が逆に
なるように動作させているが、読出し時間が満足される
範囲でTR11〜TRMNのオン抵抗に比べTG11〜TGMNのオン抵
抗を同等程度以上に大きくし、且つ光電変換素子PC11〜
PCMNの明抵抗に対して無視できる程度に小さくすれば、
接地スイッチ用薄膜トランジスタTG11〜TGMNはオンのま
までもよい。これによって、シフトレジスタSRからの出
力線の数を1/2にすることができる。この場合、上記の
実施例に比べ設計の自由度は小さくなるが、光電変換素
子PC11〜PCMNには実質的に一定の電圧が印加されること
になる。また、この場合には接地用薄膜トランジスタTG
11〜TGMNを抵抗体（例えばn+−ａ−Si;リンドープａ−S
iなど）を用いてもよい。
ジスタTR11〜TRMNと、接地スイッチ用薄膜トランジスタ
TG11〜TGMNとを相補的に、つまりオン／オフ関係が逆に
なるように動作させているが、読出し時間が満足される
範囲でTR11〜TRMNのオン抵抗に比べTG11〜TGMNのオン抵
抗を同等程度以上に大きくし、且つ光電変換素子PC11〜
PCMNの明抵抗に対して無視できる程度に小さくすれば、
接地スイッチ用薄膜トランジスタTG11〜TGMNはオンのま
までもよい。これによって、シフトレジスタSRからの出
力線の数を1/2にすることができる。この場合、上記の
実施例に比べ設計の自由度は小さくなるが、光電変換素
子PC11〜PCMNには実質的に一定の電圧が印加されること
になる。また、この場合には接地用薄膜トランジスタTG
11〜TGMNを抵抗体（例えばn+−ａ−Si;リンドープａ−S
iなど）を用いてもよい。
第４図は本発明の他の実施例を説明するための回路図
である。この実施例では、光電変換素子PC11〜PCMNの両
主電極の電位差を一定にするために、光電変換素子PC11
〜PCMNの他方の主電極と読出しスイッチ用薄膜トランジ
スタTR11〜TRMNとの間に、薄膜トランジスタTGG11〜TGG
MNからなるゲート接地増幅器を挿入している。なお、
「ゲート接地増幅器」はバイポーラトランジスタの「ベ
ース接地増幅器」に対応し、入力インピーダンスが小さ
く、従って入力端（ソース）の電位がほとんど一定であ
り、出力インピーダンス、つまりドレインから見たイン
ピーダンスが極めて大きいという特徴を持ち、入力電流
≒出力電流になる。
である。この実施例では、光電変換素子PC11〜PCMNの両
主電極の電位差を一定にするために、光電変換素子PC11
〜PCMNの他方の主電極と読出しスイッチ用薄膜トランジ
スタTR11〜TRMNとの間に、薄膜トランジスタTGG11〜TGG
MNからなるゲート接地増幅器を挿入している。なお、
「ゲート接地増幅器」はバイポーラトランジスタの「ベ
ース接地増幅器」に対応し、入力インピーダンスが小さ
く、従って入力端（ソース）の電位がほとんど一定であ
り、出力インピーダンス、つまりドレインから見たイン
ピーダンスが極めて大きいという特徴を持ち、入力電流
≒出力電流になる。
また、本実施例では読出しスイッチ用薄膜トランジス
タTR11〜TRMNの一端と接地間に蓄積容量C11〜CMNを設け
ることによって、所謂「蓄積モード動作」を可能ならし
めている。蓄積モード動作ては、周知のように１ライン
走査期間（例えば10ms,5ms）の間、光電変換素子PC11〜
PCMNからの信号電流を蓄積容量C11〜CMNにそれぞれ蓄積
しておくものであり、信号電流が同じであってもより多
くの信号電荷量が得られ、S/Nが格段に向上するという
利点をもつ動作方式である。
タTR11〜TRMNの一端と接地間に蓄積容量C11〜CMNを設け
ることによって、所謂「蓄積モード動作」を可能ならし
めている。蓄積モード動作ては、周知のように１ライン
走査期間（例えば10ms,5ms）の間、光電変換素子PC11〜
PCMNからの信号電流を蓄積容量C11〜CMNにそれぞれ蓄積
しておくものであり、信号電流が同じであってもより多
くの信号電荷量が得られ、S/Nが格段に向上するという
利点をもつ動作方式である。
マトリックス駆動方式のイメージセンサに蓄積モード
を採用した公知例はあるが、光電変換素子の電極間電圧
が蓄積容量への信号電荷の蓄積により概略のこぎり波状
に変化してしまい、前述のように高速化を阻んでいた。
を採用した公知例はあるが、光電変換素子の電極間電圧
が蓄積容量への信号電荷の蓄積により概略のこぎり波状
に変化してしまい、前述のように高速化を阻んでいた。
これに対し、本実施例においては光電変換素子PC11〜
PCMNと蓄積容量C11〜CMNとの間に薄膜トランジスタTGG
11〜TGGMNによるゲート接地増幅器を設けることによ
り、蓄積容量C11〜CMNの電圧変化の影響を受けずに光電
変換素子PC11〜PCMNの主電極間の電位差を一定に保つこ
とができる。これにより蓄積モード動作の利点であるS/
Nの向上とともに、低残像、つまり光応答特性が良く、
γ値が１に近く高画質という本発明の効果が期待でき
る。
PCMNと蓄積容量C11〜CMNとの間に薄膜トランジスタTGG
11〜TGGMNによるゲート接地増幅器を設けることによ
り、蓄積容量C11〜CMNの電圧変化の影響を受けずに光電
変換素子PC11〜PCMNの主電極間の電位差を一定に保つこ
とができる。これにより蓄積モード動作の利点であるS/
Nの向上とともに、低残像、つまり光応答特性が良く、
γ値が１に近く高画質という本発明の効果が期待でき
る。
なお、本実施例ではゲート接地増幅器を用いたが、例
えば薄膜トランジスタによる演算増幅器を用いてもよ
い。
えば薄膜トランジスタによる演算増幅器を用いてもよ
い。
また、以上の実施例では光電変換素子として光導電素
子を示したが、光起電力素子や制御電極付き光導電素子
（薄膜トランジスタ構成セルなど）を用いたイメージセ
ンサにも、本発明を適用することができる。
子を示したが、光起電力素子や制御電極付き光導電素子
（薄膜トランジスタ構成セルなど）を用いたイメージセ
ンサにも、本発明を適用することができる。
その他、本発明は種々変形して実施することが可能で
ある。
ある。
［発明の効果］ 本発明によるイメージセンサによれば、光電変換素子
の主電極間の電位差の変化に伴なう残像の増加（光応答
の悪化）、γ値の低下、及び光応答特性やγ値の素子間
ばらつきなどの問題が解消され、高速・高画質の画像読
取りが可能となる。
の主電極間の電位差の変化に伴なう残像の増加（光応答
の悪化）、γ値の低下、及び光応答特性やγ値の素子間
ばらつきなどの問題が解消され、高速・高画質の画像読
取りが可能となる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図における信号検出回路の回路図、第３図は第１図及び
第２図の動作を示すタイミング図、第４図は本発明の他
の実施例を示す回路図、第５図は従来のイメージセンサ
の例を示す回路図、第６図は第５図の動作を示すタイミ
ング図である。 PC11〜PCMN……光電変換素子 TR11〜TRMN……読出しスイッチ用薄膜トランジスタ（第
１のスイッチ手段） TG11〜TGMN……接地スイッチ用薄膜トランジスタ（第２
のスイッチ手段） SR……シフトレジスタ LC1〜LCN……共通信号出力線 DET……信号検出回路 TGG11〜TGGMN……ゲート接地増幅器を構成する薄膜トラ
ンジスタ。
図における信号検出回路の回路図、第３図は第１図及び
第２図の動作を示すタイミング図、第４図は本発明の他
の実施例を示す回路図、第５図は従来のイメージセンサ
の例を示す回路図、第６図は第５図の動作を示すタイミ
ング図である。 PC11〜PCMN……光電変換素子 TR11〜TRMN……読出しスイッチ用薄膜トランジスタ（第
１のスイッチ手段） TG11〜TGMN……接地スイッチ用薄膜トランジスタ（第２
のスイッチ手段） SR……シフトレジスタ LC1〜LCN……共通信号出力線 DET……信号検出回路 TGG11〜TGGMN……ゲート接地増幅器を構成する薄膜トラ
ンジスタ。
フロントページの続き (72)発明者 森 健一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 中村 弘喜 神奈川県川崎市幸区堀川町72番地 株式 会社東芝堀川町工場内 (72)発明者 木原 由美 神奈川県川崎市幸区堀川町72番地 株式 会社東芝堀川町工場内 (56)参考文献 特開 平１−276886（ＪＰ，Ａ) 特開 平２−67085（ＪＰ，Ａ) 特開 昭59−140767（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/028
Claims (3)
- 【請求項１】少なくとも一対の主電極と薄膜半導体層と
を有し、入射光に対応して電気信号を発生する複数の光
電変換素子と、 前記複数の光電変換素子から発生された電気信号を選択
的に読出す読出し手段と、 前記一対の主電極の電位差を実質的に一定に保つ手段と を具備することを特徴とするイメージセンサ。 - 【請求項２】少なくとも一対の主電極と薄膜半導体層と
を有し、一方の主電極が共通の第１定電位点に接続さ
れ、入射光に対応して電気信号を発生する複数の光電変
換素子と、 前記複数の光電変換素子の他方の主電極に一端が接続さ
れた複数の第１のスイッチ手段と、 前記複数の光電変換素子の他方の主電極に一端が接続さ
れ、他端が前記第１定電位点と異なる電位の第２定電位
点に接続された複数の第２のスイッチ手段と、 前記第１及び第２のスイッチ手段を相補的に開閉させる
手段と、 前記複数の第１のスイッチ手段の他端に前記第２定電位
点の電位とほぼ同電位に保たれた複数の入力端子がそれ
ぞれ接続され、前記複数の光電変換素子から発生された
電気信号を検出する検出手段と を具備することを特徴とするイメージセンサ。 - 【請求項３】少なくとも一対の主電極と薄膜半導体層と
を有し、一方の主電極が共通の定電位点に接続され、入
射光に対応して電気信号を発生する複数の光電変換素子
と、 前記複数の光電変換素子の他方の主電極側より出力され
た電気信号を選択的に読出す読出し手段と、 前記複数の光電変換素子の他方の主電極にそれぞれの入
力端が接続され、前記読出し手段にそれぞれの出力端が
接続され、前記一対の主電極の電位差を実質的に一定に
保つための複数のゲート接地増幅器と を具備することを特徴とするイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01169541A JP3142277B2 (ja) | 1989-06-30 | 1989-06-30 | イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01169541A JP3142277B2 (ja) | 1989-06-30 | 1989-06-30 | イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334761A JPH0334761A (ja) | 1991-02-14 |
| JP3142277B2 true JP3142277B2 (ja) | 2001-03-07 |
Family
ID=15888399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01169541A Expired - Fee Related JP3142277B2 (ja) | 1989-06-30 | 1989-06-30 | イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142277B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8097621B2 (en) | 2003-11-24 | 2012-01-17 | Pfizer Inc. | Pyrazolo[4,3-d]pyrimidines as phosphodiesterase inhibitors |
-
1989
- 1989-06-30 JP JP01169541A patent/JP3142277B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8097621B2 (en) | 2003-11-24 | 2012-01-17 | Pfizer Inc. | Pyrazolo[4,3-d]pyrimidines as phosphodiesterase inhibitors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334761A (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |