JP3141863B2

JP3141863B2 - 自動利得制御回路およびその制御方法

Info

Publication number: JP3141863B2
Application number: JP10354170A
Authority: JP
Inventors: 達雄金井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-14
Filing date: 1998-12-14
Publication date: 2001-03-07
Anticipated expiration: 2018-12-14
Also published as: JP2000183770A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は受信レベルを制御す
る自動利得制御（Automatic Gain Control：以下、ＡＧ
Ｃと略す。）回路およびＡＧＣ回路制御方法に係わり、
詳細にはバースト信号の受信レベルを安定させるために
利得制御を行うＡＧＣ回路およびその制御方法に関す
る。

【０００２】

【従来の技術】次世代通信網であるファイバ・ツー・ザ
・ホーム（Fiber-To-The-Home：ＦＴＴＨ）システムを
構成する光ファイバによる加入者系光伝送ネットワーク
の１つとして、たとえば受動型光ネットワーク（Passiv
e Optical Network：以下、ＰＯＮと略す。）システム
がある。このＰＯＮシステムでは、光カプラを用いて親
局と子局とが受動型光デバイスによって１：ｎに接続さ
れる。そして、このように構成されたスター型ネットワ
ーク上の遠距離および近距離さまざまに位置する子局か
らバースト信号を受信することになる。

【０００３】このようなＰＯＮシステムでは、システム
を起動する際に、まず最初に親局側の光加入者装置（Op
tical Subscriber Unit：以下、ＯＳＵと略す。）から
子局側の光網終端装置（Optical Network Unit：以下、
ＯＮＵと略す。）へ同期を確立するための通信が行われ
る。たとえば光ファイバのような伝送路１本で信号の伝
送方向である上りおよび下り方向を一定間隔で切り替え
るＴＣＭ（Time Compression Multiplexing）方式で
は、システム起動時において子局側のＯＮＵは親局側の
ＯＳＵからの未知の入力レベルの光バースト信号を受信
することになる。

【０００４】そこでＯＮＵでは、一般にその受信回路内
にＡＧＣ回路を備え、受信信号を増幅する内部の増幅回
路の利得を可変させ、後段の回路の飽和を防ぐことによ
って受信レベルのダイナミックレンジを広くすることが
行われている。

【０００５】図９はこのような従来提案されているＡＧ
Ｃ回路の構成の概要を表わしたものである。このＡＧＣ
回路は、周期性をもつフレーム内で間欠的に受信される
バースト受信信号に対して利得制御を行う。このバース
ト受信信号は、１フレームＦ内にバースト受信信号１０
₁、１０₂、１０₃、・・・を有しているものとする。入
力端子１１から入力されたこのようなバースト受信信号
は、まず可変利得器１２に入力される。可変利得器１２
は、ＡＧＣ制御信号１３に基づいて利得を可変にするこ
とができるようになっている。このような可変の利得で
増幅された可変利得器１２の出力信号１４は、出力端子
１５から出力される。この出力信号１４は、包絡線検波
を行う受信レベル検出器１６に入力される。受信レベル
検出器１６で包絡線検波された検出信号１７は、フィル
タ１８に入力される。フィルタ１８は、搬送波成分を除
去し、その出力信号はアナログ−ディジタル（Analog-D
igital：以下、Ａ／Ｄと略す。）変換器１９に入力され
る。Ａ／Ｄ変換器１９は、タイミング生成回路２０によ
って生成されたＡ／Ｄ変換タイミング信号２１に対応し
て、受信レベル検出器１６によって検出された受信レベ
ルをディジタル信号化したディジタル受信レベル信号２
３データ処理装置２２に供給する。このときタイミング
生成回路２０は、バースト番号２４をデータ処理装置２
２に通知する。

【０００６】このようなディジタル受信レベル信号２３
とこれに対応するバースト番号２４が供給されるデータ
処理装置２２は、バースト番号２４に対応した書込アド
レス２５と、ディジタル受信レベル信号２３に対応する
ＡＧＣ制御電圧値信号２６と、書込指示信号２７とを、
メモリ２８に出力する。これにより、メモリ２８には、
バースト信号２４に対応した書込アドレスにディジタル
受信レベル信号２３に対応したＡＧＣ制御電圧値信号を
保持する。さらにメモリ２８には、タイミング生成回路
２０からはメモリ２８に対する読み出しを行うタイミン
グに合わせて、読出アドレス２９と読出指示信号３０と
が供給され、読出アドレスに記憶されているＡＧＣ制御
電圧値信号を読み出すことができるようになっている。
このようなタイミングを生成するタイミング生成回路２
０は、外部からクロック３１と、フレームパルス３２と
が入力されており、現時点におけるフレーム内の位置を
特定することができ、この特定した時間位置に対応した
各種タイミング信号を生成することができる。メモリ２
８から読み出されたＡＧＣ制御電圧値信号は、ディジタ
ル−アナログ（Digital-Analog：以下、Ｄ／Ａと略
す。）変換器３３によってアナログ信号に変換され、レ
ベル変換器３４を経て所望のＡＧＣ制御電圧値としてＡ
ＧＣ制御信号１３として可変利得変換器１２に供給され
る。

【０００７】そしてバースト信号が受信されると、以前
のフレームのバースト受信信号１０ ₁、１０₂、１０₃、
・・・に基づいてメモリ２８に保持したＡＧＣ制御電圧
信号を用いて、受信したバースト信号ごとに迅速にレベ
ルの均一化を図ることができる。

【０００８】このようなフレーム内のバースト受信信号
を、当該時点よりも以前に受信されたフレーム内の同じ
時間位置のバースト信号に基づいて決定されてメモリに
保持されているＡＧＣ制御電圧により利得制御を行うＡ
ＧＣ回路に関する技術は、たとえば特開平５９−１２３
３０３号公報「バースト受信波受信装置におけるＡＧＣ
制御方式」に開示されている。

【０００９】

【発明が解決しようとする課題】しかしながら従来のＡ
ＧＣ回路では、システム起動時に初期状態として利得を
大きくした場合、受信レベルの大きな信号が入力されて
しまうと、増幅回路に対する利得制御が行われる前に後
段の回路やＡＧＣ回路の一部が飽和してしまう。これに
対処するためにバースト信号に対応することができる広
ダイナミックレンジのＡＧＣ回路では、この飽和状態を
解除するためのリセット信号を必要としていた。すなわ
ち、このようなリセット信号を扱うリセット回路を必要
とするとともに、リセット回路が主にアナログ回路が使
用されるために回路規模が増大するという問題点があ
る。これに対してシステム起動時に初期状態として利得
を小さくした場合、受信レベルの小さい信号が入力され
たとき増幅回路で十分に増幅されないため、その間は検
出した信号の振幅に応じた利得制御を行うことができな
くなるという問題がある。

【００１０】このように入力される信号の受信レベルが
未知である場合、ＡＧＣ回路は効率的に信号を受信する
ことが難しく、また効率的に信号を受信しようとしても
回路規模が大きくなるという問題があった。

【００１１】そこで本発明の目的は、未知の受信レベル
の信号を効率的に受信するとともに、回路規模の小型化
を可能とするＡＧＣ回路およびその制御方法を提供する
ことにある。

【００１２】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）予め決められたデータパターンがフレームご
とに挿入されたバースト信号を増幅する増幅手段と、
（ロ）この増幅手段によって増幅された増幅信号からデ
ータパターンをフレームごとに検出するデータパターン
検出手段と、（ハ）このデータパターン検出手段によっ
て所定のフレーム数連続してデータパターンを検出した
か否かを判別する連続検出判別手段と、（ニ）この連続
検出判別手段によってデータパターンを所定のフレーム
数連続して検出したと判別されるまで順次増幅手段の利
得を順次増大させる利得変更手段とを自動利得制御回路
に具備させる。

【００１３】すなわち請求項１記載の発明では、バース
ト信号に予め決められたデータパターンをフレームごと
に挿入し、これを増幅手段で増幅するようにしている。
そして、この増幅手段によって増幅された増幅信号から
データパターン検出手段で前記データパターンをフレー
ムごとに検出し、連続検出判別手段でこの検出が所定の
フレーム数連続して行われたか否かを判別するようにし
ている。そして、この連続検出判別手段によって所定の
フレーム数連続してデータパターンが検出したと判別さ
れるまで、増幅手段の利得を順次増大させるようにして
いる。

【００１４】請求項２記載の発明では、（イ）予め決め
られたデータパターンがフレームごとに挿入されたバー
スト信号を増幅する増幅手段と、（ロ）この増幅手段に
よって増幅された増幅信号からデータパターンをフレー
ムごとに検出するデータパターン検出手段と、（ハ）こ
のデータパターン検出手段によってデータパターンが検
出されるたびに所定のカウントアップ値になるまでカウ
ントアップする計数手段と、（ニ）データパターン検出
手段によってデータパターンが検出されるたびに予め設
定されたフレーム周期の計時を開始する計時手段と、
（ホ）この計時手段によってフレーム周期の計時を終了
したとき計数手段による計数結果をリセットする計数結
果リセット手段と、（ヘ）計数手段の計数結果がカウン
トアップ値を越えるまで増幅手段の利得を順次増大させ
る利得変更手段とを自動利得制御回路に具備させる。

【００１５】すなわち請求項２記載の発明では、バース
ト信号に予め決められたデータパターンをフレームごと
に挿入し、これを増幅手段で増幅するようにしている。
そして、この増幅手段によって増幅された増幅信号から
データパターン検出手段で前記データパターンをフレー
ムごとに検出されるたびに計数手段で所定のカウントア
ップ値になるまでカウントアップするようにしている。
また、計時手段にはタイムアウト値として予めフレーム
周期を設定し、データパターン検出手段で増幅信号から
データパターンが検出されるたびにリトリガして、再計
時させるようにしている。この計時手段がタイムアウト
になると、計数結果リセット手段で計数手段の計数結果
をリセットさせることによって、計時手段に設定されて
いるカウントアップ値のフレーム数連続してデータパタ
ーンが検出されたか否かを判別するようにしている。そ
して、この連続検出判別手段によって所定のフレーム数
連続してデータパターンが検出したと判別されるまで、
増幅手段の利得を順次増大させるようにしている。

【００１６】請求項３記載の発明では、請求項１または
請求項２記載の自動利得制御回路で、利得変更手段は所
定の周期ごとにカウントアップすることによって増幅手
段の利得を順次増大させることを特徴としている。

【００１７】すなわち請求項３記載の発明では、利得変
更手段に所定の周期ごとにカウントアップすることによ
って増幅手段の利得を順次増大させるようにしたので、
ディジタル回路からなる簡易な回路構成で実現でき、回
路規模の小型化に貢献することができるようになる。

【００１８】請求項４記載の発明では、請求項１または
請求項２記載の自動利得制御回路で、利得変更手段は所
定の時定数の積分回路によって増幅手段の利得を順次増
大させることを特徴としている。

【００１９】すなわち請求項４記載の発明では、利得変
更手段は所定の時定数の積分回路によって増幅手段の利
得を順次増大させるようにしたので、オペアンプなどの
低コストの部品で構成することができるようになる。

【００２０】請求項５記載の発明では、請求項１〜請求
項４記載の自動利得制御回路で、増幅手段は初期状態の
利得が最小であることを特徴としている。

【００２１】すなわち請求項５記載の発明では、増幅手
段の初期状態は利得が最小になるようにしたので、入力
される信号が未知のレベルであることから、利得が大き
すぎて後段の回路が飽和したり、利得が小さすぎて受信
できなかったりといった弊害を回避でき、確実かつ効率
的に信号の受信を行うことができるようになる。

【００２２】請求項６記載の発明では、（イ）予め決め
られたデータパターンがフレームごとに挿入されたバー
スト信号を増幅する増幅手段の利得を最小に設定する利
得設定ステップと、（ロ）この利得設定ステップで利得
が最小に設定された増幅手段の利得を順次増大させる利
得変更ステップと、（ハ）この利得変更ステップで利得
が順次増大させられた増幅手段によって増幅された増幅
信号からデータパターンをフレームごとに検出するデー
タパターン検出ステップと、（ニ）このデータパターン
検出ステップで所定のフレーム数連続してデータパター
ンを検出したか否かを判別する連続検出判別ステップ
と、（ホ）この連続検出判別ステップでデータパターン
を所定のフレーム数連続して検出したと判別されたとき
に利得の増大を停止させる利得変更停止ステップとを自
動利得制御回路の制御方法に具備させる。

【００２３】すなわち請求項６記載の発明では、まず利
得設定ステップで、予め決められたデータパターンがフ
レームごとに挿入されたバースト信号を増幅する増幅手
段の利得を最小に設定するようにしている。そして、次
の利得変更ステップで、この利得設定ステップで利得が
最小に設定された増幅手段の利得を順次増大させるよう
にしている。さらに次のデータパターン検出ステップ
で、この利得変更ステップで利得が順次増大させられた
増幅手段によって増幅された増幅信号からデータパター
ンをフレームごとに検出するようにしている。そして、
連続検出判別ステップで、このデータパターン検出ステ
ップで所定のフレーム数連続してデータパターンを検出
したか否かを判別し、続く利得変更停止ステップで、こ
の連続検出判別ステップでデータパターンを所定のフレ
ーム数連続して検出したと判別されたときに利得の増大
を停止させるようにしている。

【００２４】

【発明の実施の形態】

【００２５】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２６】第１の実施例

【００２７】図１は本発明の第１の実施例におけるＡＧ
Ｃ回路の構成の概要を表わしたものである。このＡＧＣ
回路は、入力端子４１から入力された入力信号４２を、
所定の利得で増幅する前置増幅回路４３を備えている。
この入力信号４２は、フレーム化されたデータ伝送単位
に複数のバースト信号から構成されている。そして、１
フレームごとにフレームを識別するために予め決められ
た複数ビットのデータパターンが含まれている。前置増
幅回路４３で適当な振幅まで増幅された前置増幅信号４
４は、可変利得増幅回路４５に入力される。可変利得増
幅回路４５は、可変利得制御信号４６によって利得が可
変になるようになっている。可変利得増幅回路４５で可
変の利得で増幅された可変増幅信号４７は、識別回路４
８に入力される。識別回路４８は、所定の基準電圧と比
較されてディジタル信号に変換される。識別回路４８で
ディジタル化されたディジタル入力信号４９は、リタイ
ミング回路５０に入力される。リタイミング回路５０
は、入力されたディジタル入力信号４９から、クロック
信号５１とこれに同期したデータ信号５２とを生成する
ことができるようになっている。クロック信号５１は、
クロック出力端子５３を介して外部に出力される。デー
タ信号５２は、データ出力端子５４を介して外部に出力
される。

【００２８】これらクロック信号５１およびデータ信号
５２はパターン検出回路５５に入力されている。パター
ン検出回路５５は、クロック信号５１に同期して、上述
した予め決められたデータパターンをデータ信号５２か
ら検出することができるようになっている。このパター
ン検出回路５５は、その検出結果をパターン検出信号５
６としてＡＧＣ制御回路５７に送出する。ＡＧＣ制御回
路５７はこのパターン検出信号５６を参照して、可変利
得増幅回路４５の利得を変更するための可変利得制御信
号４６を生成する。このようなＡＧＣ制御回路５７は、
システム起動時に初期状態として可変利得増幅回路４５
の利得が最小になるようにし、その後可変利得制御信号
４６によって可変利得増幅回路４５の利得を徐々に上げ
るようにする。そして、パターン検出回路５５でデータ
信号５２が既知のデータパターンと一致することで出力
されるパターン検出信号５６に基づき、データパターン
を誤りなく検出できるようになったときに、ＡＧＣ制御
回路５７は可変利得増幅回路４５の利得を固定するよう
に可変利得制御信号４６を生成することを特徴としてい
る。

【００２９】以下では、図１で示したＡＧＣ回路の構成
要部について説明する。まず、リタイミング回路５０の
構成について詳細に説明する。

【００３０】図２はリタイミング回路５０の構成要部の
概要を表わしたものである。ただし、図１に示したＡＧ
Ｃ回路と同一部分には同一符号を付している。リタイミ
ング回路５０では、識別回路４８によってディジタル化
されたディジタル入力信号４９が、第１のＤ型フリップ
フロップ（D-type Flip Flop：以下、Ｄ−ＦＦと略
す。）５８のデータ（Ｄ）端子と、位相制御回路５９に
入力されている。また、リタイミング回路５０は、所定
の周期のクロック信号５１を生成するクロック生成回路
６０を備えている。このクロック信号５１は、第１のＤ
−ＦＦ５８のクロック（ＣＬＫ）入力端子と、位相制御
回路５９に入力されている。位相制御回路５９は、ディ
ジタル入力信号４９とクロック信号５１との位相差を検
出することができるようになっており、この検出した位
相差に応じた位相制御信号６１をクロック生成回路６０
に供給する。第１のＤ−ＦＦ５８は、クロック信号５１
に立ち上がりに同期してディジタル入力信号４９を保持
し、データ出力（Ｑ）端子からデータ信号５２を出力す
る。すなわち、このような構成のリタイミング回路５０
では、ディジタル入力信号４９に同期して変化するクロ
ック信号５１とデータ信号５２とを出力する。

【００３１】次に、パターン検出回路５５の構成につい
て詳細に説明する。

【００３２】図３はパターン検出回路５５の構成要部の
概要を表わしものである。ただし、図１に示したＡＧＣ
回路と同一部分には同一符号を付している。このパター
ン検出回路５５は、予め決められたｎ（ｎは自然数）ビ
ットの固定データパターンを生成するデータパターン設
定回路６２と、シフトレジスタ６３とを備えている。デ
ータパターン設定回路６２から固定的に出力されるｎビ
ットのデータパターンは、１ビットずつ２入力排他的否
定論理和（EXclusive NOR：以下、ＥＸＮＯＲと略
す。）回路６４₁〜６４_nの一方の入力端子に入力されて
いる。リタイミング回路５０で生成されたクロック信号
５１およびデータ信号５２は、シフトレジスタ６３に入
力されている。このシフトレジスタ６３は、シリアルデ
ータとして入力されるデータ信号５２をクロック信号５
１の立ち上がりに同期して１ビットずつシフトし、最終
的にｎビットのパラレルデータをＱ₀〜Ｑ_n-1端子から出
力することができるようになっている。そしてＥＸＮＯ
Ｒ回路６４₁〜６４_nの他方の入力端子に、シフトレジス
タ６３のＱ₀〜Ｑ_n-1端子から出力されるパラレルデータ
を１ビットずつ、ｎビットのデータパターンの１ビット
ずつ対応させて入力させている。各ＥＸＮＯＲ回路６４
₁〜６４_nの出力信号は、ｎ入力論理積（ＡＮＤ）回路６
５に入力されている。ＡＮＤ回路６５の出力信号は、パ
ターン検出信号５６として図１に示すＡＧＣ制御回路５
７に供給される。

【００３３】このような構成により、シフトレジスタ６
３から出力されるｎビットのパラレルデータは、データ
パターン設定回路６２から固定的に出力されるデータパ
ターンと１ビットずつ比較される。ＥＸＮＯＲ回路６４
₁〜６４_nはそれぞれ入力される２信号の論理レベルが同
じときのみ論理レベル“Ｈ”を出力する。したがってｎ
入力ＡＮＤ回路６５の出力であるパターン検出信号５６
は、シフトレジスタ６３から出力されるパラレルデータ
とデータパターンとがｎビット全て同じ論理レベルのと
きにのみ、“Ｈ”レベルを出力する。

【００３４】次に、ＡＧＣ制御回路５７の構成について
詳細に説明する。

【００３５】図４はＡＧＣ制御回路５７の構成要部の概
要を表わしものである。ただし、図１に示したＡＧＣ回
路と同一部分には同一符号を付している。ＡＧＣ制御回
路５７では、パターン検出回路５５から供給されたパタ
ーン検出信号５６はカウンタ６６とタイマ６７に入力さ
れている。カウンタ６６は、入力されるパターン検出信
号５６の立ち上がりに同期して“１”ずつカウントアッ
プし、予め決められているカウントアップ値を越えたと
きに桁上がり信号６８を論理レベル“Ｈ”にする。この
桁上がり信号６８は、ＦＦ６９に対して出力される。Ｆ
Ｆ６９は桁上がり信号６８を保持し、その図示しない反
転出力端子から、保持している桁上がり信号６８の論理
レベルの反転論理であるマスク信号７０を２入力ＡＮＤ
回路７１の一方の入力端子に入力させている。またこの
ＡＧＣ制御回路５７は、発振器７２を備えている。この
発振器７２は、所定の周波数のクロック信号７３を生成
することができるようになっており、この生成されたク
ロック信号７３は２入力ＡＮＤ回路７１の他方の入力端
子に入力されている。こうして２入力ＡＮＤ回路７１に
よりマスク信号７０に応じてクロック信号７３をマスク
したマスククロック信号７４は、カウンタ回路７５に入
力されている。カウンタ回路７５は、マスククロック信
号７４の立ち上がりに同期して“１”ずつ加算し、その
加算結果信号７６をＤ／Ａコンバータ７７に供給する。
Ｄ／Ａコンバータ７７は、入力された加算結果信号７６
をアナログ値に変換して可変利得制御信号４６として出
力する。

【００３６】ところでこのＡＧＣ制御回路５７のタイマ
６７は、予めバーストフレーム周期だけ計時するように
タイムアウト値が設定されている。また、パターン検出
信号５６がリトリガ端子に入力され、この端子にパター
ン検出信号５６の論理レベル“Ｈ”が入力されるたび
に、計時値をリセットして最初からバーストフレーム周
期の計時を開始するようになっている。そして、タイマ
６７が設定されたバーストフレーム周期だけ計時してタ
イムアウトになると、カウンタ６６に対してリセット信
号７８を送出する。これにより、タイマ６７は、バース
ト信号の１周期内に既知のデータパターンを検出できた
か否かを判別することができる。

【００３７】以下では、上述した構成のＡＧＣ回路の動
作について図５に示すタイミングチャートを参照しなが
ら説明する。ここでは子局側のＯＮＵの受信回路に図１
〜図４で示した構成の第１の実施例におけるＡＧＣ回路
が適用されているものとする。また、親局側のＯＳＵか
ら子局側のＯＮＵへの下り方向のバースト信号には、予
め既知のｎビットのデータパターンがバーストフレーム
に挿入されて送信されるものとする。したがって、第１
の実施例におけるパターン検出回路５５のデータパター
ン設定回路６２には、このｎビットのデータパーンが生
成されるように設定されている。

【００３８】図５は第１の実施例におけるＡＧＣ回路の
各部の動作タイミングの概要を表わしたものである。す
なわち同図（ａ）はパターン検出信号５６、同図（ｂ）
はマスク信号７０、同図（ｃ）はマスククロック信号７
４、同図（ｄ）は可変利得制御信号４６、同図（ｅ）は
可変利得制御信号４６によって制御される可変利得増幅
器４５の利得７９を、それぞれ横軸を時間、縦軸をレベ
ルとして示している。まずシステム起動がされた時点８
０で、最初は可変利得増幅器４５の利得が最適ではない
ため、初期状態として可変利得増幅器４５の利得が最小
になるようにしている。すなわちＡＧＣ制御回路５７
で、カウンタ６６、７５をリセットし、Ｄ／Ａコンバー
タ７７の出力電圧である可変利得制御信号４６を最低電
圧にする（図５（ｄ））ことによって、可変利得増幅器
４５の利得が最小になるようにしている（図５
（ｅ））。そしてシステム起動直後からは、入力信号４
２に応じてリタイミング回路５０はクロック信号５１お
よびデータ信号５２を生成する。しかし、当初は上述し
たように可変利得増幅器４５の利得が最適ではないた
め、既知のデータパターンを検出することができない。
図５（ａ）では、本来検出されるべきデータパターンが
検出されないことを示すために、破線で未検出部分８１
として示している。ＡＧＣ制御回路５７では、パターン
検出信号５６が論理レベル“Ｈ”とならないため、カウ
ンタ６６は計数が行われず、またタイマ６７も計時が開
始されないため、カウンタ６６の出力である桁上がり信
号６８は論理レベル“Ｌ”のままとなる。したがってＦ
Ｆ６９は、その図示しない反転出力端子から、反転論理
である論理レベル“Ｈ”のマスク信号７０を２入力ＡＮ
Ｄ回路７１の一方の入力端子に対して供給する（図５の
（ｂ））。マスククロック信号７４は、その間は発振器
７２によって生成されたクロック信号７３をそのまま出
力する（図５の（ｃ））。そしてカウンタ７５で、その
立ち上がりに同期して“１”ずつカウントアップする。
カウンタ７５は、マスククロック信号７４の立ち上がり
に同期してその加算結果をそのまま加算結果信号７６と
してＤ／Ａコンバータ７７に対して出力する。加算結果
信号７６は、Ｄ／Ａコンバータ７７によりその値に応じ
たレベルのアナログ値である可変利得制御信号４６とし
て変換され（図５の（ｄ））、可変利得増幅器４５の利
得を徐々に上げていく（図５の（ｅ））。

【００３９】このようにして時間の経過とともに、徐々
に利得を上げられている可変利得増幅器４５の出力レベ
ルが上がるにつれて、次第に受信信号から既知のデータ
パターンを検出することができるようになる。この場
合、既知のデータパターンが検出されるたびに論理レベ
ル“Ｈ”となるパターン検出信号５６がカウンタ６６に
入力される。カウンタ６６は予めカウントアップ値が決
められており、そのカウントアップ値を超えてカウント
アップされたときに桁上がり信号６８の論理レベルを
“Ｈ”としてＦＦ６９に供給する。したがって、最初の
うちはカウンタ６６のカウント値はカウントアップ値に
達せず、桁上がり信号６８も論理レベル“Ｌ”のままな
ので、可変利得増幅器４５の利得は徐々に上がり続けて
いく（図５の（ｄ）、（ｅ））。

【００４０】また、次第に既知のデータパターンが検出
され始めることによって入力されるパターン検出信号５
６は、タイマ６７にも入力されている。タイマ６７は、
上述したように予めバーストフレーム周期だけ計時する
ようにタイムアウト値が設定されており、リトリガ端子
に論理レベル“Ｈ”のパターン検出信号５６が入力され
るたびに、計時値をリセットして再び計時値“０”から
計時を開始する。したがって、このバーストフレーム周
期以内に論理レベル“Ｈ”のパターン検出信号５６が入
力されないときは、リセット信号７８によりカウンタ６
６のカウント値をリセットさせる。すなわち、１フレー
ムでも既知のデータパターンを検出できないときには、
カウンタ６６のカウント値をリセットするため、たとえ
ばカウンタ６６のカウントアップ値を“１０”と設定し
ている場合、１０フレーム連続して既知のデータパター
ンが検出できなければ、論理レベル“Ｈ”の桁上がり信
号６８をＦＦ６９に供給できないようになっている。

【００４１】そして、さらに時間の経過により利得を上
げられた可変利得増幅器４５によって受信レベルが最適
に近づき、ある所定の数、たとえば１０回以上連続して
既知のデータパターンを検出できたとき、桁上がり信号
６８が論理レベル“Ｈ”となって、マスク信号７０は論
理レベル“Ｌ”となる（図５の（ｂ））。したがって、
発振器７２によって生成されるクロック信号７３をマス
クする（図５の（ｃ））。これにより、カウンタ７５の
カウントアップは行われず、その時点での利得制御信号
４６で、これ以降の可変利得増幅器４５の利得を固定化
する（図５の（ｄ）、（ｅ））。すなわち、この時点８
２がＡＧＣ利得制御収束時点となる。子局側のＯＮＵは
親局側のＯＳＵからの下り方向のバースト信号のみを受
信するため、その下り信号に最適な利得制御が完了した
後は、ＡＧＣ回路を動作させる必要がなくなる。

【００４２】このように第１の実施例におけるＡＧＣ回
路は、予め既知のデータパターンがフレームごとに挿入
されたバースト信号である入力信号４２から、リタイミ
ング回路５０でクロック信号５１とこれに同期したデー
タ信号５２とを生成し、データパターン検出回路５５で
このクロック信号５１に同期してデータ信号５２から既
知のデータパターンを検出するようにしている。このパ
ターン検出回路５５によってデータパターンが検出され
るたびに、カウンタ６６によりカウントアップする。一
方、同時に予めバースト周期にタイムアウト値が設定さ
れているタイマ６７にデータパターンの検出のたびにリ
トリガさせている。したがって、そして初期状態として
利得が最小となるように設定された可変利得制御回路４
５に対して、カウンタ６６に設定されているカウントア
ップ値を超える回数以上連続したフレームでデータパタ
ーンが検出されない限り可変利得増幅器４５の利得を徐
々に上げていくようにしている。一旦、カウントアップ
値を越える回数以上連続したフレームでデータパターン
が検出されたときは、それ以降利得を固定化してＡＧＣ
回路を動作させない。これにより、可変利得増幅器４５
の最適な利得を設定することができるとともに、従来の
ように飽和状態を解除するためのリセット回路を不要と
することができる。また、ＡＧＣ制御回路５７は主にデ
ィジタル回路から構成されているため、回路の規模をよ
り小さくすることができるようになる。

【００４３】第２の実施例

【００４４】図６は本発明の第２の実施例におけるＡＧ
Ｃ回路の構成の概要を表わしたものである。ただし、図
１に示す第１の実施例におけるＡＧＣ回路と同一部分に
は同一符号を付し、適宜説明を省略する。第２の実施例
におけるＡＧＣ回路は、バースト光信号に対応する構成
となっている。すなわち第２の実施例におけるＡＧＣ回
路は、ＰＩＮフォトダイオード（Photo Diode:以下、Ｐ
Ｄと略す。）９０と、トランスインピーダンスアンプ９
１とを備えている。ＰＩＮ−ＰＤ９０は、電源電圧ＶＣ
Ｃにそのカソード端子を接続することで逆バイアスされ
ており、そのアノード端子がトランスインピーダンスア
ンプ９１に接続されている。これにより、バースト光信
号９２がＰＩＮ−ＰＤ９０に入射されると、その光強度
に応じて光電流が発生し、これがトランスインピーダン
スアンプ９１に入力される。トランスインピーダンスア
ンプ９１は、ＰＩＮ−ＰＤ９０がバースト光信号９２の
受光により発生した受光電流を、電気信号に変換する。
トランスインピーダンスアンプ９１は、増幅器９３の入
出力端子間に帰還抵抗９４が接続された構成となってい
る。したがって、帰還抵抗９４の抵抗値に応じてトラン
スインピーダンスアンプ９１によって変換された電気信
号のレベルを変更することもできる。トランスインピー
ダンスアンプ９１によって変換された電気信号は、第１
の実施例における前置増幅信号４４に相当し、可変利得
増幅器４５に入力される。可変利得増幅器４５の出力で
ある可変増幅信号４７は、リミッタアンプ９５に入力さ
れている。リミッタアンプ９５は、後段の回路が飽和し
ないように所定の出力レベルを超えないように出力振幅
値の上限値を設定できるようになっている。リミッタア
ンプ９５の出力は、リミッタアンプ出力信号９６として
ディジタルＰＬＬ（Phase Locked Loop）回路９７に入
力されている。第２の実施例におけるＡＧＣ回路と、第
１の実施例におけるＡＧＣ回路ではこれ以外の部分は同
一であるので、説明を省略する。

【００４５】図７はディジタルＰＬＬ回路９７の構成要
部の概要を表わしたものである。ただし、図６に示した
ＡＧＣ回路と同一部分には同一符号を付している。ディ
ジタルＰＬＬ回路５０では、リミッタアンプ９５によっ
て所定のレベルにまで増幅されたリミッタアンプ出力信
号９６、第２のＤ型フリップフロップ（D-type FlipFlo
p：以下、Ｄ−ＦＦと略す。）９８のデータ（Ｄ）端子
と、位相比較回路９９に入力されている。また、ディジ
タルＰＬＬ回路９７は、所定の周期で互いに位相の異な
る複数のクロック信号を生成する多相クロック生成回路
１００を備えている。多相クロック生成回路１００によ
って生成された互いに位相の異なる複数のクロック信号
は、選択回路１０１によって択一的に選択されクロック
信号５１を出力する。このクロック信号５１は、第２の
Ｄ−ＦＦ９８のクロック（ＣＬＫ）入力端子と、位相比
較回路９９に入力されている。位相比較回路９９は、リ
ミッタアンプ出力信号９６とクロック信号５１との位相
差を検出することができるようになっており、この検出
した位相差に応じた位相差検出信号１０２を選択制御回
路１０３に供給する。選択制御回路１０３は、位相差検
出信号１０２に応じて、多相クロック生成回路１００に
よって生成された互いに位相の異なる複数のクロック信
号の中から択一的に選択するための選択制御信号１０４
を生成し、これを選択回路１０１に供給する。第２のＤ
−ＦＦ９８は、クロック信号５１に立ち上がりに同期し
てリミッタアンプ出力信号９６を保持し、データ出力
（Ｑ）端子からデータ信号５２を出力する。すなわち、
このような構成のディジタルＰＬＬ回路９７では、リミ
ッタアンプ出力信号９６に同期して変化するクロック信
号５１とデータ信号５２とを出力する。

【００４６】このような構成のＡＧＣ回路の動作につい
ては、第１の実施例におけるＡＧＣ回路と同一であるた
め説明を省略する。このように第２の実施例におけるＡ
ＧＣ回路では、バースト光信号について可変利得増幅器
４５の最適な利得を設定することができるとともに、従
来のように飽和状態を解除するためのリセット回路を不
要とすることができる。

【００４７】変形例

【００４８】第１および第２の実施例におけるＡＧＣ回
路のＡＧＣ制御回路では、発振器７２で生成されるクロ
ック信号７３をカウントアップした値をアナログ値に変
換していた。これにより、可変増幅器４５の利得が初期
状態では最小で、次第に利得を上げるような可変利得制
御信号４６を生成することができる。この初期状態に最
小の利得で、徐々に利得を上げるようにするために、オ
ペアンプを使用した積分回路を用いることも可能であ
る。

【００４９】図８は本変形例におけるＡＧＣ制御回路の
構成の概要を表わしたものである。ただし、図４に示し
た第１の実施例におけるＡＧＣ制御回路５７と同一部分
には同一符号を付し、適宜説明を省略する。すなわち本
変形例におけるＡＧＣ制御回路が第１の実施例における
ＡＧＣ制御回路と異なる点は、積分回路１０５を備えて
おり、桁上がり信号６８を保持するＦＦ６９の図示しな
い反転出力端子から、桁上がり信号６９の反転論理であ
るマスク信号７０が入力されている点である。積分回路
１０５は、オペアンプ１０６の反転入力端子には抵抗１
０７およびコンデンサ１０８の一端が接続されている。
このオペアンプの非反転入力端子は接地されている。コ
ンデンサ１０８の他端は、オペアンプ１０８の出力端子
に接続されている。オペアンプ１０８の出力端子は、ピ
ークホールド回路１０９が接続され、検出したオペアン
プ１０８のピーク値を可変利得制御信号４６として出力
することができるようになっている。そして、マスク信
号７０は、抵抗１０７を介してオペアンプ１０６の反転
入力端子に入力されるようになっている。

【００５０】このような構成のＡＧＣ制御回路は、初期
状態あるいは桁上がり信号６８が論理レベル“Ｈ”にな
らない期間は、ＦＦ６９よりマスク信号７０として論理
レベル“Ｈ”が供給されるため、抵抗１０７の抵抗値と
コンデンサ１０８の容量値で決まる時定数で積分され、
次第に可変利得制御信号４６のレベルが上がる。そし
て、桁上がり信号６８が論理レベル“Ｈ”になった時点
で、マスク信号７０が論理レベル“Ｌ”となるので、そ
れまでのピーク値を可変利得制御信号４６として可変利
得増幅器４５の利得を固定化する。

【００５１】なお第１および第２の実施例では、可変利
得増幅器の利得は可変利得制御信号によって制御するよ
うにしていたが、可変利得増幅器の利得をディジタル的
に切り替えられるようにして、カウンタ７５の出力信号
をＤ／Ａコンバータ７７を介さずに直接入力させるよう
にしても良い。

【００５２】なお第１および第２の実施例では、可変利
得増幅器の利得のみを可変利得制御信号によって制御す
るようにしていたが、これに限定されるものではない。
たとえば、トランスインピーダンスアンプの帰還抵抗で
あるトランスインピーダンス抵抗の抵抗値をＡＧＣ制御
回路によって変化させることによって、受光信号に対す
る利得を制御することも可能である。

【００５３】

【発明の効果】以上説明したように請求項１または請求
項６記載の発明によれば、増幅手段の最適な利得を設定
することができるとともに、従来のように飽和状態を解
除するためのリセット回路を不要とすることができる。
さらにカウントアップ値を越える回数以上連続したフレ
ームでデータパターンが検出されたときは、それ以降利
得を固定化してＡＧＣ制御を行わせないようにすること
ができるので、消費電力の面からも効率的に最適な利得
制御を行うことができるようになる。

【００５４】また請求項２記載の発明によれば、請求項
１記載の発明の効果に加えて、増幅手段の利得制御のた
めの回路構成を主にディジタル回路から構成することが
できるため、さらに従来のリセット回路を不要とするこ
とができる以上に回路の規模をより小さくすることがで
きるようになる。

【００５５】さらに請求項３記載の発明によれば、利得
変更手段に所定の周期ごとにカウントアップすることに
よって増幅手段の利得を順次増大させるようにしたの
で、ディジタル回路からなる簡易な回路構成で実現で
き、回路規模の小型化に貢献することができるようにな
る。

【００５６】さらにまた請求項４記載の発明によれば、
利得変更手段は所定の時定数の積分回路によって増幅手
段の利得を順次増大させるようにしたので、オペアンプ
などの低コストの部品で構成することができるようにな
る。

【００５７】さらに請求項５記載の発明によれば、増幅
手段の初期状態は利得が最小になるようにしたので、入
力される信号が未知のレベルであることから、利得が大
きすぎて後段の回路が飽和したり、利得が小さすぎて受
信できなかったりといった弊害を回避でき、確実かつ効
率的に信号の受信を行うことができるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＡＧＣ回路の構
成の概要を示すブロック図である。

【図２】第１の実施例におけるリタイミング回路の構成
要部の概要を示すブロック図である。

【図３】第１の実施例におけるパターン検出回路の構成
要部の概要を示すブロック図である。

【図４】第１の実施例におけるＡＧＣ制御回路の構成要
部の概要を示すブロック図である。

【図５】第１の実施例におけるＡＧＣ回路の各部動作波
形を示すタイミングチャートである。

【図６】本発明の第２の実施例におけるＡＧＣ回路の構
成の概要を示すブロック図である。

【図７】第２の実施例におけるディジタルＰＬＬ回路の
構成要部の概要を示すブロック図である。

【図８】変形例におけるＡＧＣ制御回路の構成要部の概
要を示すブロック図である。

【図９】従来提案されたＡＧＣ回路の構成の概要を示す
ブロック図である。

【符号の説明】

４１入力端子４２入力信号４３前置増幅回路４４前置増幅信号４５可変利得増幅回路４６可変利得制御信号４７可変増幅信号４８識別回路４９ディジタル入力信号５０リタイミング回路５１クロック信号５２データ信号５３クロック出力端子５４データ出力端子５５パターン検出回路５６パターン検出信号５７ＡＧＣ制御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/16 H03G 3/20 H04L 1/00 H04J 3/00

Claims

(57)【特許請求の範囲】

【請求項１】予め決められたデータパターンがフレー
ムごとに挿入されたバースト信号を増幅する増幅手段
と、この増幅手段によって増幅された増幅信号から前記デー
タパターンをフレームごとに検出するデータパターン検
出手段と、このデータパターン検出手段によって所定のフレーム数
連続してデータパターンを検出したか否かを判別する連
続検出判別手段と、この連続検出判別手段によって前記データパターンを前
記所定のフレーム数連続して検出したと判別されるまで
順次前記増幅手段の利得を順次増大させる利得変更手段
とを具備することを特徴とする自動利得制御回路。
【請求項２】予め決められたデータパターンがフレー
ムごとに挿入されたバースト信号を増幅する増幅手段
と、この増幅手段によって増幅された増幅信号から前記デー
タパターンをフレームごとに検出するデータパターン検
出手段と、このデータパターン検出手段によって前記データパター
ンが検出されるたびに所定のカウントアップ値になるま
でカウントアップする計数手段と、前記データパターン検出手段によって前記データパター
ンが検出されるたびに予め設定された前記フレーム周期
の計時を開始する計時手段と、この計時手段によって前記フレーム周期の計時を終了し
たとき前記計数手段による計数結果をリセットする計数
結果リセット手段と、前記計数手段の計数結果が前記カウントアップ値を越え
るまで前記増幅手段の利得を順次増大させる利得変更手
段とを具備することを特徴とする自動利得制御回路。
【請求項３】前記利得変更手段は所定の周期ごとにカ
ウントアップすることによって前記増幅手段の利得を順
次増大させることを特徴とする請求項１または請求項２
記載の自動利得制御回路。
【請求項４】前記利得変更手段は所定の時定数の積分
回路によって前記増幅手段の利得を順次増大させること
を特徴とする請求項１または請求項２記載の自動利得制
御回路。
【請求項５】前記増幅手段は初期状態の利得が最小で
あることを特徴とする請求項１〜請求項４記載の自動利
得制御回路。
【請求項６】予め決められたデータパターンがフレー
ムごとに挿入されたバースト信号を増幅する増幅手段の
利得を最小に設定する利得設定ステップと、この利得設
定ステップで利得が最小に設定された前記増幅手段の利
得を順次増大させる利得変更ステップと、この利得変更ステップで利得が順次増大させられた増幅
手段によって増幅された増幅信号から前記データパター
ンをフレームごとに検出するデータパターン検出ステッ
プと、このデータパターン検出ステップで所定のフレーム数連
続して前記データパターンを検出したか否かを判別する
連続検出判別ステップと、この連続検出判別ステップで前記データパターンを前記
所定のフレーム数連続して検出したと判別されたときに
前記利得の増大を停止させる利得変更停止ステップとを
具備することを特徴とする自動利得制御回路の制御方
法。