JP3140262B2 - プログラム実行状態確認方法 - Google Patents
プログラム実行状態確認方法Info
- Publication number
- JP3140262B2 JP3140262B2 JP05144993A JP14499393A JP3140262B2 JP 3140262 B2 JP3140262 B2 JP 3140262B2 JP 05144993 A JP05144993 A JP 05144993A JP 14499393 A JP14499393 A JP 14499393A JP 3140262 B2 JP3140262 B2 JP 3140262B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- level
- block
- analog signal
- processing program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、割込み信号に応じて
実行される処理プログラムの動作状況を観察し、確認す
ることの出来るプログラム実行状態確認方法に関するも
のである。
実行される処理プログラムの動作状況を観察し、確認す
ることの出来るプログラム実行状態確認方法に関するも
のである。
【０００２】
【従来の技術】図４は、割込み信号を基に実行される割
込み処理プログラムを示すフローチャートである。この
場合、割込み信号はＣＰＵの割込み入力端子に周期Ｔ毎
に入力され、入力された割込み信号を基に実行される前
記割込み処理プログラムは周期Ｔの期間内に処理が完了
しなけらばならない。
込み処理プログラムを示すフローチャートである。この
場合、割込み信号はＣＰＵの割込み入力端子に周期Ｔ毎
に入力され、入力された割込み信号を基に実行される前
記割込み処理プログラムは周期Ｔの期間内に処理が完了
しなけらばならない。
【０００３】図４において、１はステップＳＴ１とステ
ップＳＴ２とステップＳＴ３とから構成されているプロ
グラムブロック、２はステップＳＴ４とステップＳＴ５
とステップＳＴ６とから構成されているプログラムブロ
ック、３はステップＳＴ７とステップＳＴ８とステップ
ＳＴ９とから構成されているプログラムブロックであ
る。
ップＳＴ２とステップＳＴ３とから構成されているプロ
グラムブロック、２はステップＳＴ４とステップＳＴ５
とステップＳＴ６とから構成されているプログラムブロ
ック、３はステップＳＴ７とステップＳＴ８とステップ
ＳＴ９とから構成されているプログラムブロックであ
る。
【０００４】次に動作について説明する。上述したよう
な周期的に入力される割込み信号を基に周期Ｔの期間内
に処理が完了しなけらばならない割込み処理プログラム
に対し、従来のプログラム実行状態確認方法では、その
割込み処理プログラムが周期Ｔの期間内に完了するか否
かを予測確認するために、前記各プログラムブロックを
構成するステップ数を基に全実行サイクル数を算出した
り、あるいはシミュレーションツールの機能を利用して
実行サイクル数を調査し、これを基に前記割込み処理プ
ログラムの実行時間を予測確認している。
な周期的に入力される割込み信号を基に周期Ｔの期間内
に処理が完了しなけらばならない割込み処理プログラム
に対し、従来のプログラム実行状態確認方法では、その
割込み処理プログラムが周期Ｔの期間内に完了するか否
かを予測確認するために、前記各プログラムブロックを
構成するステップ数を基に全実行サイクル数を算出した
り、あるいはシミュレーションツールの機能を利用して
実行サイクル数を調査し、これを基に前記割込み処理プ
ログラムの実行時間を予測確認している。
【０００５】
【発明が解決しようとする課題】従来のプログラム実行
状態確認方法は以上のように構成されているので、あら
かじめ記述されている割込み処理プログラム上で全実行
サイクルを計算し、これを基に割込み処理プログラムが
完了するまでに要する時間を求めたり、シミュレーショ
ンツールの機能を利用して実行サイクル数を調査するた
め、ハードウェーアと組み合わされて実際にこの割込み
処理プログラムを動作させた状態で前記周期Ｔの期間内
に処理が完了しているか否かを確認することは困難であ
り、プログラムの信頼性などの面で問題点があった。
状態確認方法は以上のように構成されているので、あら
かじめ記述されている割込み処理プログラム上で全実行
サイクルを計算し、これを基に割込み処理プログラムが
完了するまでに要する時間を求めたり、シミュレーショ
ンツールの機能を利用して実行サイクル数を調査するた
め、ハードウェーアと組み合わされて実際にこの割込み
処理プログラムを動作させた状態で前記周期Ｔの期間内
に処理が完了しているか否かを確認することは困難であ
り、プログラムの信頼性などの面で問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、プログラムの実際の動作状態を
確認できるようにしてプログラムの信頼性を向上させた
プログラム実行状態確認方法を得ることを目的とする。
ためになされたもので、プログラムの実際の動作状態を
確認できるようにしてプログラムの信頼性を向上させた
プログラム実行状態確認方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るプログラ
ム実行状態確認方法は、処理プログラムのブロック毎に
対応して設定された数値データを基にそのブロックに応
じた所定のレベルのアナログ信号を生成し、このアナロ
グ信号のレベルを表示手段に表示させ時間軸上で観測す
ることで、処理プログラムの動作状況を確認できるよう
にしたものである。
ム実行状態確認方法は、処理プログラムのブロック毎に
対応して設定された数値データを基にそのブロックに応
じた所定のレベルのアナログ信号を生成し、このアナロ
グ信号のレベルを表示手段に表示させ時間軸上で観測す
ることで、処理プログラムの動作状況を確認できるよう
にしたものである。
【０００８】
【作用】この発明におけるプログラム実行状態確認方法
は、処理プログラムのブロック毎に設定された数値デー
タを基にそのブロックに応じた所定のレベルのアナログ
信号が生成され出力され、さらにこのアナログ信号のレ
ベルを時間軸上で観測することで、そのアナログ信号の
レベルの持続時間や変化するタイミングを基に処理プロ
グラムの動作状況が確認できるので、プログラムを動作
させながらプログラムの実際の動作状態が直接確認で
き、プログラムの信頼性を向上させることが可能とな
る。
は、処理プログラムのブロック毎に設定された数値デー
タを基にそのブロックに応じた所定のレベルのアナログ
信号が生成され出力され、さらにこのアナログ信号のレ
ベルを時間軸上で観測することで、そのアナログ信号の
レベルの持続時間や変化するタイミングを基に処理プロ
グラムの動作状況が確認できるので、プログラムを動作
させながらプログラムの実際の動作状態が直接確認で
き、プログラムの信頼性を向上させることが可能とな
る。
【０００９】
実施例１.以下、この発明の一実施例を図について説明
する。図１は、本実施例のプログラム実行状態確認方法
の構成を示すブロック図である。図において１１はＣＰ
Ｕであり、周期Ｔで定期的に送られてくる割込み信号に
より割込み処理プログラムを実行する。１２はＲＯＭで
あり、図２のフローチャートに示す割込み処理プログラ
ムが格納されている。この割込み処理プログラムには、
ステップＳＴ１００やステップＳＴ１０５、さらにはス
テップＳＴ１１０に示すような夫々所定のレベルのアナ
ログ信号をＤ／Ａコンバータ１３から出力するための処
理ステップがあらかじめ組み込まれている。また、２１
はステップＳＴ１０１，ステップＳＴ１０２，ステップ
ＳＴ１０３からなるプログラムブロック（ブロック）、
２２はステップＳＴ１０６，ステップＳＴ１０７，ステ
ップＳＴ１０８からなるプログラムブロック（ブロッ
ク）、２３はステップＳＴ１１１，ステップＳＴ１１
２，ステップＳＴ１１３からなるプログラムブロック
（ブロック）である。そして、ステップＳＴ１００から
ステップＳＴ１０９までの実行サイクル数から規定され
るこの割込み処理プログラムの動作時間は、前記割込み
信号の周期Ｔの範囲内に入っていなければならない。図
１に戻り、１４はＤ／Ａコンバータ１３の出力を時間軸
上で表示し、観察できるようにするためのオシロスコー
プ（表示手段）、１５はデータバスやアドレスバスなど
で構成されるマルチバスである。
する。図１は、本実施例のプログラム実行状態確認方法
の構成を示すブロック図である。図において１１はＣＰ
Ｕであり、周期Ｔで定期的に送られてくる割込み信号に
より割込み処理プログラムを実行する。１２はＲＯＭで
あり、図２のフローチャートに示す割込み処理プログラ
ムが格納されている。この割込み処理プログラムには、
ステップＳＴ１００やステップＳＴ１０５、さらにはス
テップＳＴ１１０に示すような夫々所定のレベルのアナ
ログ信号をＤ／Ａコンバータ１３から出力するための処
理ステップがあらかじめ組み込まれている。また、２１
はステップＳＴ１０１，ステップＳＴ１０２，ステップ
ＳＴ１０３からなるプログラムブロック（ブロック）、
２２はステップＳＴ１０６，ステップＳＴ１０７，ステ
ップＳＴ１０８からなるプログラムブロック（ブロッ
ク）、２３はステップＳＴ１１１，ステップＳＴ１１
２，ステップＳＴ１１３からなるプログラムブロック
（ブロック）である。そして、ステップＳＴ１００から
ステップＳＴ１０９までの実行サイクル数から規定され
るこの割込み処理プログラムの動作時間は、前記割込み
信号の周期Ｔの範囲内に入っていなければならない。図
１に戻り、１４はＤ／Ａコンバータ１３の出力を時間軸
上で表示し、観察できるようにするためのオシロスコー
プ（表示手段）、１５はデータバスやアドレスバスなど
で構成されるマルチバスである。
【００１０】次に、動作について説明する。定期的に送
られてくる割込み信号により図２に示す割込み処理プロ
グラムが実行される。すると最初のステップＳＴ１００
の処理が行なわれる。この処理により、Ｄ／Ａコンバー
タ１３から１Ｖのレベルのアナログ信号が出力される。
このため、ステップＳＴ１００に対応するプログラムに
は、Ｄ／Ａコンバータ１３の出力が１Ｖのレベルのアナ
ログ信号となるような数値データをＤ／Ａコンバータ１
３へ出力するプログラムが格納されている。従ってオシ
ロスコープ１４は、Ｄ／Ａコンバータ１３から出力され
る１Ｖのレベルのアナログ信号を表示することになり、
図３の３１はＤ／Ａコンバータ１３から出力されオシロ
スコープ１４の時間軸上に表示された１Ｖのレベルのア
ナログ信号の起点を示している。この起点３１は、ステ
ップＳＴ１００が実行されたタイミングに対応してい
る。
られてくる割込み信号により図２に示す割込み処理プロ
グラムが実行される。すると最初のステップＳＴ１００
の処理が行なわれる。この処理により、Ｄ／Ａコンバー
タ１３から１Ｖのレベルのアナログ信号が出力される。
このため、ステップＳＴ１００に対応するプログラムに
は、Ｄ／Ａコンバータ１３の出力が１Ｖのレベルのアナ
ログ信号となるような数値データをＤ／Ａコンバータ１
３へ出力するプログラムが格納されている。従ってオシ
ロスコープ１４は、Ｄ／Ａコンバータ１３から出力され
る１Ｖのレベルのアナログ信号を表示することになり、
図３の３１はＤ／Ａコンバータ１３から出力されオシロ
スコープ１４の時間軸上に表示された１Ｖのレベルのア
ナログ信号の起点を示している。この起点３１は、ステ
ップＳＴ１００が実行されたタイミングに対応してい
る。
【００１１】次にステップＳＴ１０１，ステップＳＴ１
０２，ステップＳＴ１０３からなるプログラムブロック
２１を実行することになるが、オシロスコープ１４の時
間軸上に表示された１Ｖのレベルの持続している時間
は、ステップＳＴ１００，ステップＳＴ１０１，ステッ
プＳＴ１０２，ステップＳＴ１０３と、さらに次のステ
ップＳＴ１０４の各プログラムの実行サイクルの総和で
ある実行時間を示している。
０２，ステップＳＴ１０３からなるプログラムブロック
２１を実行することになるが、オシロスコープ１４の時
間軸上に表示された１Ｖのレベルの持続している時間
は、ステップＳＴ１００，ステップＳＴ１０１，ステッ
プＳＴ１０２，ステップＳＴ１０３と、さらに次のステ
ップＳＴ１０４の各プログラムの実行サイクルの総和で
ある実行時間を示している。
【００１２】そして、ステップＳＴ１０１，ステップＳ
Ｔ１０２，ステップＳＴ１０３からなるプログラムブロ
ック２１を実行した後、ステップＳＴ１０４の分岐処理
を行なう。ステップＳＴ１０４の分岐処理の結果、「ｙ
ｅｓ」と判断したときの次に実行されるプログラムとし
てステップＳＴ１０５が組み込まれている。このステッ
プＳＴ１０５の処理を実行することにより、Ｄ／Ａコン
バータ１３からは２Ｖのレベルのアナログ信号が出力さ
れる。このため、ステップＳＴ１０５に対応するプログ
ラムには、Ｄ／Ａコンバータ１３の出力が２Ｖのレベル
のアナログ信号となるような数値データをＤ／Ａコンバ
ータ１３へ出力するプログラムが格納されている。従っ
てオシロスコープ１４は、Ｄ／Ａコンバータ１３から出
力される２Ｖのレベルのアナログ信号を表示することに
なり、図３の３２はＤ／Ａコンバータ１３から出力され
オシロスコープ１４の時間軸上に表示された２Ｖのレベ
ルのアナログ信号の起点を示している。この起点３２
は、ステップＳＴ１０５が実行されたタイミングに対応
している。
Ｔ１０２，ステップＳＴ１０３からなるプログラムブロ
ック２１を実行した後、ステップＳＴ１０４の分岐処理
を行なう。ステップＳＴ１０４の分岐処理の結果、「ｙ
ｅｓ」と判断したときの次に実行されるプログラムとし
てステップＳＴ１０５が組み込まれている。このステッ
プＳＴ１０５の処理を実行することにより、Ｄ／Ａコン
バータ１３からは２Ｖのレベルのアナログ信号が出力さ
れる。このため、ステップＳＴ１０５に対応するプログ
ラムには、Ｄ／Ａコンバータ１３の出力が２Ｖのレベル
のアナログ信号となるような数値データをＤ／Ａコンバ
ータ１３へ出力するプログラムが格納されている。従っ
てオシロスコープ１４は、Ｄ／Ａコンバータ１３から出
力される２Ｖのレベルのアナログ信号を表示することに
なり、図３の３２はＤ／Ａコンバータ１３から出力され
オシロスコープ１４の時間軸上に表示された２Ｖのレベ
ルのアナログ信号の起点を示している。この起点３２
は、ステップＳＴ１０５が実行されたタイミングに対応
している。
【００１３】次にステップＳＴ１０６，ステップＳＴ１
０７，ステップＳＴ１０８からなるプログラムブロック
２２を実行することになるが、オシロスコープ１４の時
間軸上に表示された２Ｖのレベルの持続している時間
は、ステップＳＴ１０５，ステップＳＴ１０６，ステッ
プＳＴ１０７，ステップＳＴ１０８の各プログラムの実
行サイクルの総和である実行時間を示している。
０７，ステップＳＴ１０８からなるプログラムブロック
２２を実行することになるが、オシロスコープ１４の時
間軸上に表示された２Ｖのレベルの持続している時間
は、ステップＳＴ１０５，ステップＳＴ１０６，ステッ
プＳＴ１０７，ステップＳＴ１０８の各プログラムの実
行サイクルの総和である実行時間を示している。
【００１４】ステップＳＴ１０６，ステップＳＴ１０
７，ステップＳＴ１０８からなるプログラムブロック２
２を実行した後、ステップＳＴ１０９の処理を行なう。
このステップＳＴ１０９の処理を実行することにより、
Ｄ／Ａコンバータ１３からは０Ｖのレベルのアナログ信
号が出力される。このため、ステップＳＴ１０９に対応
するプログラムには、Ｄ／Ａコンバータ１３の出力が０
Ｖのレベルのアナログ信号となるような数値データをＤ
／Ａコンバータ１３へ出力するプログラムが格納されて
いる。従ってオシロスコープ１４は、Ｄ／Ａコンバータ
１３から出力される０Ｖのレベルのアナログ信号を表示
することになり、図３の３３はＤ／Ａコンバータ１３か
ら出力されオシロスコープ１４の時間軸上に表示された
０Ｖのレベルのアナログ信号の起点を示している。この
起点３３は、ステップＳＴ１０９が実行されたタイミン
グに対応している。ステップＳＴ１０９の処理が実行さ
れることによりこの割込み処理プログラムは終了し、割
込み処理プログラムが開始される直前のスタックポイン
タに格納されているプログラムアドレスに戻り、割込み
処理プログラムが開始されたときにそれまで実行してい
た処理プログラムが続行される。
７，ステップＳＴ１０８からなるプログラムブロック２
２を実行した後、ステップＳＴ１０９の処理を行なう。
このステップＳＴ１０９の処理を実行することにより、
Ｄ／Ａコンバータ１３からは０Ｖのレベルのアナログ信
号が出力される。このため、ステップＳＴ１０９に対応
するプログラムには、Ｄ／Ａコンバータ１３の出力が０
Ｖのレベルのアナログ信号となるような数値データをＤ
／Ａコンバータ１３へ出力するプログラムが格納されて
いる。従ってオシロスコープ１４は、Ｄ／Ａコンバータ
１３から出力される０Ｖのレベルのアナログ信号を表示
することになり、図３の３３はＤ／Ａコンバータ１３か
ら出力されオシロスコープ１４の時間軸上に表示された
０Ｖのレベルのアナログ信号の起点を示している。この
起点３３は、ステップＳＴ１０９が実行されたタイミン
グに対応している。ステップＳＴ１０９の処理が実行さ
れることによりこの割込み処理プログラムは終了し、割
込み処理プログラムが開始される直前のスタックポイン
タに格納されているプログラムアドレスに戻り、割込み
処理プログラムが開始されたときにそれまで実行してい
た処理プログラムが続行される。
【００１５】一方、ステップＳＴ１０４の分岐処理の結
果「ｎｏ」と判断したときの次に実行されるプログラム
としてステップＳＴ１１０が組み込まれている。このス
テップＳＴ１１０の処理を実行することにより、Ｄ／Ａ
コンバータ１３からは３Ｖのレベルのアナログ信号が出
力される。このため、ステップＳＴ１１０に対応するプ
ログラムには、Ｄ／Ａコンバータ１３の出力が３Ｖのレ
ベルのアナログ信号となるような数値データをＤ／Ａコ
ンバータ１３へ出力するプログラムが格納されている。
従ってオシロスコープ１４は、Ｄ／Ａコンバータ１３か
ら出力される３Ｖのレベルのアナログ信号を表示するこ
とになり、図３の３４はＤ／Ａコンバータ１３から出力
されオシロスコープ１４の時間軸上に表示された３Ｖの
レベルのアナログ信号の起点を示している。この起点３
４は、ステップＳＴ１１０が実行されたタイミングに対
応している。
果「ｎｏ」と判断したときの次に実行されるプログラム
としてステップＳＴ１１０が組み込まれている。このス
テップＳＴ１１０の処理を実行することにより、Ｄ／Ａ
コンバータ１３からは３Ｖのレベルのアナログ信号が出
力される。このため、ステップＳＴ１１０に対応するプ
ログラムには、Ｄ／Ａコンバータ１３の出力が３Ｖのレ
ベルのアナログ信号となるような数値データをＤ／Ａコ
ンバータ１３へ出力するプログラムが格納されている。
従ってオシロスコープ１４は、Ｄ／Ａコンバータ１３か
ら出力される３Ｖのレベルのアナログ信号を表示するこ
とになり、図３の３４はＤ／Ａコンバータ１３から出力
されオシロスコープ１４の時間軸上に表示された３Ｖの
レベルのアナログ信号の起点を示している。この起点３
４は、ステップＳＴ１１０が実行されたタイミングに対
応している。
【００１６】次にステップＳＴ１１１，ステップＳＴ１
１２，ステップＳＴ１１３からなるプログラムブロック
２３を実行することになるが、オシロスコープ１４の時
間軸上に表示された３Ｖのレベルの持続している時間
は、ステップＳＴ１１０，ステップＳＴ１１１，ステッ
プＳＴ１１２，ステップＳＴ１１３の各プログラムの実
行サイクルの総和である実行時間を示している。
１２，ステップＳＴ１１３からなるプログラムブロック
２３を実行することになるが、オシロスコープ１４の時
間軸上に表示された３Ｖのレベルの持続している時間
は、ステップＳＴ１１０，ステップＳＴ１１１，ステッ
プＳＴ１１２，ステップＳＴ１１３の各プログラムの実
行サイクルの総和である実行時間を示している。
【００１７】ステップＳＴ１１１，ステップＳＴ１１
２，ステップＳＴ１１３からなるプログラムブロック２
３を実行した後、ステップＳＴ１０９の処理を行なう。
このステップＳＴ１０９の処理を実行することにより、
Ｄ／Ａコンバータ１３からは０Ｖのレベルのアナログ信
号が出力され、オシロスコープ１４に表示される。
２，ステップＳＴ１１３からなるプログラムブロック２
３を実行した後、ステップＳＴ１０９の処理を行なう。
このステップＳＴ１０９の処理を実行することにより、
Ｄ／Ａコンバータ１３からは０Ｖのレベルのアナログ信
号が出力され、オシロスコープ１４に表示される。
【００１８】そして、ステップＳＴ１０９の処理が実行
されることによりこの割込み処理プログラムは終了し、
割込み処理プログラムが開始される直前のスタックポイ
ンタに格納されているプログラムアドレスに戻り、割込
み処理プログラムが開始されたときにそれまで実行して
いた処理プログラムが続行される。
されることによりこの割込み処理プログラムは終了し、
割込み処理プログラムが開始される直前のスタックポイ
ンタに格納されているプログラムアドレスに戻り、割込
み処理プログラムが開始されたときにそれまで実行して
いた処理プログラムが続行される。
【００１９】以上説明したように本実施例では、図３に
示すオシロスコープ１４の時間軸上に表示される出力波
形のレベルを割込み処理プログラムのブロック毎に変化
させるようにしたので、前記各ブロックの実行に要した
時間をオシロスコープ１４の横軸、即ち時間軸上で確認
することが出来ると共に、オシロスコープ１４の電圧レ
ベルを示す縦軸上で、実行された割込み処理プログラム
のブロックを特定し確認することができることになる。
示すオシロスコープ１４の時間軸上に表示される出力波
形のレベルを割込み処理プログラムのブロック毎に変化
させるようにしたので、前記各ブロックの実行に要した
時間をオシロスコープ１４の横軸、即ち時間軸上で確認
することが出来ると共に、オシロスコープ１４の電圧レ
ベルを示す縦軸上で、実行された割込み処理プログラム
のブロックを特定し確認することができることになる。
【００２０】また、図２に示した割込み処理プログラム
の実行時間は、図３に示す起点３１から起点３３までの
横軸上の長さとして示されることから、割込み信号の周
期Ｔ以内で割込み処理が完了しているか否かを容易に確
認することが出来る。
の実行時間は、図３に示す起点３１から起点３３までの
横軸上の長さとして示されることから、割込み信号の周
期Ｔ以内で割込み処理が完了しているか否かを容易に確
認することが出来る。
【００２１】さらにまた、分岐処理においてプログラム
上で実際にどの方向に分岐しているのかなども図３に示
すオシロスコープ１４の縦軸上に表示された波形レベル
により容易に確認することが可能である。
上で実際にどの方向に分岐しているのかなども図３に示
すオシロスコープ１４の縦軸上に表示された波形レベル
により容易に確認することが可能である。
【００２２】
【発明の効果】以上のように、この発明によれば、プロ
グラムの実際の動作状態を、プログラムを構成する各ブ
ロック毎に対応する数値データを基に生成したアナログ
レベルを表示手段の時間軸上で表示するように構成した
ので、プログラムの動作状態を容易に確認し観察でき、
プログラムの信頼性を向上させることが出来る効果があ
る。
グラムの実際の動作状態を、プログラムを構成する各ブ
ロック毎に対応する数値データを基に生成したアナログ
レベルを表示手段の時間軸上で表示するように構成した
ので、プログラムの動作状態を容易に確認し観察でき、
プログラムの信頼性を向上させることが出来る効果があ
る。
【図１】この発明の一実施例によるプログラム実行状態
確認方法の構成を示すブロック図である。
確認方法の構成を示すブロック図である。
【図２】この発明の一実施例によるプログラム実行状態
確認方法を説明するための割込み処理プログラムを示す
フローチャートである。
確認方法を説明するための割込み処理プログラムを示す
フローチャートである。
【図３】この発明の一実施例によるプログラム実行状態
確認方法においてオシロスコープに表示される割込み処
理プログラムの動作状態を示す出力波形の説明図であ
る。
確認方法においてオシロスコープに表示される割込み処
理プログラムの動作状態を示す出力波形の説明図であ
る。
【図４】従来のプログラム実行状態確認方法を説明する
ための割込み処理プログラムをしめすフローチャートで
ある。
ための割込み処理プログラムをしめすフローチャートで
ある。
１４ オシロスコープ（表示手段） ２１，２２，２３ プログラムブロック（ブロック）
Claims (1)
- 【請求項１】 所定の周期で繰り返し入力される割込み
信号に応じて実行される処理プログラムの動作状況を観
察するプログラム実行状態確認方法において、上記処理
プログラムのブロック毎に対応してプログラムで設定さ
れた数値データを基にそのブロックに応じた所定のレベ
ルのアナログ信号を生成し、このアナログ信号のレベル
を表示手段に表示させ時間軸上で観測することで、上記
処理プログラムの動作状況を確認するプログラム実行状
態確認方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05144993A JP3140262B2 (ja) | 1993-06-16 | 1993-06-16 | プログラム実行状態確認方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05144993A JP3140262B2 (ja) | 1993-06-16 | 1993-06-16 | プログラム実行状態確認方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076059A JPH076059A (ja) | 1995-01-10 |
| JP3140262B2 true JP3140262B2 (ja) | 2001-03-05 |
Family
ID=15374985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05144993A Expired - Fee Related JP3140262B2 (ja) | 1993-06-16 | 1993-06-16 | プログラム実行状態確認方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140262B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012023296A1 (ja) * | 2010-08-16 | 2012-02-23 | 三菱電機株式会社 | 制御プログラム生成装置、制御プログラム生成プログラム、及び制御プログラム生成方法 |
| JP5762229B2 (ja) * | 2011-09-16 | 2015-08-12 | ラピスセミコンダクタ株式会社 | プログラム性能の測定方法 |
-
1993
- 1993-06-16 JP JP05144993A patent/JP3140262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH076059A (ja) | 1995-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06139107A (ja) | ブレイクアドレス検出回路 | |
| US20040039935A1 (en) | Method and device for measuring the execution time of a real task in a real time system | |
| JP3140262B2 (ja) | プログラム実行状態確認方法 | |
| CN114545848A (zh) | 伺服电机耐久测试的过程监控方法、装置和计算机设备 | |
| KR19990072432A (ko) | 우선순위를가진인터럽트제어기능을구비한정보처리방법및정보처리장치 | |
| JP4226108B2 (ja) | ディジタルシグナルプロセッサ及びプロセッサのセルフテスト方法 | |
| JP2003167756A5 (ja) | ||
| JP3887025B2 (ja) | クロックマルチプレクサ | |
| JP2978820B2 (ja) | 情報処理装置起動方式 | |
| JPH11249906A (ja) | 割り込み処理回路 | |
| JP2000181746A (ja) | デバッグサポート付プロセッサ、及びデバッグ機能実行制御方法 | |
| JPH11252775A (ja) | ディジタル保護継電装置 | |
| JP2020112918A (ja) | 制御装置におけるソフトウェア実行負荷率測定方法 | |
| US20070174714A1 (en) | Method and device for debugging a program executed by a multitask processor | |
| EP0502428A2 (en) | Analog/digital converter | |
| JP2001515618A (ja) | 処理時間をコントロールする方法および信号処理プロセッサ | |
| JPH0962520A (ja) | 無限ループ監視装置 | |
| JP3487406B2 (ja) | 自律動作機能確認方式 | |
| JP2004038555A (ja) | プログラマブルコントローラ | |
| JPH0334037A (ja) | システム異常の検出処理方式 | |
| JP2002365094A (ja) | データ記憶装置 | |
| RU2127447C1 (ru) | Система диагностирования цифровых устройств | |
| JP2990191B1 (ja) | 論理回路可観測装置及び論理回路可観測方法 | |
| JP2004185560A (ja) | プレイバック機能を備える監視制御装置 | |
| CN115328788A (zh) | 延迟控制、并发执行控制方法、装置、设备及存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |