JP3137770B2 - ダイナミックチャネル割付システム - Google Patents
ダイナミックチャネル割付システムInfo
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- JP3137770B2 JP3137770B2 JP04289943A JP28994392A JP3137770B2 JP 3137770 B2 JP3137770 B2 JP 3137770B2 JP 04289943 A JP04289943 A JP 04289943A JP 28994392 A JP28994392 A JP 28994392A JP 3137770 B2 JP3137770 B2 JP 3137770B2
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- Exchange Systems With Centralized Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はダイナミックチャネル割
付システムに関し、更に詳しくはアナログ，ディジタル
の双方の加入者端末を持つ交換機システムにおいて、タ
イムスロットを割り付ける制御チャネルをダイナミック
に変化させて、制御チャネルの有効利用を図るようにし
たダイナミックチャネル割付システムに関する。
付システムに関し、更に詳しくはアナログ，ディジタル
の双方の加入者端末を持つ交換機システムにおいて、タ
イムスロットを割り付ける制御チャネルをダイナミック
に変化させて、制御チャネルの有効利用を図るようにし
たダイナミックチャネル割付システムに関する。
【０００２】
【従来の技術】図３は従来の交換機システムの概念図で
ある。図において、１はディジタル加入者端末（Ｔ
Ｅ）、２はこれらディジタル加入者端末１と対応して設
けられたディジタル加入者回路（ＤＬＣ）、３はアナロ
グ加入者端末（例えば電話機）、４はこれらアナログ加
入者端末３と対応して設けられたアナログ加入者回路
（ＳＬＣ）である。
ある。図において、１はディジタル加入者端末（Ｔ
Ｅ）、２はこれらディジタル加入者端末１と対応して設
けられたディジタル加入者回路（ＤＬＣ）、３はアナロ
グ加入者端末（例えば電話機）、４はこれらアナログ加
入者端末３と対応して設けられたアナログ加入者回路
（ＳＬＣ）である。
【０００３】５はディジタル加入者回路２及びアナログ
加入者回路４と接続されるＤＬＣ共通部（ＤＬＣＣ）で
ある。５ａはディジタル加入者回路２と１対１に対応し
て設けられたＨＤＬＣハンドラである。６はＤＬＣ共通
部５を制御するマイクロプロセッサ、７はＤＬＣ共通部
５と接続される交換機（ＮＷ）、８は該交換機７の回線
切り替え制御等を行うコールプロセッサ（ＣＰＲ）であ
る。
加入者回路４と接続されるＤＬＣ共通部（ＤＬＣＣ）で
ある。５ａはディジタル加入者回路２と１対１に対応し
て設けられたＨＤＬＣハンドラである。６はＤＬＣ共通
部５を制御するマイクロプロセッサ、７はＤＬＣ共通部
５と接続される交換機（ＮＷ）、８は該交換機７の回線
切り替え制御等を行うコールプロセッサ（ＣＰＲ）であ
る。
【０００４】このように構成された交換機システムにお
いて、ディジタル回線はＨＤＬＣハンドラ５ａによるＨ
ＤＬＣフォーマットで制御情報のやりとりが行われ、ア
ナログ回線はＳＣＮ／ＳＤ信号で制御情報のやりとりが
行われる。
いて、ディジタル回線はＨＤＬＣハンドラ５ａによるＨ
ＤＬＣフォーマットで制御情報のやりとりが行われ、ア
ナログ回線はＳＣＮ／ＳＤ信号で制御情報のやりとりが
行われる。
【０００５】
【発明が解決しようとする課題】ＨＤＬＣフォーマット
で通信している回線について、各ディジタル加入者端末
１からの制御データを扱う場合、図４に示すように加入
者と制御チャネルとは１対１に対応させる必要があっ
た。図４において、１０は制御Ｄチャネルハイウェイで
ある。このハイウェイ上に加入者Ａ，Ｂ，Ｃ，Ｄと並ん
だ場合、制御チャネルもそれに対応してＣＨ０〜ＣＨ３
と必要であった。従って、交換機側としては、加入者数
分のＨＤＬＣハンドラ５ａが必要であった。
で通信している回線について、各ディジタル加入者端末
１からの制御データを扱う場合、図４に示すように加入
者と制御チャネルとは１対１に対応させる必要があっ
た。図４において、１０は制御Ｄチャネルハイウェイで
ある。このハイウェイ上に加入者Ａ，Ｂ，Ｃ，Ｄと並ん
だ場合、制御チャネルもそれに対応してＣＨ０〜ＣＨ３
と必要であった。従って、交換機側としては、加入者数
分のＨＤＬＣハンドラ５ａが必要であった。
【０００６】しかしながら、実際には全てＩＳＤＮの加
入者であるということはなく、図３に示すようにアナロ
グ加入者も含まれる場合が多い。この場合、アナログ加
入者の分もＨＤＬＣハンドラ５ａを設置するのは無駄で
ある。
入者であるということはなく、図３に示すようにアナロ
グ加入者も含まれる場合が多い。この場合、アナログ加
入者の分もＨＤＬＣハンドラ５ａを設置するのは無駄で
ある。
【０００７】本発明はこのような課題に鑑みてなされた
ものであって、制御チャネルの有効利用を図ることがで
きるダイナミックチャネル割付システムを提供すること
を目的としている。
ものであって、制御チャネルの有効利用を図ることがで
きるダイナミックチャネル割付システムを提供すること
を目的としている。
【０００８】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、２０は受信タイムスロット
（加入者に対応したタイムスロット）を受けると共に、
送信タイムスロット（加入者に対応したタイムスロッ
ト）を送出するＨＤＬＣハンドラ、３０は該ＨＤＬＣハ
ンドラ２０にそれぞれのタイムスロットの制御チャネル
（通信リンクのチャネル番号のこと。以下同じ）を与え
るランダムライト・シーケンシャルリードメモリ、４０
は該ランダムライト・シーケンシャルリードメモリ３０
内の有効チャネルと無効チャネルの書き込み制御と読み
出し制御を行うマイクロプロセッサである。
ック図である。図において、２０は受信タイムスロット
（加入者に対応したタイムスロット）を受けると共に、
送信タイムスロット（加入者に対応したタイムスロッ
ト）を送出するＨＤＬＣハンドラ、３０は該ＨＤＬＣハ
ンドラ２０にそれぞれのタイムスロットの制御チャネル
（通信リンクのチャネル番号のこと。以下同じ）を与え
るランダムライト・シーケンシャルリードメモリ、４０
は該ランダムライト・シーケンシャルリードメモリ３０
内の有効チャネルと無効チャネルの書き込み制御と読み
出し制御を行うマイクロプロセッサである。
【０００９】マイクロプロセッサ４０には、外部（例え
ばＣＰＲ）からランダムライト・シーケンシャルリード
メモリ３０制御用の制御信号が与えられている。ランダ
ムライト・シーケンシャルリードメモリ３０において、
斜線で示す部分３１は有効チャネルが書き込まれる領
域、空白領域３２は無効チャネルが書き込まれる領域と
する。有効チャネル領域３１には実際の使用すべきチャ
ネル番号がアトランダムに書き込まれ、無効チャネル領
域３２にはありえないチャネル番号が書き込まれる。例
えば、実際に使用されるチャネル数を５０ＣＨとする
と、ありえないチャネル番号１００が無効チャネルとし
て書き込まれる。
ばＣＰＲ）からランダムライト・シーケンシャルリード
メモリ３０制御用の制御信号が与えられている。ランダ
ムライト・シーケンシャルリードメモリ３０において、
斜線で示す部分３１は有効チャネルが書き込まれる領
域、空白領域３２は無効チャネルが書き込まれる領域と
する。有効チャネル領域３１には実際の使用すべきチャ
ネル番号がアトランダムに書き込まれ、無効チャネル領
域３２にはありえないチャネル番号が書き込まれる。例
えば、実際に使用されるチャネル数を５０ＣＨとする
と、ありえないチャネル番号１００が無効チャネルとし
て書き込まれる。
【００１０】
【作用】音声チャネルに対して集線をかけるようなやり
方を制御信号に対しても適用する。つまり、ＨＤＬＣ通
信リンクに対しても加入者の割り当て（具体的にはＴＳ
の割り当て）を任意にとれるようにする。具体的には、
マイクロプロセッサ４０は、外部からの制御信号（全加
入者数と使用できるチャネルの総数等）を受けて、全加
入者数と使用できるチャネルの総数を常時把握してい
る。そして、全加入者数と使用できるチャネルの総数か
ら、前記ランダムライト・シーケンシャルリードメモリ
３０に有効チャネルと無効チャネルをダイナミックに書
き込んで変化させる。
方を制御信号に対しても適用する。つまり、ＨＤＬＣ通
信リンクに対しても加入者の割り当て（具体的にはＴＳ
の割り当て）を任意にとれるようにする。具体的には、
マイクロプロセッサ４０は、外部からの制御信号（全加
入者数と使用できるチャネルの総数等）を受けて、全加
入者数と使用できるチャネルの総数を常時把握してい
る。そして、全加入者数と使用できるチャネルの総数か
ら、前記ランダムライト・シーケンシャルリードメモリ
３０に有効チャネルと無効チャネルをダイナミックに書
き込んで変化させる。
【００１１】そして、このランダムライト・シーケンシ
ャルリードメモリ３０の内容は、タイムスロット（Ｔ
Ｓ）が受信されるのに同期してシーケンシャルに（つま
り、アドレス０からｎまで連続的に）読み出される。こ
の時のチャネル番号が有効チャネル番号であれば、受信
したＴＳはその制御チャネルで制御され、この時のチャ
ネル番号が無効チャネル番号であれば受信したＴＳの制
御はできない。つまり、待たされることになる。しかし
ながら、統計的には、ランダムライト・シーケンシャル
リードメモリ３０の内容をダイナミックに変化させるこ
とにより、受信したＴＳが無効チャネル番号に当たる確
率は極めて小さい。このようにして、本発明よればアナ
ログ加入者に対して制御チャネルを割り付けておく必要
がなくなり、制御チャネルの有効利用を図ることができ
るダイナミックチャネル割付システムを提供することが
できる。
ャルリードメモリ３０の内容は、タイムスロット（Ｔ
Ｓ）が受信されるのに同期してシーケンシャルに（つま
り、アドレス０からｎまで連続的に）読み出される。こ
の時のチャネル番号が有効チャネル番号であれば、受信
したＴＳはその制御チャネルで制御され、この時のチャ
ネル番号が無効チャネル番号であれば受信したＴＳの制
御はできない。つまり、待たされることになる。しかし
ながら、統計的には、ランダムライト・シーケンシャル
リードメモリ３０の内容をダイナミックに変化させるこ
とにより、受信したＴＳが無効チャネル番号に当たる確
率は極めて小さい。このようにして、本発明よればアナ
ログ加入者に対して制御チャネルを割り付けておく必要
がなくなり、制御チャネルの有効利用を図ることができ
るダイナミックチャネル割付システムを提供することが
できる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１を用いて、本発明の実現方法について
説明する。マイクロプロセッサ４０は、あるＴＳに対し
て、チャネルの何番を使用していくかを指示し、ＨＤＬ
Ｃハンドラ２０は、その指示されたチャネルでＨＤＬＣ
制御を行う。ＨＤＬＣハンドラ２０側は、チャネル毎の
レジスタメモリを持っているため（詳細後述）、各チャ
ネルが独立した制御が可能となる。
に説明する。図１を用いて、本発明の実現方法について
説明する。マイクロプロセッサ４０は、あるＴＳに対し
て、チャネルの何番を使用していくかを指示し、ＨＤＬ
Ｃハンドラ２０は、その指示されたチャネルでＨＤＬＣ
制御を行う。ＨＤＬＣハンドラ２０側は、チャネル毎の
レジスタメモリを持っているため（詳細後述）、各チャ
ネルが独立した制御が可能となる。
【００１３】また、何番のチャネル番号を与えるかとい
う制御もマイクロプロセッサ４０により任意に変えられ
るようにすれば、どこのチャネルを使用するかは制約が
なくなる。更に、各チャネルのビットレートを変えたい
場合には、マイクロプロセッサ４０が２ＴＳにわたって
同じチャネルＮＯを与えれば、あたかも倍の回線速度で
処理したことになる。このような応用を用いれば、フレ
ームリレーのような６４Ｋｂｐｓ，１２８Ｋｂｐｓ等の
サービスを提供することができる。かつ、タイムスロッ
トの有効利用が図れる。
う制御もマイクロプロセッサ４０により任意に変えられ
るようにすれば、どこのチャネルを使用するかは制約が
なくなる。更に、各チャネルのビットレートを変えたい
場合には、マイクロプロセッサ４０が２ＴＳにわたって
同じチャネルＮＯを与えれば、あたかも倍の回線速度で
処理したことになる。このような応用を用いれば、フレ
ームリレーのような６４Ｋｂｐｓ，１２８Ｋｂｐｓ等の
サービスを提供することができる。かつ、タイムスロッ
トの有効利用が図れる。
【００１４】図２はＨＤＬＣハンドラ２０の一実施例を
示す構成ブロック図である。図において、２１はランダ
ムライト・シーケンシャルリードメモリ３０から読み出
されるチャネル番号（ＣＨ ＮＯ）を保持するラッチで
ある。２２はＣＨ ＮＯ対応に制御データが格納されて
いるレジスタメモリである。該レジスタメモリ２２には
ＣＨの数だけの制御データが格納されている。そして、
ラッチ２１の出力（ＣＨ ＮＯ）がアドレスとしてレジ
スタメモリ２２に入るようになっている。
示す構成ブロック図である。図において、２１はランダ
ムライト・シーケンシャルリードメモリ３０から読み出
されるチャネル番号（ＣＨ ＮＯ）を保持するラッチで
ある。２２はＣＨ ＮＯ対応に制御データが格納されて
いるレジスタメモリである。該レジスタメモリ２２には
ＣＨの数だけの制御データが格納されている。そして、
ラッチ２１の出力（ＣＨ ＮＯ）がアドレスとしてレジ
スタメモリ２２に入るようになっている。
【００１５】２３はレジスタメモリ２２から出力される
制御用データに基づいて、受信ＴＳの制御（フラグ検
出，ＣＲＣ演算，０デリーション等）を行うＲＸ制御
部、２４はＲＸ制御部２３からのデータを格納する受信
用ＦＩＦＯである。ここで、０デリーションについて説
明する。送信側では、フラグ以外のフレーム内容に
“１”が連続して５個現れると、その次に必ず“０”を
１個入れる“０挿入”（０インサーション）が行われ
る。また、受信側では、開始フラグ受信後は、“１”が
連続して５個現れると、その後の“０”を無視する“０
除去”（０デリーション）を行うようになっている。２
４はＲＸ制御部２３からの編集データを保持する受信用
ＦＩＦＯ（ファーストイン・ファーストアウトバッフ
ァ）である。
制御用データに基づいて、受信ＴＳの制御（フラグ検
出，ＣＲＣ演算，０デリーション等）を行うＲＸ制御
部、２４はＲＸ制御部２３からのデータを格納する受信
用ＦＩＦＯである。ここで、０デリーションについて説
明する。送信側では、フラグ以外のフレーム内容に
“１”が連続して５個現れると、その次に必ず“０”を
１個入れる“０挿入”（０インサーション）が行われ
る。また、受信側では、開始フラグ受信後は、“１”が
連続して５個現れると、その後の“０”を無視する“０
除去”（０デリーション）を行うようになっている。２
４はＲＸ制御部２３からの編集データを保持する受信用
ＦＩＦＯ（ファーストイン・ファーストアウトバッフ
ァ）である。
【００１６】２５はラッチ２１から出力されるＣＨ Ｎ
Ｏをアドレスとして受けるレジスタメモリである。該レ
ジスタメモリ２５には、２２と同様、ＣＨ ＮＯ対応に
制御データが格納されている。２６は該レジスタメモリ
２５から出力される制御データを受けてデータの編集
（ＣＲＣ演算，０インサーション等）を行い送信ＴＳを
出力するＴＸ制御部、２７は送信用データが保持される
送信用ＦＩＦＯである。このように構成された回路の動
作を説明すれば、以下のとおりである。（受信側の動
作）前述したダイナミックＣＨ割り当て動作により、ラ
ンダムライト・シーケンシャルリードメモリ３０から読
み出されたＣＨ ＮＯはラッチ２１に入り、ラッチされ
る。このＣＨ ＮＯはレジスタメモリ２２にアドレスと
して与えられる。レジスタメモリ２２からは対応したＣ
Ｈ ＮＯに対応した制御データが出力され、ＲＸ制御部
２３に与えられる。該ＲＸ制御部２３は、入力されるＴ
Ｓに対して前記制御データを基にＴＳの編集を行う。
Ｏをアドレスとして受けるレジスタメモリである。該レ
ジスタメモリ２５には、２２と同様、ＣＨ ＮＯ対応に
制御データが格納されている。２６は該レジスタメモリ
２５から出力される制御データを受けてデータの編集
（ＣＲＣ演算，０インサーション等）を行い送信ＴＳを
出力するＴＸ制御部、２７は送信用データが保持される
送信用ＦＩＦＯである。このように構成された回路の動
作を説明すれば、以下のとおりである。（受信側の動
作）前述したダイナミックＣＨ割り当て動作により、ラ
ンダムライト・シーケンシャルリードメモリ３０から読
み出されたＣＨ ＮＯはラッチ２１に入り、ラッチされ
る。このＣＨ ＮＯはレジスタメモリ２２にアドレスと
して与えられる。レジスタメモリ２２からは対応したＣ
Ｈ ＮＯに対応した制御データが出力され、ＲＸ制御部
２３に与えられる。該ＲＸ制御部２３は、入力されるＴ
Ｓに対して前記制御データを基にＴＳの編集を行う。
【００１７】この編集の際に、前記したようなフラグ検
出，ＣＲＣ演算，０デリーション等の処理を行う。この
ような編集処理の終了したＴＳは受信用ＦＩＦＯ２４に
格納持される。特定のチャネルのＴＳはとびとびに入っ
てくるので、ＲＸ制御部２３がフレームの終了フラグを
検出した時点で、最終的なフレームの編集を行い、受信
用ＦＩＦＯ２４に格納する。（送信側の動作）送信すべ
きフレームデータのＣＨ ＮＯも受信ＣＨ ＮＯと同じ
である。送信用ＦＩＦＯ２７から読み出されたデータは
ＴＸ制御部２６に入る。該ＴＸ制御部２６は、レジスタ
メモリ２５から与えられるＣＨ ＮＯに対応した制御デ
ータによりデータの編集（ＣＲＣ演算，０インサーショ
ン等）を行う。そして、フレームデータをＴＳに分割
し、ＴＳ単位で送信する。
出，ＣＲＣ演算，０デリーション等の処理を行う。この
ような編集処理の終了したＴＳは受信用ＦＩＦＯ２４に
格納持される。特定のチャネルのＴＳはとびとびに入っ
てくるので、ＲＸ制御部２３がフレームの終了フラグを
検出した時点で、最終的なフレームの編集を行い、受信
用ＦＩＦＯ２４に格納する。（送信側の動作）送信すべ
きフレームデータのＣＨ ＮＯも受信ＣＨ ＮＯと同じ
である。送信用ＦＩＦＯ２７から読み出されたデータは
ＴＸ制御部２６に入る。該ＴＸ制御部２６は、レジスタ
メモリ２５から与えられるＣＨ ＮＯに対応した制御デ
ータによりデータの編集（ＣＲＣ演算，０インサーショ
ン等）を行う。そして、フレームデータをＴＳに分割
し、ＴＳ単位で送信する。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
よればＨＤＬＣを扱う場合、外部からそのＣＨ ＮＯの
指定を可能とすることにより、入力ＴＳに対して任意の
チャネルで処理でき、自由度の高い通信が可能となる。
このように、本発明によれば、制御チャネルの有効利用
を図ることができるダイナミックチャネル割付システム
を提供することができる。
よればＨＤＬＣを扱う場合、外部からそのＣＨ ＮＯの
指定を可能とすることにより、入力ＴＳに対して任意の
チャネルで処理でき、自由度の高い通信が可能となる。
このように、本発明によれば、制御チャネルの有効利用
を図ることができるダイナミックチャネル割付システム
を提供することができる。
【図１】本発明の原理ブロック図である。
【図２】ＨＤＬＣハンドラの一実施例を示す構成ブロッ
ク図である。
ク図である。
【図３】従来の交換機システムの概念図である。
【図４】従来の制御チャネルの割り付けの説明図であ
る。
る。
２０ ＨＤＬＣハンドラ ３０ ランダムライト・シーケンシャルリードメモリ ３１ 有効ＣＨ領域 ３２ 無効ＣＨ領域 ４０ マイクロプロセッサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−50297（ＪＰ，Ａ) 特開 昭63−155993（ＪＰ，Ａ) 特開 昭62−146099（ＪＰ，Ａ) 特開 昭62−206998（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 11/04
Claims (3)
- 【請求項１】 受信タイムスロットを受けて受信タイム
スロットの編集を行ない編集結果を受信用ＦＩＦＯに格
納すると共に、送信用ＦＩＦＯから読み出されたタイム
スロットの編集を行ない送信タイムスロットとして出力
するＨＤＬＣハンドラと、 該ＨＤＬＣハンドラにそれぞれのタイムスロットの制御
チャネルをアドレスとして与えるランダムライト・シー
ケンシャルリードメモリと、 該ランダムライト・シーケンシャルリードメモリ内の有
効チャネルと無効チャネルの書き込み制御と読み出し制
御を行うマイクロプロセッサとを含んで構成されるダイ
ナミックチャネル割付システム。 - 【請求項２】 前記マイクロプロセッサは、全加入者数
と使用できるチャネルの総数を常時記憶しておき、前記
ランダムライト・シーケンシャルリードメモリに有効チ
ャネルと無効チャネルをダイナミックに変化させて書き
込むようにしたことを特徴とする請求項１記載のダイナ
ミックチャネル割付システム。 - 【請求項３】 前記マイクロプロセッサは、１個のチャ
ネルに２個以上のタイムスロットを割り当てることを特
徴とする請求項１記載のダイナミックチャネル割付シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04289943A JP3137770B2 (ja) | 1992-10-28 | 1992-10-28 | ダイナミックチャネル割付システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04289943A JP3137770B2 (ja) | 1992-10-28 | 1992-10-28 | ダイナミックチャネル割付システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06141389A JPH06141389A (ja) | 1994-05-20 |
| JP3137770B2 true JP3137770B2 (ja) | 2001-02-26 |
Family
ID=17749750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04289943A Expired - Fee Related JP3137770B2 (ja) | 1992-10-28 | 1992-10-28 | ダイナミックチャネル割付システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137770B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428660B1 (ko) * | 2000-10-30 | 2004-04-30 | 엘지전자 주식회사 | 교환기의 핸들러 이중화 방법 |
-
1992
- 1992-10-28 JP JP04289943A patent/JP3137770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06141389A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001121 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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