JP3136746B2 - タイミング識別回路 - Google Patents
タイミング識別回路Info
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- JP3136746B2 JP3136746B2 JP04071766A JP7176692A JP3136746B2 JP 3136746 B2 JP3136746 B2 JP 3136746B2 JP 04071766 A JP04071766 A JP 04071766A JP 7176692 A JP7176692 A JP 7176692A JP 3136746 B2 JP3136746 B2 JP 3136746B2
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- Japan
- Prior art keywords
- input
- band
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Description
【０００１】
【産業上の利用分野】本発明は、タイミング識別回路、
特に、数１００Ｍｂ／ｓの高速データのタイミング識別
回路に関する。
特に、数１００Ｍｂ／ｓの高速データのタイミング識別
回路に関する。
【０００２】
【従来の技術】従来のタイミング識別回路は、図２に示
すように、二分岐された入力データ１の一方が入力され
る遅延線２と、この遅延線２の出力端子がディレイ入力
端子に接続されたＤフリップフロップ３と、二分岐され
た入力データの他方が入力される帯域通過フィルタ４
と、この帯域通過フィルタの出力端子に入力端子が接続
され、出力端子がＤフリップフロップ３のクロック入力
端子に接続されたリミッタアンプ５とから構成されてい
る。
すように、二分岐された入力データ１の一方が入力され
る遅延線２と、この遅延線２の出力端子がディレイ入力
端子に接続されたＤフリップフロップ３と、二分岐され
た入力データの他方が入力される帯域通過フィルタ４
と、この帯域通過フィルタの出力端子に入力端子が接続
され、出力端子がＤフリップフロップ３のクロック入力
端子に接続されたリミッタアンプ５とから構成されてい
る。
【０００３】このような構成の従来のタイミング識別回
路では、二分岐された入力データ１が、一方は遅延線２
を介してＤフリップフロップ３のディレイ入力端子に入
力され、他方は帯域通過フィルタ４，リミッタアンプ５
を順次介してＤフリップフロップ３のクロック入力端子
に入力される。この結果、入力データ１はＤフリップフ
ロップ３でタイミング識別され、入力データ１のジッタ
抑制およびクロック再生が可能となる。
路では、二分岐された入力データ１が、一方は遅延線２
を介してＤフリップフロップ３のディレイ入力端子に入
力され、他方は帯域通過フィルタ４，リミッタアンプ５
を順次介してＤフリップフロップ３のクロック入力端子
に入力される。この結果、入力データ１はＤフリップフ
ロップ３でタイミング識別され、入力データ１のジッタ
抑制およびクロック再生が可能となる。
【０００４】遅延線２は、入力データ１がＤフリップフ
ロップ３で最適位相で識別されるように入力データ１の
位相調整を行うと共に、帯域通過フィルタ４の入出力位
相の個体差を補償するための可変遅延線である。
ロップ３で最適位相で識別されるように入力データ１の
位相調整を行うと共に、帯域通過フィルタ４の入出力位
相の個体差を補償するための可変遅延線である。
【０００５】
【発明が解決しようとする課題】この従来のタイミング
識別回路では、データ速度が数１００Ｍｂ／ｓと高速の
場合、データの最適位相調整の精度は０．１〜０．２ｎ
ｓ程度が要求される。さらに、上記の周波数帯域の帯域
通過フィルタとしては、一般にＳＡＷ（Ｓｕｒｆａｃｅ
Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタが用いられる
が、入出力位相の個体差がデータの１タイムスロット以
上にも達することがある。従って、データの最適位相調
整用の遅延線には、データの１タイムスロット以上の範
囲で、０．１〜０．２ｎｓ程度の可変精度が要求され、
遅延線が高価になるという問題点がある。
識別回路では、データ速度が数１００Ｍｂ／ｓと高速の
場合、データの最適位相調整の精度は０．１〜０．２ｎ
ｓ程度が要求される。さらに、上記の周波数帯域の帯域
通過フィルタとしては、一般にＳＡＷ（Ｓｕｒｆａｃｅ
Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタが用いられる
が、入出力位相の個体差がデータの１タイムスロット以
上にも達することがある。従って、データの最適位相調
整用の遅延線には、データの１タイムスロット以上の範
囲で、０．１〜０．２ｎｓ程度の可変精度が要求され、
遅延線が高価になるという問題点がある。
【０００６】本発明の目的は、このような問題点を解決
したタイミング識別回路を提供することにある。
したタイミング識別回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、二分岐された
入力データの一方が入力される遅延線と、この遅延線の
出力端子がディレイ入力端子に接続されたＤフリップフ
ロップと、前記二分岐された入力データの他方が入力さ
れる帯域通過フィルタと、この帯域通過フィルタの出力
端子に入力端子が接続され、出力端子が前記Ｄフリップ
フロップのクロック入力端子に接続されたリミッタアン
プとを備えるタイミング識別回路において、前記帯域通
過フィルタの前段に、可変コイルを設け、この可変コイ
ルのインダクタンスと前記帯域通過フィルタの入力キャ
パシタンスからなる共振回路を構成するとともに、前記
共振回路の共振周波数を前記帯域通過フィルタの中心周
波数にほぼ一致させておき、前記可変コイルのインダク
タンスを調整することで、クロックの位相を微調整し、
前記遅延線を交換することでクロックの位相を粗調整す
ることを特徴とする。
入力データの一方が入力される遅延線と、この遅延線の
出力端子がディレイ入力端子に接続されたＤフリップフ
ロップと、前記二分岐された入力データの他方が入力さ
れる帯域通過フィルタと、この帯域通過フィルタの出力
端子に入力端子が接続され、出力端子が前記Ｄフリップ
フロップのクロック入力端子に接続されたリミッタアン
プとを備えるタイミング識別回路において、前記帯域通
過フィルタの前段に、可変コイルを設け、この可変コイ
ルのインダクタンスと前記帯域通過フィルタの入力キャ
パシタンスからなる共振回路を構成するとともに、前記
共振回路の共振周波数を前記帯域通過フィルタの中心周
波数にほぼ一致させておき、前記可変コイルのインダク
タンスを調整することで、クロックの位相を微調整し、
前記遅延線を交換することでクロックの位相を粗調整す
ることを特徴とする。
【０００８】本発明によれば、前記共振回路の共振周波
数を前記帯域通過フィルタの中心周波数にほぼ一致させ
ておき、前記可変コイルのインダクタンスを調整するこ
とで、クロックの位相を微調整し、前記遅延線を交換す
ることでクロックの位相を粗調整することを特徴とす
る。
数を前記帯域通過フィルタの中心周波数にほぼ一致させ
ておき、前記可変コイルのインダクタンスを調整するこ
とで、クロックの位相を微調整し、前記遅延線を交換す
ることでクロックの位相を粗調整することを特徴とす
る。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１（ａ）は本発明の一実施例のタイミン
グ識別回路のブロック図である。このタイミング識別回
路は、二分岐された入力データの一方が入力される遅延
線２と、この遅延線の出力端子がディレイ入力端子に接
続されたＤフリップフロップ３と、二分岐された入力デ
ータの他方が入力される帯域通過フィルタ４と、この帯
域通過フィルタの出力端子に入力端子が接続され、出力
端子がＤフリップフロップ３のクロック入力端子に接続
されたリミッタアンプ５と、帯域通過フィルタ４の前段
に設けられた可変コイル６とから構成されている。
グ識別回路のブロック図である。このタイミング識別回
路は、二分岐された入力データの一方が入力される遅延
線２と、この遅延線の出力端子がディレイ入力端子に接
続されたＤフリップフロップ３と、二分岐された入力デ
ータの他方が入力される帯域通過フィルタ４と、この帯
域通過フィルタの出力端子に入力端子が接続され、出力
端子がＤフリップフロップ３のクロック入力端子に接続
されたリミッタアンプ５と、帯域通過フィルタ４の前段
に設けられた可変コイル６とから構成されている。
【００１１】すなわち、図２の従来のタイミング識別回
路に、可変コイル６を設けた構成となっている。
路に、可変コイル６を設けた構成となっている。
【００１２】このような構成のタイミング識別回路で
は、二分岐された入力データ１が、一方は遅延線２を介
してＤフリップフロップ３のディレイ入力端子に入力さ
れ、他方は可変コイル６，帯域通過フィルタ４，リミッ
タアンプ５を順次介してＤフリップフロップ３のクロッ
ク入力端子に入力される。この結果、入力データ１はＤ
フリップフロップ３でタイミング識別され、入力データ
１のジッタ抑制およびクロック再生が可能となる。
は、二分岐された入力データ１が、一方は遅延線２を介
してＤフリップフロップ３のディレイ入力端子に入力さ
れ、他方は可変コイル６，帯域通過フィルタ４，リミッ
タアンプ５を順次介してＤフリップフロップ３のクロッ
ク入力端子に入力される。この結果、入力データ１はＤ
フリップフロップ３でタイミング識別され、入力データ
１のジッタ抑制およびクロック再生が可能となる。
【００１３】図１（ｂ）に示すように、可変コイル６の
インダクタンスと帯域通過フィルタ４の入力キャパシタ
ンスＣinとで共振回路を構成しており、共振周波数を帯
域通過フィルタ４の中心周波数にほぼ一致させておく。
可変コイル６のインダクタンスを調整することで、クロ
ックの位相を−π／４〜＋π／４の範囲で微調整し、遅
延線２を交換することで−π〜πの範囲で粗調整するこ
とにした。従って、データの１タイムスロットル全域
で、データとクロックの位相を連続的に調整することが
できる。
インダクタンスと帯域通過フィルタ４の入力キャパシタ
ンスＣinとで共振回路を構成しており、共振周波数を帯
域通過フィルタ４の中心周波数にほぼ一致させておく。
可変コイル６のインダクタンスを調整することで、クロ
ックの位相を−π／４〜＋π／４の範囲で微調整し、遅
延線２を交換することで−π〜πの範囲で粗調整するこ
とにした。従って、データの１タイムスロットル全域
で、データとクロックの位相を連続的に調整することが
できる。
【００１４】なお、数１００Ｍｂ／ｓのデータを扱う場
合、帯域通過フィルタ４として一般にＳＡＷフィルタが
用いられる。ＳＡＷフィルタのＱが約１，０００である
のに対して、共振回路のＱが約１０で、約２桁離れてい
ることから、データのパターン変化に伴うクロックの位
相変動は問題にはならない。
合、帯域通過フィルタ４として一般にＳＡＷフィルタが
用いられる。ＳＡＷフィルタのＱが約１，０００である
のに対して、共振回路のＱが約１０で、約２桁離れてい
ることから、データのパターン変化に伴うクロックの位
相変動は問題にはならない。
【００１５】
【発明の効果】以上説明したように本発明は、帯域通過
フィルタの前段に可変コイルを設け、この可変コイルの
インダクタンスと帯域通過フィルタの入力キャパシタン
スからなる共振回路とを構成し、この共振回路の中心周
波数を帯域通過フィルタの中心周波数にほぼ一致させて
おき、可変コイルのインダクタンスを調整することによ
って、クロックの位相の微調整、換言すればデータの位
相の微調整を可能にするという効果を有する。
フィルタの前段に可変コイルを設け、この可変コイルの
インダクタンスと帯域通過フィルタの入力キャパシタン
スからなる共振回路とを構成し、この共振回路の中心周
波数を帯域通過フィルタの中心周波数にほぼ一致させて
おき、可変コイルのインダクタンスを調整することによ
って、クロックの位相の微調整、換言すればデータの位
相の微調整を可能にするという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ 入力データ ２ 遅延線 ３ Ｄフリップフロップ ４ 帯域通過フィルタ ５ リミッタアンプ ６ 可変コイル
Claims (1)
- 【請求項１】二分岐された入力データの一方が入力され
る遅延線と、この遅延線の出力端子がディレイ入力端子
に接続されたＤフリップフロップと、前記二分岐された
入力データの他方が入力される帯域通過フィルタと、こ
の帯域通過フィルタの出力端子に入力端子が接続され、
出力端子が前記Ｄフリップフロップのクロック入力端子
に接続されたリミッタアンプとを備えるタイミング識別
回路において、 前記帯域通過フィルタの前段に、可変コイルを設け、こ
の可変コイルのインダクタンスと前記帯域通過フィルタ
の入力キャパシタンスからなる共振回路を構成するとと
もに、前記共振回路の共振周波数を前記帯域通過フィル
タの中心周波数にほぼ一致させておき、前記可変コイル
のインダクタンスを調整することで、クロックの位相を
微調整し、前記遅延線を交換することでクロックの位相
を粗調整することを特徴とするタイミング識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04071766A JP3136746B2 (ja) | 1992-03-30 | 1992-03-30 | タイミング識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04071766A JP3136746B2 (ja) | 1992-03-30 | 1992-03-30 | タイミング識別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275990A JPH05275990A (ja) | 1993-10-22 |
| JP3136746B2 true JP3136746B2 (ja) | 2001-02-19 |
Family
ID=13470002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04071766A Expired - Fee Related JP3136746B2 (ja) | 1992-03-30 | 1992-03-30 | タイミング識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136746B2 (ja) |
-
1992
- 1992-03-30 JP JP04071766A patent/JP3136746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275990A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |