JP3136656B2

JP3136656B2 - 効果付加装置

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Publication number: JP3136656B2
Application number: JP03158357A
Authority: JP
Inventors: 士郎石黒
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-06-28
Filing date: 1991-06-28
Publication date: 2001-02-19
Anticipated expiration: 2016-02-19
Also published as: JPH056173A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、効果付加装置に関し、
さらに詳しくはワウ効果を付加する効果付加装置に関す
る。

【０００２】

【従来の技術】従来、楽音を、その音色すなわち周波数
特性を時々刻々に変化させて発生させる効果「ワウ・ワ
ウ」が知られており、妙味のある楽音を得ることができ
る。この効果を付加するためのアナログ回路としては、
電子オルガン等の押鍵時に発生するエンベープ信号とワ
ウ効果付加用の信号とを乗算した信号を、楽音の音色を
制御する電圧制御フィルタ（ＶＣＦ）に供給してＶＣＦ
の遮断周波数（ｆｃ：cut off frequency)を変動させる
ものが知られている。このＶＣＦの遮断周波数（ｆｃ）
の変動によって、ＶＣＦを通過する楽音の周波数特性が
変動し、ワウ効果が付加される。

【０００３】近年、上記のようなワウ効果を、ディジタ
ル式の電子楽器に適用することが試みられている。図１
６(a),(b) は、ワウ効果をディジタル式で処理するため
の電子回路ブロック図である。同図(a) において、ＡＤ
１４１は、入力する楽音信号ａをディジタル符号化し
て、ディジタル信号ｂを出力するアナログ・ディジタル
・コンバータである。ＤＳＰ１４２は、ディジタル信号
ｂにワウ効果を付加して、効果付加信号ｃを出力するデ
ィジタル・シグナル・プロセッサである。μ１４３は制
御信号ｅによりＤＳＰ１４２を制御するマイコン（ＣＰ
Ｕ：中央演算処理装置）である。ＤＡ１４４は、ワウ効
果が付加されたディジタル信号ｃをアナログ信号ｄに変
換して出力するディジタル・アナログ・コンバータであ
る。

【０００４】同図(b) は、ＤＳＰ１４２の内部回路を示
すブロック図である。ＥＮＶ１４５は、エンベロープ検
出回路であり、電子ギターの弦のピッキング等によって
発生した楽音の入力信号ｂ（図１７(a) 参照）を全波整
流し、エンベロープ抽出を行って信号ｆ（図１７(b) 参
照）を出力する。ＫＥＩ１４６は、係数変換回路であ
り、ＥＮＶ１４５から入力される信号ｆに対して、加減
算等を行ってデータ変換することにより信号ｇ（図１７
(c) 参照）を生成し、これをフィルタ係数としてフィル
タ１４７に供給する。フィルタ１４７は、フィルタ係
数、すなわち信号ｇによりフィルタ特性が変動し、信号
ｂにワウ効果を付加して信号ｃを出力する。

【０００５】図１８は、フィルタ１４７の共振周波数の
変動特性を示したものである。横軸に振幅、縦軸に振幅
利得が対応する。図１７(c) に示す係数ｇの値、例えば
７ＦＦＦ（Ｈ）〜２０００（Ｈ）に従って、フィルタ１
４７の遮断周波数が図１８のｃｆ〜ｃｆ′のように変動
する。これにより、ｃｆ、ｃｆ′近傍で強調される高調
波が変動してワウ効果が付加される。

【０００６】

【発明が解決しようとする課題】ところで、ワウ効果
は、当然ながら、電子ギター等でピッキング操作の都
度、効果があらわれることが期待される。しかし従来で
は、最初のピッキングから、続けて２回目のピッキング
を行った場合、ワウ効果は最初のピッキングにのみ明確
にあらわれるが、２回目のピッキングに対しては明確に
はあらわれない。

【０００７】これは、図１９(a) に示すように、続けて
２回のピッキングを行った場合、この入力波形信号ｂ
を、上述の図１７で説明した、整流、エンベロープ抽
出、及び減算・加算によるデータ変換を行ってフィルタ
係数ｇを得ても、図１９(b) に示すように、２回目のピ
ッキングに対応するフィルタ係数ｇの値はその変化率が
吸収されて僅かに上がるだけであって大きな変化はな
い。従って、このフィルタ係数ｇを、図１６(b) のフィ
ルタ１４７に供給してもフィルタ特性には大きな変動は
生じない、すなわち２回目のピッキングに対応する大き
な変動は生じないということに原因がある。

【０００８】このように、従来の方法では、最初のピッ
キングから極めて短い時間内に続けて次のピッキングを
行った場合には、最初のピッキングのとき以外ではワウ
効果が殆ど現れない。このため効果付加の演奏に一体感
が得られないという不満があった。

【０００９】本発明の課題は、極めて短い時間内に続け
て演奏操作を行っても、演奏操作の都度、明確なワウ効
果を楽音に付加することのできる電子楽器の効果付加装
置を提供することである。

【００１０】

【課題を解決するための手段】本発明の手段は次の通り
である。本発明は、入力音響信号のエンベロープを設定
されたフィルタ係数に基づいて抽出するための第１のフ
ィルタ手段と、このエンベロープに対応して変化するフ
ィルタ係数に基づいて入力音響信号をフィルタリングし
て出力する第２のフィルタ手段とを設けた効果付加装置
に適用される。

【００１１】まず、検出手段は、入力音響信号のレベル
が所定値以上となったときを検出する。同手段は、例え
ばＣＰＵ（中央演算処理装置）等からなる。つぎに、フ
ィルタ係数変更手段は、検出手段により入力音響信号の
レベルが所定値以上と判断された場合は第１のフィルタ
手段のフィルタ係数をフィルタの遮断周波数を上げるよ
うに変更する。同手段は例えば加減算器等からなる。

【００１２】

【作用】本発明の手段の作用は次の通りである。第１の
フィルタ手段からの入力音響信号のレベル値が所定値以
上となると、検出手段により検出される。すると、この
判断に基づいて、フィルタ係数変更手段によりフィルタ
係数が変更され、この変更により第１のフィルタ手段の
遮断周波数が上がる。

【００１３】これにより、短時間内に連続して音響信号
が発生した場合においても、発生毎に、明確なワウ効果
が入力音に付加される。

【００１４】

【実施例】本発明の実施例について、以下、図面を用い
て説明する。図１(a),(b) は、本実施例の電子楽器（電
子ギター）の外観図である。同図(a) において、電子ギ
ター１０は、ボディ１及びネック２からなっており、そ
のボディ１の内部には詳しくは後述する楽音にワウ効果
を付加する処理を行う電子部３が配設されている。ま
た、ボディ１、ネック２の上面長手方向には振動によっ
て楽音を発生する６本の弦４が張設されている。さら
に、ボディ１の上面には、弦４の振動をアナログ電気信
号に変換し後述する差動アンプを介して電子部３に出力
するピックアップ５、電子部３からの楽音信号の出力を
調節するボリュームつまみ６、及び後述するコンソール
７が設けられている。そして、ボディ１の側面下部に
は、電子部３の出力を外部のアンプ等に伝達するための
出力ジャック８を備えている。同図(b) は、上記コンソ
ール７の外観図である。その上面には、楽音にワウ効果
を付加するかしないかを選択して予め設定するためのＯ
Ｎ／ＯＦＦスイッチ７−１、及びそのＯＮ／ＯＦＦスイ
ッチ７−１がＯＮ操作されたとき点灯して、ＯＮとなっ
たことを報知するＬＥＤ７−２が設けられている。

【００１５】図２は、上記電子部３の回路構成図であ
る。なお、電子部３と接続している図１に示した各構成
部については図１と同一番号を付して示す。図２の回路
構成図において、ピックアップ５は、図１(a) の弦４の
振動に対応してアナログ電気信号ｅ₁、ｅ₂を差動アン
プ２１に出力する。差動アンプ２１は、一対の入力端子
に入力されたアナログ電気信号ｅ₁、ｅ₂の差を増幅し
てアナログ電気信号ｉとして電子回路部２２に出力す
る。電子回路部２２は、入力された楽音信号ｉに後述す
るワウ効果を付加した楽音信号ｏを出力する。この信号
ｏは、トーンコントロール用可変抵抗２３により音質を
制御され、図１(a) のボリュームつまみ６に連動するボ
リューム用可変抵抗２４により音量を制御された後、出
力ジャック８を介して外部に出力される。

【００１６】次に、図３は、上記電子回路部２２の内部
構成を示すブロック図である。同図において、アナログ
／デジタル変換器（ＡＤ）３１は、デジタル・シグナル
・プロセッサ（ＤＳＰ）３２に接続しており、図２の差
動アンプ２１から入力されるアナログ電気信号ｉをディ
ジタル信号ａに変換しＤＳＰ３２に出力する。

【００１７】ＤＳＰ３２には、デジタル／アナログ変換
器（ＤＡ）３３及びＣＰＵ（中央演算処理装置）３４が
接続しており、ＤＳＰ３２は、ＣＰＵ３５による制御の
もとに、信号ａにアタックグラウル等の効果を付加し
て、効果の付加されたディジタル楽音信号ｂをＤＡ３３
に出力する。ＤＡ３３は、入力された楽音信号ｂをディ
ジタルからアナログに変換して、楽音信号ｏを出力す
る。

【００１８】ＣＰＵ３４は、特には図示しない内蔵のＲ
ＯＭに格納されているマイクロプログラムに従って動作
し、回路全体を制御する。その、ＣＰＵ３４には、上記
ＤＳＰ３２の他、ＲＡＭ（ランダム・アクセス・メモ
リ）３５、ＲＯＭ（リード・オンリ・メモリ）３６が接
続しており、また、図１(b) のコンソール７も接続して
いる。そして、ＣＰＵ３４は、コンソール７のスイッチ
７−１によるオン／オフ入力に基づいて、ＲＯＭ３６か
ら後述するフィルタ特性を変更するための各種の係数値
を読み出し、ＤＳＰ３２に転送する。

【００１９】次に、上記ＣＰＵ３４により行われる処理
を説明する。図４は、ＣＰＵ３４の処理動作を示すフロ
ーチャートである。この動作は、図１の電子ギターの特
には図示しない電源スイッチがオンとなることにより開
始される。また、ＲＡＭ３５の、特には図示しないデー
タ領域ＳＴＡ，ＤＥＰ，ＫＥＸ，ＫＥＴ，ＧＡ０，ＧＡ
１，ＧＡ２及びＧＡ３が使用される。この各データ領域
には、領域名と同じ名称で表わされるデータが格納され
ており、そのデータの内容は、それぞれＤ（ＳＴＡ），
Ｄ（ＤＥＰ），Ｄ（ＫＥＸ），Ｄ（ＫＥＴ），Ｄ（ＧＡ
０），Ｄ（ＧＡ１），Ｄ（ＧＡ２）及びＤ（ＧＡ３）で
表される。

【００２０】同図において、ＣＰＵ３４は、まず、コン
ソール７のスイッチ７−１が操作されたか否か、即ち、
現在のオン／オフ状態を前回走査した時のオン／オフ状
態と比較して変化があったか否か判別する（ステップＳ
４０１）。

【００２１】そして、スイッチ７−１がオンからオフに
変化していれば、今「ワウ効果を付加しない」ことが指
定されたと判断し、ＲＡＭ３５のデータ領域ＳＴＡ，Ｄ
ＥＰ，ＫＥＸ，ＫＥＴ，ＧＡ０，ＧＡ１及びＧＡ２のデ
ータ内容を００００（以下数値は１６進値表示）にセッ
トし、データ領域ＧＡ３にはデータ７ＦＦＦをセットす
る（ステップＳ４０２）。続いて、ＬＥＤ７−２を消灯
し（ステップＳ４０３）、上記セットした各データ領域
の内容Ｄ（ＳＴＡ），Ｄ（ＤＥＰ），Ｄ（ＫＥＸ），Ｄ
（ＫＥＴ），Ｄ（ＧＡ０），Ｄ（ＧＡ１），Ｄ（ＧＡ
２）及びＤ（ＧＡ３）をＤＳＰ３２に転送したのち（ス
テップＳ４０４）、ステップＳ４０１に戻る。

【００２２】これにより、コンソール７のスイッチ７−
１が、オンからオフに操作されると、ＬＥＤ７−２が消
灯されて、ワウ効果を付加しないことが報知され、そし
て、詳しくは後述するワウ効果を付加するためのローパ
ス・フィルタ、ワウ・フィルタの各フィルタの機能を停
止させるためのデータがＲＡＭ３５からＤＳＰ３２へ転
送される。

【００２３】上記ステップＳ４０１で、スイッチ７−１
がオフからオンに変化していれば、今「ワウ効果を付加
する」ことが指定されたと判断し、ＲＡＭ３５の各デー
タ領域のデータ内容Ｄ（ＳＴＡ），Ｄ（ＤＥＰ），Ｄ
（ＫＥＸ），Ｄ（ＫＥＴ），Ｄ（ＧＡ０），Ｄ（ＧＡ
１）及びＤ（ＧＡ２）を、それぞれ７ＦＦＦ，４００
０，１０００、７ＦＦＦ，Ｃ１８Ｄ，８６８Ｂ，３Ａ０
及び１０００にセットし（ステップＳ４０６）、次に、
ＬＥＤ７−２を点灯し（ステップＳ４０６）、続いて、
上記セットした各データ領域の内容をＤＳＰ３２に転送
して（ステップＳ４０４）、ステップＳ４０１に戻る。

【００２４】これにより、コンソール７のスイッチ７−
１が、オフからオンに操作されると、ＬＥＤ７−２が点
灯されて、ワウ効果を付加することが報知され、そし
て、ワウ効果を付加するためのローパス・フィルタ、ワ
ウ・フィルタの各フィルタの機能を起動させるためのデ
ータがＲＡＭ３５からＤＳＰ３２へ転送される。

【００２５】上記ステップＳ４０１で、スイッチ７−１
が操作されていない場合は、再びステップＳ４０１の判
別処理を繰り返す。これにより、スイッチ７−１が操作
されていない、即ち現在のワウ効果を付加するモード又
は付加しないモードのいずれかを、他方へ切り換えるモ
ード切り換え指示がなされない限り、スイッチ７−１に
より指定されたモードが継続する。

【００２６】次に、図５に、上記ワウ効果の付加を実行
するＤＳＰ３２の内部構成を示す。同図において、プロ
グラムメモリ２０１は所定のマイクロプログラムを格納
するメモリであり、図３のＣＰＵ３４からの指示に従っ
て所定の動作プログラムを制御回路２０２に供給する。
また、プログラムメモリ２０１には特には図示しないア
ドレスカウンタが接続されており、プログラムメモリ２
０１は、このアドレスカウンタからのアドレス指定にし
たがって、プログラム内容を順次制御回路２０２に供給
する。

【００２７】制御回路２０２は、プログラムメモリ２０
１の出力内容に基づいて、後述する各レジスタ、メモリ
間のデータ転送と、各ゲートやラッチを開閉制御するた
めの各種制御信号、並びにサンプリングタイミング毎に
インクリメントされるカウンタ値ＳＣを出力し、所望の
信号処理動作を実行する。

【００２８】係数メモリ（Ｐ）２０３は、図６(a) に示
すように、ワウ効果付加のための各種パラメータを格納
するレジスタであり、これらの係数は、ＣＰＵ３４の制
御によって、図３のＲＡＭ３５から読み出されてＤＳＰ
３２に転送され、係数メモリ（Ｐ）２０３に格納され
る。

【００２９】ワークメモリ（Ｗ）２０４は、図６(b) に
示すように、入力された波形信号や、各種パラメータ、
また、ＤＳＰ３２内で作成される波形用信号や、出力波
形等を一時的に退避させておく作業用のメモリである。

【００３０】なお、遅延オフセットメモリ（Ｔ）２０
５、及び遅延用メモリ１０５は、残響音付加等の波形変
換を行う際に使用されるものである。入力レジスタ（Ｐ
Ｉ）２０６は、図３のＡＤ変換器３１からのデジタル楽
音信号ａを格納し、同信号を内部バス２０７を介して各
部へ供給する。

【００３１】前述の係数メモリ（Ｐ）２０３、ワークメ
モリ（Ｗ）２０４の出力及び入力レジスタ（ＰＩ）２０
６の出力は、後述する各レジスタからの出力とともにゲ
ート２０８〜２１１のゲート端子に入力され、ゲート２
０８〜２１１からの出力はレジスタ（Ｍ０）２１２、
（Ｍ１）２１３、（Ａ０）２１４、（Ａ１）２１５に入
力される。

【００３２】レジスタ（Ｍ０）２１２、（Ｍ１）２１３
には、乗算器２１６に供給される演算途中のデータが格
納され、レジスタ（Ａ０）２１４、（Ａ１）２１５には
加減算器２１７に供給される演算途中のデータが格納さ
れる。

【００３３】また、レジスタ（Ｍ１）２１３の出力、お
よび後述するレジスタ（ＳＲ）２２４の出力はゲート２
１８を介して乗算器２１６に入力されるとともに、レジ
スタ（Ａ０）２１４の出力、および後述するレジスタ
（ＭＲ）２２１の出力はゲート２１９を介して加減算器
２１７に入力され、レジスタ（ＡＩ）２１５の出力、お
よび後述するレジスタ（ＡＲ）２２２の出力はゲート２
２０を介して加減算器２１７に入力される。

【００３４】乗算器２１６の乗算結果はレジスタ（Ｍ
Ｒ）２２１に格納され、レジスタ（ＭＲ）２２１の出力
はゲート２０９、およびゲート２１９に供給される。ま
た、加減算器２１７の演算結果はレジスタ（ＡＲ）２２
２に格納され、レジスタ（ＡＲ）２２２の出力は、オー
バーフロー（桁あふれ）を防止するためのクリッパ回路
２２３を介してレジスタ（ＳＲ）２２４に供給される。
また、レジスタ（ＡＲ）２２２の符号ビットの値がフラ
グレジスタ（ＳＦ）２２６に供給され、フラグレジスタ
（ＳＦ）２２６の出力は加減算器２１７に与えられる。

【００３５】レジスタ（ＳＲ）２２４の出力はゲート２
１１に供給され、また、ある１音についての処理の演算
結果として、内部バス２０７を介してワークメモリ
（Ｗ）２０４に格納される。

【００３６】上述の演算結果がワークメモリ（Ｗ）２０
４に記憶されて一連の処理が終了すると、同メモリに記
憶されたデータは、出力レジスタ（ＯＲ）２２５に転送
され、同レジスタから図３のＤＡ変換器３３に出力され
る。

【００３７】つぎに、図５で示される構成のＤＳＰ３２
の具体的な動作について、図７〜図１２の動作フローチ
ャートに基づき説明する。なお、これらの動作は、ＤＳ
Ｐ３２が、プログラムメモリ２０１に記憶されたマイク
ロプログラムを実行する処理として実現される。

【００３８】また、各動作フローチャートで、例えばＷ
（ＩＮＰ）は、図５のワークメモリ（Ｗ）２０４の名称
がＩＮＰである格納領域に格納されたデータ（係数又は
定数）の内容を示すものとする。同様に、例えばＰ（Ｋ
ＥＸ）は、図５の係数メモリ（Ｐ）２０３の格納領域Ｋ
ＥＸに格納された変数（定数でもよい）の内容を示すも
のとする。ここで、各メモリに格納されている係数（定
数）または変数の各メモリ上でのアドレスと名称おび内
容は、図６(a),(b) に示される。

【００３９】図７は、ゼネラル・フローチャートであ
る。ここでは各処理について概説し、詳しくは後述の図
８〜図１２で説明する。図７において、まず、入力さ
れるディジタル信号の負の値を反転させて全ての入力波
形信号を正の値とする入力データの絶対値化の処理を行
う（ステップＳ７０１）。これにより、全波整流が行わ
れる。

【００４０】次に、全波整流された入力信号の値が一定
値を越えたか否かを判別するピッキング判定処理が行わ
れる（ステップＳ７０２）。そして、ピッキングされて
いれば、ローパスフィルタ係数ＬＰＦに対して、フィル
タの遮断周波数を高域に移動させるための算出処理１を
行う（ステップＳ７０４）。また、ピッキングされてい
なければ、ローパスフィルタ係数ＬＰＦに対して、フィ
ルタの遮断周波数を通常の遮断帯域に設定するための算
出処理２を行う（ステップＳ７０５）。これにより、ピ
ッキングがなされると、ローパスフィルタの特性が楽音
波形の変化に鋭敏となるような係数が算出され、ピッキ
ングがなければ通常の特性係数が算出される。

【００４１】続いて、上述の係数に基づいてエンベロー
プを抽出するためのローパスフィルタリング（ＬＰＦ）
処理を行い（ステップＳ７０６）、この抽出されたエン
ベロープに基づいてワウ係数を演算により算出するワウ
係数演算処理を行う（ステップＳ７０７）。そして、そ
の算出されたワウ係数に基づいて演算を行い得られた結
果を原楽音に付加して出力するワウ演算処理を行う（ス
テップＳ７０８）。

【００４２】図１３は、上述した各処理のための機能ブ
ロック図を示したものである。また同図の各機能ブロッ
クは、処理を行うためのハード模式図で示される。同図
において、破線で示すブロック１３−１は入力される楽
音信号に対する絶対値化処理を、ブロック１３−２は楽
音のピッキング判定処理およびＬＰＦ（ローパスフィル
タ）係数の演算・算出処理を、ブロック１３−３は楽音
からピッキング操作を鋭敏に反映したエンベロープを抽
出する処理を、ブロック１３−４は抽出されたエンベロ
ープに基づいて所定のワウ係数の算出処理を、そして、
ブロック１３−５は算出されたワウ係数に基づいて入力
された楽音信号にワウ効果を付加する処理を行う。

【００４３】これを、同図に従ってさらに詳細に説明す
る。ブロック１３−１において、入力楽音信号ＩＮＰが
加減算器３０１、３０２、及び３０３に入力される。加
算器３０１では入力された楽音信号ＩＮＰから、定数
「０」が減算され、結果の最上位ビット値がフラグ検出
器３０４に与えられる。この「０」減算処理は、入力楽
音信号ＩＮＰの最上位ビット（２の補数によって表され
る符号ビット）の値をそのままフラグ検出器３０４に与
えるための処理である。

【００４４】加減算器３０２では、定数「０」に入力楽
音信号ＩＮＰが加算され、結果がゲート３０５に与えら
れる。この「０」への加算処理は、入力楽音信号ＩＮＰ
の値を、そのままゲート３０５に与えるためのものであ
る。

【００４５】加減算器３０３では、定数「０」から入力
楽音信号ＩＮＰが減算され、結果がゲート３０６に与え
られる。この「０」からの減算処理は、入力楽音信号Ｉ
ＮＰの値を、正負反転させてゲート３０６に与えるため
のものである。

【００４６】フラグ検出器３０４は、入力された楽音信
号ＩＮＰの符号ビットを検証し、「０」となっていれば
ゲート３０５に出力する信号バーＦをアクティブにす
る。これにより、ゲート３０５がオンとなる。一方、検
証した符号ビットが「１」であればゲート３０６に出力
する信号Ｆをアクティブにする。したがって、この場合
はゲート３０６がオンとなる。

【００４７】これにより、符号ビットが「０」、即ち入
力楽音信号ＩＮＰの値が正ならば、その正の値のＩＮＰ
がゲート３０５を通過する。一方、符号ビットが
「１」、即ち入力楽音信号ＩＮＰの値が負ならば、正負
反転によって正の値となったＩＮＰがゲート３０６を通
過する。

【００４８】これにより、入力楽音信号ＩＮＰは、負の
値が正に変換され、正のみの信号、すなわち絶対値化さ
れた波形信号ＺＥＴとして次の処理ブロック１３−２に
供給される。

【００４９】ブロック１３−２において、上述の波形信
号ＺＥＴは加減算器３０７に入力される。加減算器３０
７では、上記入力された波形信号ＺＥＴから、特には図
示しない制御部から入力されるピッキング判定閾値ＴＨ
Ｄが減算され、結果の最上位ビット（符号ビット）がフ
ラグ検出器３１０に与えられる。フラグ検出器３１０は
符号ビット（フラグ）を検証し、フラグが「１」なら
ば、ゲート３１１に出力する信号Ｆをアクティブにし
て、ゲート３１１をオンにさせる。一方、フラグが
「０」ならば、ゲート３１２に出力する信号バーＦをア
クティブにし、ゲート３１２をオンにさせる。

【００５０】これにより、波形信号ＺＥＴの入力レベル
がピッキング判定閾値ＴＨＤを越えないときは減算によ
り値が負（フラグは「１」）となり、これによってピッ
キング無しと判定され、ゲート３１１がオンとなる。一
方、波形信号ＺＥＴの入力レベルがピッキング判定閾値
ＴＨＤを越えたときは、減算によっても値は正を維持
し、フラグは「０」であり、これによってピッキングあ
りと判定されて、ゲート３１２がオンとなる。

【００５１】そして、制御部からは、例えば値が４００
０（Ｈ）に予め設定されたローパスフィルタ係数基準値
ＳＴＤ、及び例えば値が２０００（Ｈ）に予め設定され
たローパスフィルタ係数オフセット値ＯＦＳが、ともに
加減算器３０８、３０９に入力される。加減算器３０８
では、係数基準値ＳＴＤに係数オフセット値ＯＦＳが加
算されて、この加算結果として大きな値、例えば６００
０（Ｈ）がゲート３１１に出力される。もしゲート３１
１がオンならば、すなわち、ピッキング無しならば、こ
の大きな値がローパスフィルタ係数ＫＥＩとして次の処
理ブロック１３−３に出力される。

【００５２】また、加減算器３０９では、係数基準値Ｓ
ＴＤから係数オフセット値ＯＦＳが減算されて、この減
算結果として小さな値、例えば２０００（Ｈ）がゲート
３１２に出力される。もしゲート３１２がオンならば、
すなわち、ピッキング有りならば、この小さな値がロー
パスフィルタ係数ＫＥＩとして次の処理ブロック１３−
３に出力される。

【００５３】ブロック１３−３において、まず、ブロッ
ク１３−１の絶対値化処理で得られた入力絶対値化デー
タＺＥＴが乗算器３１３に入力される。乗算器３１３に
は、不図示の制御部から、乗数として第１のローパスフ
ィルタ係数ＫＥＸが与えられ、入力絶対値化データＷ
（ＺＥＴ）と乗算され、その乗算結果が加算器３１６に
与えられる。加算器３１６では、後述する乗算器３１４
から入力されるデータ値を加算して、その加算結果を１
標本遅延器（Ｚ^-1）３１５及び加算器３１８へ出力す
る。

【００５４】１標本遅延器（Ｚ^-1）３１５は、加算器３
１６から入力されたデータを、１サンプリング・タイミ
ング遅らせてローパスフィルタ遅延出力データとして、
乗算器３１４及び３１７へ出力する。

【００５５】乗算器３１４には、ブロック１３−２から
ピッキング判定結果に基づいて演算されたローパスフィ
ルタ係数ＫＥＩが入力されており、この係数ＫＥＩと、
１標本遅延器（Ｚ^-1）３１５からの１サンプリング・タ
イミング前の遅延出力データとが乗算されて、乗算結果
が上述の加算器３１６へ出力される。また、乗算器３１
７には、制御部から乗数として第２のローパスフィルタ
係数ＫＥＴが入力され、この係数ＫＥＴと上述の１サン
プリング・タイミング前の遅延出力データとが乗算され
て、乗算結果が加算器３１８へ出力される。加算器３１
８では、加算器３１６からの出力と、乗算器３１７から
の出力が加算されることにより入力値のたたみ込みが行
われ、エンベロープＥＮＶとして出力される。

【００５６】ここで、上述のローパスフィルタリング処
理を行うローパスフィルタの特性について、図１４にそ
の特性図を示す。同図において、ローパスフィルタを構
成する乗算器３１４に与えられるローパスフィルタ係数
ＫＥＩの値が例えば６０００（Ｈ）の如く大きいとき
は、同図破線Ａで示される特性曲線を示し、ことき抽出
されるエンベロープは例えば図１７(b) 又は図１９(b)
に示されるような、変化に乏しいなだらかなものとな
る。一方、係数ＫＥＩの値が例えば２０００（Ｈ）の如
く小さいときは、図１４の実線Ｂで示される特性曲線を
示し、遮断周波数帯域が高域へ移行する。これにより、
エンベロープ抽出において楽音信号波形の変化に鋭敏と
なり、例えば１回目のピッキングに続いて短時間の間に
２回目のピッキングが行われた場合でも、その２回目の
ピッキングに対して、図１５(a) に示すように、１回目
のピッキングに対すると同様なエンベロープの変化、す
なわち、もう一度初めからピッキングを行ったように低
い値から立ち上がるエンベロープが抽出される。

【００５７】図１３に戻り、上述のようにして得られた
エンベロープデータＥＮＶは、次のブロック１３−４の
係数演算処理に供給される。ブロック１３−４におい
て、エンベロープデータＥＮＶは、乗算器３１９に入力
される。乗算器３１９には、上記エンベロープデータＥ
ＮＶを例えば最大値が７ＦＦＦ（Ｈ）を越えないように
正規化するためのワウ係数乗算値ＤＥＰが与えられ、乗
算が行われる。そして、この乗算により正規化されたエ
ンベロープデータは加減算器３２０に出力される。

【００５８】加減算器３２０では、ワウ係数標準値ＳＴ
Ａが与えられており、このワウ係数標準値ＳＴＡから、
乗算器３１９から入力された正規化されたエンベロープ
データが減算され、この減算結果がワウフィルタ係数Ｇ
ＡＩとして次のブロック１３−５へ出力される。

【００５９】上記ワウ係数標準値ＳＴＡが例えば７ＦＦ
Ｆ（Ｈ）であれば、正規化されたエンベロープデータは
７ＦＦＦ（Ｈ）／２を中心としてこれに対称に反転す
る。これにより、例えば図１５(a) に示すエンベロープ
から、これが正規化されたのち反転して、同図(b) に示
す関数ｇが得られる。このように２回目のピッキングに
よって生成された２つに分離された低い値（同図(b) の
Ａ′、Ｂ′近傍）を有する関数ｇがワウフィルタ係数Ｇ
ＡＩとして次のブロック１３−５へ与えられる。

【００６０】次のブロック１３−５におけるワウ付加の
処理は、ワウフィルタにより行われる。同図ブロック１
３−５におけるワウフィルタの５個の乗算器のうち３個
の遅延データ乗算器３２４、３２５及び３２９と、入力
データ乗算器３２１において遅延データまたは入力デー
タに乗算される第１〜第４の４個のワウフィルタ係数Ｇ
Ａ０〜ＧＡ３は、それぞれ予め設定された定数であり、
例えば、効果付加のモードにおいては、それぞれ、Ｃ１
８Ｄ（Ｈ），８６８Ｂ（Ｈ），３Ａ０Ｂ（Ｈ），１００
０（Ｈ）のような値をとる。そして、残る１個の遅延デ
ータ乗算器３２２において遅延データに乗算されるワウ
フィルタ係数ＧＡＩのみが前のブロック１３−４から入
力される可変データ、図１５(b) の関数ｇとなってい
る。この、ワウフィルタ係数ＧＡＩの変動に伴って変化
するワウフィルタの周波数特性は図１４(b) に示す通り
である。同図(b) から明らかな如く、ワウフィルタ係数
ＧＡＩの値の減少、増大に応じて周波数特性は高域、低
域と移動する。ワウフィルタ係数ＧＡＩが、図１５(b)
の関数ｇのようであれば、ワウフィルタの周波数特性
は、高域、低域、高域と短時間に変動し、それから徐々
に低域へ移行する。すなわち、２つの高域の間の低域が
明確に現れるため、２つの高域移動が明確に分離・強調
されて、２回目のピッキングに対しても明確なワウ効果
が付加される。

【００６１】なお、効果を付加しないモードのときは、
係数ＧＡ３のみ７ＦＦＦ（Ｈ）で、あとの３個の係数を
全て００００（Ｈ）とする。これにより、フィルタは機
能しない。

【００６２】上記のような演算を行うブロック１３−５
において、まず、乗算器３２１により、入力楽音データ
ＩＮＰに、制御部から入力される第４のワウフィルタ係
数ＧＡ３が乗算され、その乗算結果が加算器３２３に与
えられる。

【００６３】また、乗算器３２２では、遅延器３３０か
らの一次標本遅延データであるワウフィルタ１次遅延値
ＥＮ０に、制御部からの可変データであるワウフィルタ
係数ＧＡＩが乗算され、この乗算結果が加算器３２３に
与えられて、加算器３２３では、この乗算結果に、先に
入力された乗算結果を加算する最初の加算演算が行われ
る。

【００６４】さらに、他の乗算器３２４で、遅延器３２
７からの二次標本遅延データであるワウフィルタ二次遅
延値ＥＮ１に、制御部からの定数データである第１のワ
ウフィルタ係数ＧＡ０が乗算され、この乗算結果がさら
に加算器３２３に与えられる。そして加算器３２３で
は、保持している最初の加算演算の結果に、上記次に与
えられた乗算結果を加算する２番目の加算演算を行い、
この加算結果を遅延器３３０及び、他の加算器３２６へ
出力する。

【００６５】遅延器３３０からの一次標本遅延データで
あるワウフィルタ１次遅延値ＥＮ０は、上記乗算器３２
２のほか、他の遅延器３２７、及び他の乗算器３２５に
も与えられており、遅延器３２７は、この入力されたワ
ウフィルタ１次遅延値ＥＮ０を次の処理タイミングで、
二次標本遅延データすなわちワウフィルタ二次遅延値Ｅ
Ｎ１として２個の乗算器３２４及び３２９に出力するよ
うになっている。

【００６６】遅延器３３０からワウフィルタ一次遅延値
ＥＮ０を入力された乗算器３２５では、その入力された
ワウフィルタ一次遅延値ＥＮ０に、制御部から入力され
る第２のワウフィルタ係数ＧＡ１が乗算され、その乗算
結果が加算器３２６に出力される。加算器３２６では、
この乗算器３２５から入力されたデータに、先に他の加
算器３２３から入力されたデータを加算する第１回目の
加算演算を行う。

【００６７】また、遅延器３２７からワウフィルタ二次
遅延値ＥＮ１を入力された乗算器３２９では、その入力
されたワウフィルタ二次遅延値ＥＮ１に、制御部からの
第３のワウフィルタ係数ＧＡ２が乗算されて結果が加算
器３２６に出力される。そして、加算器３２６では、こ
の入力されたデータを、先に加算処理して保持している
演算結果に加算する第２回目の加算演算を行い、この加
算結果をワウフィルタ出力値ＯＵＴとして出力値する。

【００６８】この、ワウフィルタ出力値ＯＵＴが図３の
ＤＳＰ３２からＤＡ変換器３３に出力される。次に、Ｄ
ＳＰ３２による上述の入力データの絶対値化処理の動作
を、図８のフローチャートを用いて説明する。

【００６９】同図において、入力レジスタ（ＰＩ）２０
６に得られた楽音信号ａがワークメモリ（Ｗ）２０４に
入力楽音データＷ（ＩＮＰ）として格納される（ステッ
プＳ８０１）。

【００７０】つぎに、ワークメモリ（Ｗ）２０４から定
数Ｗ（ＺＲＯ）が読み出され、レジスタ（Ａ０）２１４
に格納される（ステップＳ８０２）。つづいて、処理の
初めにワークメモリ（Ｗ）２０４に格納された入力楽音
データＷ（ＩＮＰ）が読み出され、レジスタ（Ａ１）２
１５に格納される（ステップＳ８０３）。

【００７１】そして、レジスタ（Ａ１）２１５の内容か
ら、レジスタ（Ａ０）２１４の内容（定数「０」）が減
算され、その減算結果がレジスタ（ＡＲ）２２２に書き
込まれる（ステップＳ８０４）。すなわち、レジスタ
（Ａ１）２１５の内容である楽音データＷ（ＩＮＰ）の
値がそのままレジスタ（Ａ０）２１４に書き込まれる。
これにより、図１３の加減算器３０１の演算機能と等価
な処理が実現される。

【００７２】次に、再びワークメモリ（Ｗ）２０４から
定数Ｗ（ＺＲＯ）が読み出され、今度はレジスタ（Ａ
１）２１５に格納される。さらにまた、レジスタ（Ａ
Ｒ）２２２に得られている減算結果の最上位ビットの内
容、即ち符号ビットの値Ｆ（ＡＲ）がフラグレジスタ
（ＳＦ）２２６に格納される（ステップＳ８０５）。こ
れにより、図１３の加減算器３０１の出力機能と等価な
処理が実現される。そして、再びワークメモリ（Ｗ）２
０４から入力楽音データＷ（ＩＮＰ）が読み出されてレ
ジスタ（Ａ０）２１４に格納される（ステップＳ８０
６）。

【００７３】続いて、フラグレジスタ（ＳＦ）２２６の
フラグが「１」であるか否かが検証され、入力楽音デー
タＷ（ＩＮＰ）の正負が判別される。（ステップＳ８０
７）。これにより、図１３のフラグ検出器３０４の機能
と等価な処理が実現される。

【００７４】そして、フラグが「１」ならば、入力楽音
データＷ（ＩＮＰ）の値は負であり、この場合はレジス
タ（Ａ１）２１５の内容「０」から、レジスタ（Ａ０）
２１４の入力楽音データＷ（ＩＮＰ）が減算されること
により入力楽音データＷ（ＩＮＰ）の符号が反転され、
その符号の反転された値がレジスタ（ＡＲ）２２２に書
き込まれる（ステップＳ８０８）。これにより、図１３
の加減算器３０２及びゲート３０５の機能と等価な処理
が実現される。

【００７５】また、上記ステップＳ８０７で、フラグが
「０」ならば、入力楽音データＷ（ＩＮＰ）の値は正で
あり、この場合はレジスタ（Ａ１）２１５の内容「０」
にレジスタ（Ａ０）２１４の入力楽音データＷ（ＩＮ
Ｐ）が加算され、符号の反転はなく、そのままレジスタ
（ＡＲ）２２２に格納される（ステップＳ８０９）。こ
れにより、図１３の加減算器３０３及びゲート３０６の
機能と等価な処理が実現される。

【００７６】つづいて、レジスタ（ＡＲ）２２２の内容
は、レジスタ（ＳＲ）２２４に転送され（ステップＳ８
１０）、レジスタ（ＳＲ）２２４はこれを入力絶対値デ
ータＷ（ＺＥＴ）として出力し、この信号はデータバス
２０７を介してワークメモリ（Ｗ）２０４に書き込まれ
る（ステップＳ８１１）。

【００７７】次に、ＤＳＰ３２によるピッキング判定及
びＬＰＦ係数演算処理の動作を、図９のフローチャート
を用いて説明する。同図において、まず、前の絶対値化
処理でワークメモリ（Ｗ）２０４に得られた入力絶対値
化データＷ（ＺＥＴ）が読み出され、レジスタ（Ａ１）
２１５に格納される（ステップＳ９０１）。

【００７８】つぎに、ワークメモリ（Ｗ）２０４からス
レッショルド値（閾値）Ｗ（ＴＨＤ）が読み出され、レ
ジスタ（Ａ０）２１４に格納される（ステップＳ９０
２）。そして、レジスタ（Ａ１）２１５の内容から、レ
ジスタ（Ａ０）２１４の内容が減算され、すなわち、入
力絶対値化データＷ（ＺＥＴ）からスレッショルド値Ｗ
（ＴＨＤ）が減算されて、その減算結果がレジスタ（Ａ
Ｒ）２２２に書き込まれ（ステップＳ９０３）、その書
き込まれたデータの最上位ビットＦ（ＡＲ）がフラグレ
ジスタ（ＳＦ）２２６に与えられる（ステップＳ９０
４）。これにより、図１３の加減算器３０７の機能と等
価な処理が実現される。

【００７９】続いて、ワークメモリ（Ｗ）２０４から基
準値としてＬＰＦ係数Ｗ（ＳＴＤ）が読み出され、レジ
スタ（Ａ１）２１５に格納される（同じくステップＳ９
０４）。また、オフセット値としてＬＰＳ係数Ｗ（ＯＦ
Ｓ）も読み出され、レジスタ（Ａ０）２１４に格納され
る（ステップＳ９０５）。

【００８０】そして、フラグレジスタ（ＳＦ）２２６の
フラグが「１」であるか否かが検証され、入力絶対値化
データＷ（ＺＥＴ）がスレッショルド値Ｗ（ＴＨＤ）を
越えたが否かが判別される（ステップＳ８０６）。これ
により、図１３のフラグ検出器３１０の機能と等価な処
理が実現される。

【００８１】そして、フラグが「１」ならば、入力絶対
値化データＷ（ＺＥＴ）はスレッショルド値Ｗ（ＴＨ
Ｄ）より小さく、従ってピッキング無しと判別され、こ
の場合は、レジスタ（Ａ１）２１５のＬＰＦ基準定数Ｗ
（ＳＴＤ）にレジスタ（Ａ０）２１４のＬＰＳオフセッ
ト定数Ｗ（ＯＦＳ）が加算され、この加算結果として大
きな値がレジスタ（ＡＲ）２２２に書き込まれる（ステ
ップＳ９０７）。これにより、図１３の加減算器３０８
及びゲート３１１の機能と等価な処理が実現される。

【００８２】また、上記ステップＳ９０６で、フラグが
「０」ならば、入力絶対値化データＷ（ＺＥＴ）はスレ
ッショルド値Ｗ（ＴＨＤ）より大きく、従ってピッキン
グ有りと判別され、この場合は、レジスタ（Ａ１）２１
５のＬＰＦ基準定数Ｗ（ＳＴＤ）からレジスタ（Ａ０）
２１４のＬＰＳオフセット定数Ｗ（ＯＦＳ）が減算さ
れ、この減算結果として小さな値がレジスタ（ＡＲ）２
２２に格納される（ステップＳ９０８）。これにより、
図１３の加減算器３０９及びゲート３１２の機能と等価
な処理が実現される。

【００８３】つづいて、レジスタ（ＡＲ）２２２の内容
は、レジスタ（ＳＲ）２２４に転送され（ステップＳ９
０９）、レジスタ（ＳＲ）２２４はこれをＬＰＦ係数Ｗ
（ＫＥＩ）として出力し、この信号はデータバス２０７
を介してワークメモリ（Ｗ）２０４に書き込まれる（ス
テップＳ９１０）。

【００８４】次に、ＤＳＰ３２によるＬＰＦ（ローパス
フィルタリング）処理動作を、図１０のフローチャート
を用いて説明する。同図において、まず、入力絶対値化
データＷ（ＺＥＴ）がワークメモリ（Ｗ）２０４から読
み出され、レジスタ（Ｍ１）２１３に移されるととも
に、ＬＰＦ係数Ｐ（ＫＥＸ）が係数メモリ（Ｐ）２０３
から読み出されてレジスタ（Ｍ０）２１２に移される
（ステップＳ１００１）。

【００８５】つづいて、レジスタ（Ｍ１）２１３の入力
絶対値化データＷ（ＺＥＴ）と、レジスタ（Ｍ０）２１
２のＬＰＦ係数Ｐ（ＫＥＸ）とが乗算され、その乗算結
果がレジスタ（ＭＲ）２２１に格納される（ステップＳ
１００２）。これにより、図１３の乗算器３１３の機能
と等価な処理が実現される。

【００８６】つぎに、ワークメモリ（Ｗ）２０４から読
み出されたＬＰＦ遅延値Ｗ（ＺＺＺ）がレジスタ（Ｍ
１）２１３に書き込まれる（同じくステップＳ１００
２）。これにより、図１３の１標本遅延器（Ｚ^-1）３１
５の出力機能と等価な処理が実現される。

【００８７】そして、レジスタ（ＭＲ）２２１に得られ
ている乗算結果のデータがレジスタ（ＡＲ）２２２に移
されるとともに、ワークメモリ（Ｗ）２０４からＬＰＳ
係数Ｗ（ＫＥＩ）が読み出されてレジスタ（Ｍ０）２１
２に移される（ステップＳ１００３）。

【００８８】つづいて、レジスタ（ＡＲ）２２２に移さ
れたデータが更にレジスタ（ＳＲ）２２４に転送され
る。そして、レジスタ（Ｍ０）２１２のＬＰＳ係数Ｗ
（ＫＥＩ）とレジスタ（Ｍ１）２１３のＬＰＦ遅延値Ｗ
（ＺＺＺ）が乗算され、その乗算結果がレジスタ（Ｍ
Ｒ）２２１に与えられる（ステップＳ１００４）。これ
により、図１３の乗算器３１４の機能と等価な処理が実
現される。

【００８９】つぎに、レジスタ（ＳＲ）２２４に転送さ
れているデータがレジスタ（Ａ１）２１５に書き込ま
れ、レジスタ（ＭＲ）２２１に得られている乗算結果が
レジスタ（Ａ０）２１４に移される（ステップＳ１００
５）。

【００９０】そして、レジスタ（Ａ１）２１５の内容に
レジスタ（Ａ０）２１４の内容が加算され、加算結果が
レジスタ（ＡＲ）２２２に格納される（ステップＳ１０
０６）。これにより、図１３の加減算器３１６の機能と
等価な処理が実現される。

【００９１】続いて、ふたたびＬＰＦ遅延値Ｗ（ＺＺ
Ｚ）がワークメモリ（Ｗ）２０４から読み出され、レジ
スタ（Ｍ１）２１３に書き込まれる。さらに、ＬＰＳ係
数Ｐ（ＫＥＴ）が係数メモリ（Ｐ）２０３から読み出さ
れ、レジスタ（Ｍ０）２１２に書き込まれる（同じくス
テップＳ１００６）。

【００９２】また、レジスタ（ＡＲ）２２２に得られて
いる加算結果がレジスタ（ＳＲ）２２４に移される。そ
して、レジスタ（Ｍ１）２１３のＬＰＦ遅延値Ｗ（ＺＺ
Ｚ）とレジスタ（Ｍ０）２１２のＬＰＳ係数Ｐ（ＫＥ
Ｔ）が乗算され、その乗算結果がレジスタ（ＭＲ）２２
１に格納される（ステップＳ１００７）。これにより、
図１３の乗算器３１７の機能と等価な処理が実現され
る。

【００９３】つづいて、レジスタ（ＳＲ）２２４に移さ
れている内容がレジスタ（Ａ１）２１５に転送されると
ともに、その内容は次の演算に用いられるＬＰＦ遅延値
Ｗ（ＺＺＺ）としてワークメモリ（Ｗ）２０４に格納さ
れる（ステップＳ１００８）。これにより、図１３の１
標本遅延器（Ｚ^-1）３１５のデータ取り込み機能と等価
な処理が実現される。

【００９４】次に、レジスタ（ＭＲ）２２１に得られて
いる乗算結果がレジスタ（Ａ０）２１４に移され（同じ
くステップＳ１００８）、続いて、そのレジスタ（Ａ
０）２１４の内容がレジスタ（Ａ１）２１５の内容に加
算され、その加算結果がレジスタ（ＳＲ）２２４に与え
られる（ステップＳ１００９）。これにより、図１３の
加減算器３１８の機能と等価な処理が実現される。

【００９５】そして、レジスタ（ＳＲ）２２４の内容
は、入力エンベロープＷ（ＥＮＶ）としてワークメモリ
（Ｗ）２０４に格納される（ステップＳ１０１０）。つ
づいて、ＤＳＰ３２によるワウ係数演算処理の動作を、
図１１のフローチャートを用いて説明する。

【００９６】同図において、まず、ワークメモリ（Ｗ）
２０４から入力エンベロープＷ（ＥＮＶ）が読み出さ
れ、レジスタ（Ｍ０）２１２に書き込まれ（ステップＳ
１１０１）、さらに続いて、ワウ係数乗算値Ｗ（ＤＥ
Ｐ）が読み出され、レジスタ（Ｍ１）２１３に書き込ま
れる（ステップＳ１１０２）。

【００９７】そして、レジスタ（Ｍ０）２１２の入力エ
ンベロープＷ（ＥＮＶ）と、レジスタ（Ｍ１）２１３の
ワウ係数乗算値Ｗ（ＤＥＰ）とが乗算されることによ
り、入力エンベロープＷ（ＥＮＶ）が、次に続く演算の
ために所定利得範囲に正規化され、その正規化されたエ
ンベロープデータがレジスタ（ＭＲ）２２１に与えられ
る（ステップＳ１１０３）。これにより、図１３の乗算
器３１９の機能と等価な処理が実現される。

【００９８】続いて、レジスタ（ＭＲ）２２１に得られ
た正規化されたエンベロープデータがレジスタ（Ａ０）
２１４に移されるとともに、ワウ係数標準値Ｗ（ＳＴ
Ａ）がワークメモリ（Ｗ）２０４から読み出され、レジ
スタ（Ａ１）２１５に書き込まれる（ステップＳ１１０
４）。

【００９９】そして、レジスタ（Ａ１）２１５のワウ係
数標準値Ｗ（ＳＴＡ）から、レジスタ（Ａ０）２１４の
正規化されたエンベロープデータが減算される。このこ
とにより、正規化されたエンベロープデータがワウ係数
標準値Ｗ（ＳＴＡ）の１／２の値に対して対称に反転し
たデータが得られ、このデータがレジスタ（ＳＲ）２２
４に格納される（ステップＳ１１０５）。これにより、
図１３の加減算器３２０の機能と等価な処理が実現され
る。

【０１００】上述のレジスタ（ＳＲ）２２４に得られた
データは、ワウフィルタ係数Ｗ（ＧＡＩ）（図１５(b)
の関数ｇ参照）としてワークメモリ（Ｗ）２０４に転送
されて格納される（ステップＳ１１０６）。

【０１０１】つづいて、ＤＳＰ３２によるワウ処理の動
作を、図１２のフローチャートを用いて説明する。同図
において、まず、ワークメモリ（Ｗ）２０４から入力楽
音データＷ（ＩＮＰ）が読み出されてレジスタ（Ａ１）
２１５に書き込れるとともに、係数メモリ（Ｐ）２０３
から第４のワウフィルタ係数Ｐ（ＧＡ３）が読み出され
てレジスタ（Ａ０）２１４に書き込まれる（ステップＳ
１２０１）。

【０１０２】つぎに、そのレジスタ（Ａ１）２１５の入
力楽音データＷ（ＩＮＰ）にレジスタ（Ａ０）２１４の
第４のワウフィルタ係数Ｐ（ＧＡ３）が乗算され、その
乗算結果がレジスタ（ＭＲ）２２１に与えられる（ステ
ップＳ１２０２）。これにより、図１３の乗算器３２１
の機能と等価な処理が実現される。

【０１０３】つづいて、ワークメモリ（Ｗ）２０４か
ら、ワウフィルタ１次遅延値Ｗ（ＥＮ０）が読み出され
てレジスタ（Ｍ０）２１２に書き込まれ、また、可変の
ワウフィルタ係数Ｗ（ＧＡＩ）が読み出されてレジスタ
（Ｍ１）２１３に書き込まれる（ステップＳ１２０
３）。

【０１０４】そして、レジスタ（ＭＲ）２２１に得られ
ている前述の乗算結果がレジスタ（ＡＲ）２２２に転送
され、つぎに、レジスタ（Ｍ０）２１２のワウフィルタ
１次遅延値Ｗ（ＥＮ９０）にレジスタ（Ｍ１）２１３の
ワウフィルタ係数Ｗ（ＧＡＩ）が乗算されて結果がレジ
スタ（ＭＲ）２２１に与えられる（ステップＳ１２０
４）。これにより、図１３の乗算器３２２の機能と等価
な処理が実現される。

【０１０５】つづいて、レジスタ（ＡＲ）２２２に転送
されたデータに、レジスタ（ＭＲ）２２１に得られたデ
ータが加算されて結果がレジスタ（ＡＲ）２２２に与え
られる（ステップＳ１２０５）。これにより、図１３の
加減算器３２３の第１の機能と等価な処理が実現され
る。

【０１０６】つぎに、第１のワウフィルタ係数Ｐ（ＧＡ
０）が係数メモリ（Ｐ）２０３から読み出されてレジス
タ（Ｍ０）２１２に書き込まれ、さらにワウフィルタ二
次遅延値Ｗ（ＥＮ１）がワークメモリ（Ｗ）２０４から
読み出されてレジスタ（Ｍ１）２１３に書き込まれる
（同じくステップＳ１２０５）。

【０１０７】そして、レジスタ（ＡＲ）２２２に得られ
ているデータがレジスタ（ＳＲ）２２４に転送され、つ
ぎに、レジスタ（Ｍ０）２１２の第１のワウフィルタ係
数Ｐ（ＧＡ０）に、レジスタ（Ｍ１）２１３のワウフィ
ルタ二次遅延値Ｗ（ＥＮ１）が乗算されて結果がレジス
タ（ＭＲ）２２１に与えられる（ステップＳ１２０
６）。これにより、図１３の乗算器３２４の機能と等価
な処理が実現される。

【０１０８】続いて、レジスタ（ＳＲ）２２４に転送さ
れていたデータがレジスタ（Ａ１）２１５に更に転送さ
れる。また、ワウフィルタ係数Ｐ（ＧＡ１）が係数メモ
リ（Ｐ）２０３から読み出されてレジスタ（Ｍ０）２１
２に書き込まれ、ワウフィルタ一次遅延値（ＥＮ０）が
ワークメモリ（Ｗ）２０４から読み出されてレジスタ
（Ｍ１）２１３に書き込まれる（ステップＳ１２０
７）。

【０１０９】そして、レジスタ（ＭＲ）２２１のデータ
にレジスタ（Ａ１）２１５のデータが加算されてその加
算結果がレジスタ（ＳＲ）２２４に与えられる（ステッ
プＳ１２０８）。これにより、図１３の加減算器３２３
の第２の機能と等価な処理が実現される。

【０１１０】つぎには、レジスタ（Ｍ０）２１２のワウ
フィルタ係数Ｐ（ＧＡ１）に、レジスタ（Ｍ１）２１３
のワウフィルタ一次遅延値（ＧＡ０）が乗算されてその
乗算結果がレジスタ（ＭＲ）２２１に与えられる（同じ
くステップＳ１２０８）。これにより、図１３の乗算器
３２５の機能と等価な処理が実現される。

【０１１１】つづいて、ワウフィルタ一次遅延値Ｗ（Ｅ
Ｎ０）がワークメモリ（Ｗ）２０４から読み出されてレ
ジスタ（Ａ０）２１４に書き込まれ（ステップＳ１２０
８）、そのレジスタ（Ａ０）２１４から、さらにレジス
タ（ＡＲ）２２２に転送される。また、レジスタ（Ｓ
Ｒ）２２４に得られている前述の加算結果がレジスタ
（Ａ１）２１５に転送されるとともに、同じデータがワ
ウフィルタ途中値Ｗ（ＳＳＨ）としてワークメモリ
（Ｗ）２０４に格納される（ステップＳ１２０９）。

【０１１２】つぎに、レジスタ（ＡＲ）２２２に転送さ
れているデータがレジスタ（ＳＲ）２２４に転送され
る。そして、レジスタ（ＭＲ）２２１に得られている前
述の乗算結果にレジスタ（Ａ１）２１５に転送された前
述の加算結果が加算されて結果がレジスタ（ＡＲ）２２
２に書き込まれる（ステップＳ１２１０）。これによ
り、図１３の加算器３２６の第１の機能と等価な処理が
実現される。

【０１１３】つづいて、第３のワウフィルタ係数Ｗ（Ｇ
Ａ２）が係数メモリ（Ｐ）２０３から読み出されてレジ
スタ（Ｍ０）２１２に書き込まれるとともに、ワウフィ
ルタ二次遅延値Ｗ（ＥＮ１）がワークメモリ（Ｗ）２０
４から読み出されてレジスタ（Ｍ１）２１３に書き込ま
れる（同じくステップＳ１２１０）。

【０１１４】そして、レジスタ（ＳＲ）２２４に転送さ
れていた今回のワウフィルタ一次遅延値Ｗ（ＥＮ０）
が、次回のワウフィルタ二次遅延値Ｗ（ＥＮ１）として
ワークメモリ（Ｗ）２０４に格納される（ステップＳ１
２１１）。これにより、図１３の遅延器３２７の機能と
等価な処理が実現される。

【０１１５】続いて、レジスタ（ＡＲ）２２２に得られ
ている前述の加算結果がレジスタ（ＳＲ）２２４に転送
される。これとともに、レジスタ（Ｍ０）２１２の第３
のワウフィルタ係数Ｗ（ＧＡ２）に、レジスタ（Ｍ１）
２１３のワウフィルタ二次遅延値Ｗ（ＥＮ１）が乗算さ
れて結果がレジスタ（ＭＲ）２２１に書き込まれる（同
じくステップＳ１２１１）。これにより、図１３の乗算
器３２９の機能と等価な処理が実現される。

【０１１６】また、これとともに、ワウフィルタ途中値
Ｗ（ＳＳＨ）がワークメモリ（Ｗ）２０４から読み出さ
れてレジスタ（Ａ０）２１４に書き込まれる（同じくス
テップＳ１２１１）。

【０１１７】つづいて、レジスタ（ＳＲ）２２４に転送
されている前述の加算結果がレジスタ（Ａ１）２１５に
転送され、これが、レジスタ（ＭＲ）２２１に得られた
前述の乗算結果に加算され、その加算結果がレジスタ
（ＡＲ）２２２に与えられる（ステップＳ１２１２）。
これにより、図１３の加算器３２６の第２の機能と等価
な処理が実現される。

【０１１８】このレジスタ（ＡＲ）２２２に得られた加
算結果はレジスタ（ＳＲ）２２４に転送され、レジスタ
（ＳＲ）２２４からワウフィルタ出力値Ｗ（ＯＵＴ）と
してワークメモリ（Ｗ）２０４に格納される（ステップ
Ｓ１２１３）。

【０１１９】つぎに、レジスタ（Ａ０）２１４に書き込
まれているワウフィルタ途中値Ｗ（ＳＳＨ）がレジスタ
（ＡＲ）２２２に転送され、レジスタ（ＡＲ）２２２か
ら、さらにレジスタ（ＳＲ）２２４に転送されて、レジ
スタ（ＳＲ）２２４から次回のワウフィルタ一次遅延値
Ｗ（ＥＮ１）としてワークメモリ（Ｗ）２０４に格納さ
れる（ステップＳ１２１４）。これにより、図１３の遅
延器（Ｚ^-1）３３０の機能と等価な処理が実現される。

【０１２０】そして、最後にワークメモリ（Ｗ）２０４
から上述の格納されたワウフィルタ出力値Ｗ（ＯＵＴ）
が読み出されてレジスタ（ＯＲ）２２５に格納される
（ステップＳ１２１５）。

【０１２１】この、レジスタ（ＯＲ）２２５に格納され
たワウフィルタ出力値Ｗ（ＯＵＴ）が図３のＤＳＰ３２
からＤＡ変換器３３に出力される。以上のように、図３
および図５で示される構成のＤＳＰ３２が、図８〜図１
２の動作フローチャートで示される処理のプログラムを
サンプリングタイミング毎に繰り返すことにより、図１
３のワウ効果付加の機能が実現される。

【０１２２】なお、上述の実施例では、続けて行われる
ピッキングの検出に、閾値を用いてこの閾値を入力楽音
信号値から減算して検出しているが、ピッキングの検出
はこれに限ることなく、例えばトリガ信号から検出する
等の方法でもよく、また、適宜なセンサー等を用いるよ
うにしてもよい。

【０１２３】また、電子ギターに適用した例について述
べたが、電子ギターに限ることなく電子ピアノ，電子サ
ックス等他の電子楽器やこれらの電子楽器の楽音を連続
して発生する自動演奏装置にも適用でき、他の電子楽器
の場合は、鍵等の演奏用操作子の操作を検出するように
すればよい。

【０１２４】

【発明の効果】本発明では、入力音響信号にワウ効果付
加を行う場合の効果付加特性、より具体的には、入力音
響信号に高調波付加を行う場合のフィルタ特性を制御す
るために用いられるフィルタ係数を、入力音響信号のエ
ンベロープ値の変化に応答して、つまり、短時間内に連
続して音響信号の発生毎に対応して明確に変動させるこ
とができ、このため入力音響信号の発生毎に正確に効果
付加が表現できるようになり、したがって、一体感のあ
る効果付加の演奏を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例に係わる電子ギターの外観図で
ある。

【図２】電子部の回路構成図である。

【図３】電子回路部の内部構成図である。

【図４】ＣＰＵの動作フローチャートである。

【図５】ＤＳＰの構成図である。

【図６】(a) は係数メモリの内容を示す図、(b) はワー
クメモリの内容を示す図である。

【図７】ＤＳＰにより行われる動作を示すゼネラルフロ
ーチャートである。

【図８】ＤＳＰによる絶対値化処理の動作フローチャー
トである。

【図９】ＤＳＰによるピッキング判定及びＬＰＦ係数演
算処理の動作フローチャートである。

【図１０】ＤＳＰによるＬＰＦ処理の動作フローチャー
トである。

【図１１】ＤＳＰによるワウ係数演算処理の動作フロー
チャートである。

【図１２】ＤＳＰによるワウ処理の動作フローチャート
である。

【図１３】本発明の機能ブロック図である。

【図１４】(a) はエンベロープを抽出するローパスフィ
ルタの特性を示す図、(b) はワウ効果を付加するワウフ
ィルタの特性を示す図である。

【図１５】(a) は２回目のピッキングに応じて明確に変
化するエンベロープを説明する図、(b) はそのエンベロ
ープから生成されるワウフィルタ係数を示す図である。

【図１６】(a) は従来のワウ効果を付加する回路構成を
示す図、(b) は(a) の回路のＤＳＰの内部構成を示す図
である。

【図１７】従来における、(a) はギターをピッキングし
た場合の楽音信号の例を示す図、(b) はその楽音信号か
ら抽出されるエンベロープを示す図、(c) はそのエンベ
ロープから生成されるワウフィルタ係数を示す図であ
る。

【図１８】従来のワウフィルタ係数の値と、ワウフィル
タ周波数特性との関係を示す図である。

【図１９】(a) はピッキングを短時間内に２回行なった
場合の楽音信号の変化を説明する図、(b) はその楽音信
号から、従来において抽出されたエンベロープから生成
されるワウフィルタ係数の特性を説明する図である。

【符号の説明】

３電子部４弦５ピックアップ７コンソール８出力ジャック２１作動増幅アンプ２２電子回路部３１ＡＤ変換器３２ＤＳＰ３３ＤＡ変換器３４ μ（ＣＰＵ（中央演算処理装置））３５ＲＡＭ（ランダム・アクセス・メモリ）３６ＲＯＭ（リード・オンリ・メモリ）２０２制御回路２０３係数メモリＰ２０４ワークメモリＷ２０５遅延オフセットメモリ２０６入力レジスタＰＩ２０７内部バス２０８、２０９、２１０、２１１、２１８、２１９、２
２０ゲート２１２レジスタＭ０２１３レジスタＭ１２１４レジスタＡ０２１５レジスタＡ１２１６乗算器２１７加減算器２２１レジスタＭＲ２２２レジスタＡＲ２２３クリッパ２２４レジスタＳＲ２２５レジスタＯＲ２２６フラグレジスタＳＦ２２７加算器２２８レジスタＥＡ２２９レジスタＥＯ２３０レジスタＥＩ２３１レジスタＬＦ２３２レジスタＥＲ１３−１絶対値化処理ブロック１３−２ピッキング判定処理ブロック１３−３ＬＰＦ（ローパスフィルタリング）処理ブロ
ック１３−４グラウル係数演算処理ブロック１３−５グラウル処理ブロック３０１、３０２、３０３、３０７、３０８、３０９、３
１６、３１８、３２０、３２３、３２６加減算器３０４、３１０フラグ検出器３０５、３０６、３１１、３１２ゲート３１３、３１４、３１７、３１９、３２１、３２２、３
２４、３２５、３２９乗算器３１５、３３０、３２７遅延器

Claims

(57)【特許請求の範囲】

【請求項１】設定されたフィルタ係数に基づいて入力
音響信号の高域周波数を遮断してエンベロープを抽出す
る第１のフィルタ手段と、前記入力音響信号のレベルが
所定値以上となったことを検出して検出信号を出力する
検出手段と、この検出手段から検出信号が出力されてい
る間、前記第１のフィルタ手段の遮断周波数をより高域
に移動させるように前記設定されたフィルタ係数を変更
させるフィルタ係数変更手段と、前記第１のフィルタ手
段にて抽出されたエンベロープに対応して変化するフィ
ルタ係数に基づいて、前記入力音響信号をフィルタリン
グして出力信号として出力する第２のフィルタ手段と、
を設けたことを特徴とする効果付加装置。