JP3130639U - 半導体パッケージ構造 - Google Patents

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Abstract

【課題】開孔型半導体パッケージ構造、及び、その製法を提供する。
【解決手段】開孔型半導体パッケージ構造で、搭載構造を有し、且つ、少なくとも一つのチップと、少なくとも一つの制御素子３０と、少なくとも一つの受動素子と、からなる。チップと制御素子は搭載構造に設置され、成型材料５０は搭載構造、チップ、制御素子を包覆すると共に、パッケージ体１０を形成する。成型材料は、少なくとも一つの開孔６０を設置し、深さは搭載構造表面まで凹入し、且つ、開孔６０内に受動素子７０を設置して、搭載構造と電気的に接続される。
【選択図】図３

Description

本考案は、半導体パッケージ構造に関するものであって、特に、開孔を有する半導体パッケージ構造に関するものである。
一般の半導体パッケージ方式、例えば、薄型スモールアウトラインパッケージ（ＴＳＯＰ）形式、マイクロスモールアウトラインパッケージ（ＭＳＯＰ）、及び、クオータスモールアウトラインパッケージ（ＱＳＯＰ）等のパッケージ技術は、家電製品内のメモリ装置に応用されたり、メモリカードに製作するものである。図１は、公知のメモリ功能を有するパッケージ体の構造断面図である。導線フレーム１００は、順に、制御素子（ｃｏｎｔｒｏｌｌｅｒ ｃｏｍｐｏｎｅｎｔ）２００、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）３００、及び、受動素子４００を装着し、更に、成型材料５００により密封されて単一のパッケージ体を形成する。パッケージ体は、最後に、電気テストにより、良品と不良品に分類される。
上述のパッケージ体は、密封により一体成型される構造なので、成型材料は制御素子２００、フラッシュメモリ３００、及び、受動素子４００を一緒に包覆し、更に、電気テストを実行する。一方、パッケージ工程中、各ＩＣ素子、或いは、製造工程における電気性不良の原因を先に把握することができず、パッケージ終了後に電気テストを実行して、テストの結果が不良の場合、各ＩＣ素子、及び、パッケージ材料を破棄することになり、生産コスト、及び、時間が増加する。また、電気不良のパッケージ体が検出される時、成型後のパッケージ体は、パッケージ体内部の電気性不良の原因を察知するのが困難なので、歩留りが向上できず、依って、上述の問題を克服することが求められている。
上述の問題を解決するため、本考案は、成型材料をパッケージする時、受動素子を置入する開孔を形成し、且つ、受動素子を置入しない時、パッケージ体は先に電気テストしてから、受動素子を置入するかどうかを決定することができ、電気性不良のパッケージ体が受動素子を置入するのを回避することを目的とする。
本考案は、更に、成型材料により、チップ装着時、開孔を形成し、置入する受動素子の連接状況を検視することを目的とする。
上述の目的を達成するため、本考案は、半導体パッケージ構造を提供し、搭載構造と、搭載構造に設置される少なくとも一つのチップと、搭載構造に設置されると共に、電気的に接続される少なくとも一つの制御素子と、成型材料の下方の任意の位置から搭載構造の表面まで凹入する少なくとも一つの開孔と、開孔内に設置されると共に、搭載構造に連接される少なくとも一つの受動素子と、からなる。
本考案により、電気性不良のパッケージ体が受動素子を置入するのを回避することが可能である。
図２は、本考案の実施例による開孔を有するパッケージ体の断面図である。本実施例中、パッケージ体１０は、導線フレーム２０、制御素子３０、及び、フラッシュメモリ４０、を有する。導線フレーム２０は、複数の内ピン２２、外ピン２４、及び、搭載ベース２６、からなり、且つ、制御素子３０、及び、フラッシュメモリ４０は搭載ベース２６に設置される。パッケージ体１０は成型材料５０を塗布し、制御素子３０、フラッシュメモリ４０、内ピン２２、及び、搭載ベース２６を包覆し、外ピン２４は、成型材料５０に包覆されず、成型材料５０外に露出する。また、成型材料５０は、成型材料のない領域を有して開孔６０を形成し、且つ、開孔６０は成型材料５０の任意の位置に設置され、成型材料５０の開孔６０は一部の導線フレーム２０表面を露出し、受動素子７０を置入すると共に、受動素子７０と導線フレーム２０は電気的に接続する。搭載ベース２６は、内ピン２２、フラッシュメモリ４０、及び、制御素子３０に電気的に接続する複数の引線８０を設置する。成型材料５０の材質はエポキシ（ｅｐｏｘｙ）を主要材料とし、導線フレーム２０は金属からなる。
図３は、本考案のもう一つの実施例を示し、本実施例中、パッケージ体１０は、基板１５、制御素子３０、及び、フラッシュメモリ４０からなり、制御素子３０とフラッシュメモリ４０は基板１５上に設置される。パッケージ体１０は成形材料５０を塗布すると共に、制御素子３０、フラッシュメモリ４０、及び、基板１５を被覆する。また、成形材料５０は、未成形の領域に開孔６０とを設置し、開孔６０は成形材料５０の任意の一に設置され、開孔６０は一部の基板１５を露出し、受動素子７０を置入すると共に、受動素子７０と基板１５は電気的に接続する。基板１５は複数のピン８０を設置し、それぞれ、フラッシュメモリ４０と制御素子３０に電気的に接続する。成形材料５０の材質はエポキシ（ｅｐｏｘｙ）を主要材料とする。
また、図４は本考案のもう一つの実施例を示し、パッケージ体１０上方、及び、下方は、それぞれ、開孔６０、及び、６２を対称設置して、開孔６０内の受動素子７０と導線フレーム２０の連接状態を検視しやすくしている。上述の実施例の精神によると、パッケージ体１０の開孔６０と６２は回路設計の要求により、パッケージ体１０上方、及び、下方の任意の位置に設置され、開孔６０に受動素子７０を装着する。本考案のパッケージ体１０はデジタルカメラ、ＰＤＡ、或いは、携帯電話等の各種電子製品の保存媒体に適用されるか、或いは、ＳＤカード、マルチメディアカードＭＭＣ、コンパクトフラッシュ（登録商標）ＣＦカード、メモリスティックＭＳ、スマートメディアＳＭカード、ＸＤカード、ＲＳ―ＭＭＣ、ミニＳＤカード、及び、トランスフラッシュ等を製作する。
図５Ａと図５Ｂは、本考案の開孔を有するパッケージの工程を示す。図５Ａで示されるように、まず、導線フレーム２０を提供し、導線フレーム２０上方は、順に、制御素子３０、フラッシュメモリ４０を設置し、ボンディングワイヤにより、引線８０一端を内ピン２２、制御素子３０、及び、フラッシュメモリ４０に電気的に接続し、もう一端は搭載ベース２６に連接する。
図５Ｂで示されるように、金型によりパッケージ工程を実行し、成型材料５０が導線フレーム２０のフラッシュメモリ４０、及び、制御素子３０を包覆し、金型は、上金型９２、及び、下金型９４の構造で、それぞれ、凸ブロック９６、９８を設置する。パッケージ工程実行時、凸ブロック９６、９８は、それぞれ、導線フレーム２０上方と下方に抵触し、パッケージ時の挟持作用を生成し、成型材料５０が完全に包覆するのを防止する。成型材料を金型に注入した後、開孔６０、６２を形成し、続いて、受動素子７０を開孔６０中に置入すると共に、導線フレーム２０に電気的に接続して、図３で示されるようなパッケージ体構造が完成する。本考案の実施例の精神により、上金型９２と下金型９４は単一の凸ブロック９６を設置し、パッケージ時、開孔６０を形成してから、受動素子７０を置入し、図２で示されるようなパッケージ体構造が完成する。
上述の実施例によると、完成したパッケージ体１０は、電気テストを経て、結果が不正常である場合、パッケージ体１０を廃棄し、公知技術のパッケージ体が、制御素子、フラッシュメモリ、及び、受動素子をパッケージしてから電気テストをするのではないので、不要な加工時間を減少させ、及び、材料の節約が可能である。また、本考案の開孔６０、６２は、蓋体（図示しない）を開孔６０、６２上に設置し、粒子が開孔６０、６２内に侵入し、パッケージ体１０の電気不良の原因になるのを防止する。また、上述のパッケージ体の導線フレーム、及び、基板は、更に、パッケージ工程の必要に応じて、フラッシュメモリ、制御素子、受動素子を装着する搭載構造を選択してもよい。
上述のように、本考案は半導体パッケージ構造、及び、その製法を提出し、成型材料を利用する時、開孔を形成して受動素子を置入し、且つ、受動素子を置入しない時、パッケージ体は先に電気テストをして、テストをパスしたパッケージ体が受動素子を置入するので、不良品が受動素子を置入せず、且つ、開孔内の受動素子の連接状況が分析しやすく、不良品の原因になるのを防止することができる。
本考案では好ましい実施例を前述の通り開示したが、これらは決して本考案に限定するものではなく、当該技術を熟知する者なら誰でも、本考案の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本考案の保護範囲は、特許請求の範囲で指定した内容を基準とする。
公知のメモリ功能を有するパッケージ体の構造断面図である。 本考案の実施例による開孔を有するパッケージ体の断面図である。 本考案のもう一つの実施例による開孔を有するパッケージ体の断面図である。 本考案の更にもう一つの実施例による開孔を有するパッケージ体の断面図である。 本考案による開孔を有するパッケージ工程を示す図である。 本考案による開孔を有するパッケージ工程を示す図である。
符号の説明
１００ 導線フレーム
２００ 制御素子
３００ フラッシュメモリ
４００ 受動素子
５００ 成型材料
１０ パッケージ体
１５ 基板
２０ 導線フレーム
２２ 内ピン
２４ 外ピン
２６ 搭載ベース
３０ 制御素子
４０ フラッシュメモリ
５０ 成型材料
６０、６２ 開孔
７０ 受動素子
８０ 引線
９２ 上金型
９４ 下金型
９６、９８ 凸ブロック

Claims (7)

  1. 半導体パッケージ構造であって、
    搭載構造と、
    前記搭載構造に設置される少なくとも一つのチップと、
    前記搭載構造に設置される少なくとも一つの制御素子と、
    前記搭載構造、前記チップ、内ピン、及び、前記制御素子を包覆する成型材料と、
    前記成型材料の下方の任意の位置に設置されると共に、一部の前記搭載構造の表面を露出する少なくとも一つの開孔と、
    前記開孔内の前記搭載構造表面に設置されると共に、前記搭載構造に電気的に連接される少なくとも一つの受動素子と、
    からなることを特徴とする半導体パッケージ構造。
  2. 前記チップはフラッシュメモリであることを特徴とする請求項１に記載の半導体パッケージ構造。
  3. 前記成型材料はエポキシからなることを特徴とする請求項１に記載の半導体パッケージ構造。
  4. 前記搭載構造は、複数のピンを設置し、それぞれ、前記チップと前記制御素子を電気的に接続することを特徴とする請求項１に記載の半導体パッケージ構造。
  5. 前記半導体パッケージ構造は、電子製品の保存媒体に適用され、前記電子製品の前記保存媒体は、デジタルカメラ、ＰＤＡ、及び、携帯電話を含むことを特徴とする請求項１に記載の半導体パッケージ構造。
  6. 前記半導体パッケージ構造は、電子メモリに適用され、前記電子メモリは、ＳＤカード、ＭＭＣカード、ＣＦカード、ＭＳ、ＳＭカード、ＸＤカード、ＲＳ−ＭＭＣカード、ミニＳＤカード、及び、トランスフラッシュを含むことを特徴とする請求項１に記載の半導体パッケージ構造。
  7. 前記搭載構造は導線フレーム、或いは、基板であることを特徴とする請求項１に記載の半導体パッケージ構造。
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