JP3119480B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3119480B2 JP3119480B2 JP02158245A JP15824590A JP3119480B2 JP 3119480 B2 JP3119480 B2 JP 3119480B2 JP 02158245 A JP02158245 A JP 02158245A JP 15824590 A JP15824590 A JP 15824590A JP 3119480 B2 JP3119480 B2 JP 3119480B2
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- Japan
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- semiconductor
- semiconductor wafer
- bridge portion
- gate electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にMOS型電
界効果トランジスタを有する半導体装置の製造方法に関
する。
界効果トランジスタを有する半導体装置の製造方法に関
する。
従来、MOS型電界効果トランジスタを有する半導体装
置のゲート電極は、その製造工程の途中では各半導体チ
ップ上で電気的に開放の状態とされている。このため、
この半導体チップを半導体ウェハに形成する工程におい
ては、ゲート電極が半導体ウェハに対し電気的に開放の
状態となって静電気に対して無防備となり、製造工程途
中においてゲート電極と半導体ウェハとの間で放電を起
こし、ゲート酸化膜の破壊に結びつくことになる。
置のゲート電極は、その製造工程の途中では各半導体チ
ップ上で電気的に開放の状態とされている。このため、
この半導体チップを半導体ウェハに形成する工程におい
ては、ゲート電極が半導体ウェハに対し電気的に開放の
状態となって静電気に対して無防備となり、製造工程途
中においてゲート電極と半導体ウェハとの間で放電を起
こし、ゲート酸化膜の破壊に結びつくことになる。
そこで最近では、第５図に示すように、MOS型電界効
果トランジスタMOSTのゲート電極Ｇとソース電極Ｓとの
間に双方向ツェナーダイオードZDを接続し、静電気等の
過電圧に対してゲート酸化膜を保護するものが提案され
ている。
果トランジスタMOSTのゲート電極Ｇとソース電極Ｓとの
間に双方向ツェナーダイオードZDを接続し、静電気等の
過電圧に対してゲート酸化膜を保護するものが提案され
ている。
しかしながら、このような対策を施しても、その製造
工程においてPN接合を形成すべく半導体ウェハに不純物
をイオン注入する際に、ゲート電極に注入されたイオン
の電荷が滞留し、滞留電荷と注入イオンとが反発して注
入イオンの軌跡が曲げられ、設計通りのPN接合が形成さ
れないという不具合が生じることは避けられない。
工程においてPN接合を形成すべく半導体ウェハに不純物
をイオン注入する際に、ゲート電極に注入されたイオン
の電荷が滞留し、滞留電荷と注入イオンとが反発して注
入イオンの軌跡が曲げられ、設計通りのPN接合が形成さ
れないという不具合が生じることは避けられない。
すなわち、第５図の双方向ツェナーダイオードZDを形
成しても、ツェナー電圧以下の電位に対しては電荷が逃
げないため、この問題を解消することはできない。
成しても、ツェナー電圧以下の電位に対しては電荷が逃
げないため、この問題を解消することはできない。
本発明はこのようなゲート電極における電荷の滞留を
防止して上述した問題を解消することを可能にした半導
体装置の製造方法を提供することにある。
防止して上述した問題を解消することを可能にした半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体ウェハに形
成される複数個の半導体チップに形成するゲート電極
を、前記半導体チップ間の前記半導体ウェハのスクライ
ブラインと直交する方向に延長形成したブリッジ部を介
して相互に電気接続し、前記各ゲート電極を前記ブリッ
ジ部を介して前記半導体ウェハの周辺部に設けた放電手
段に短絡し、この状態で前記半導体ウェハに対するイオ
ン注入工程を行った後に前記スクライブラインに沿って
前記半導体ウェハを切断すると同時に前記ブリッジ部を
切断除去することを特徴とする。また、本発明の他の製
造方法は、前記半導体ウェハのスクライブラインの表面
に薄膜を形成し、前記各半導体チップに形成するゲート
電極を、前記半導体チップ間の前記スクライブラインと
直交する方向に延長形成したブリッジ部を介して相互に
電気接続し、その後に前記薄膜を除去して前記ブリッジ
部の下側に空洞を形成し、前記ゲート電極を前記ブリッ
ジ部を対して前記半導体ウェハの周辺部に設けた放電手
段に短絡し、この状態で前記半導体ウェハに対するイオ
ン注入工程を行った後に前記ブリッジ部を剥離して切断
することを特徴とする。
成される複数個の半導体チップに形成するゲート電極
を、前記半導体チップ間の前記半導体ウェハのスクライ
ブラインと直交する方向に延長形成したブリッジ部を介
して相互に電気接続し、前記各ゲート電極を前記ブリッ
ジ部を介して前記半導体ウェハの周辺部に設けた放電手
段に短絡し、この状態で前記半導体ウェハに対するイオ
ン注入工程を行った後に前記スクライブラインに沿って
前記半導体ウェハを切断すると同時に前記ブリッジ部を
切断除去することを特徴とする。また、本発明の他の製
造方法は、前記半導体ウェハのスクライブラインの表面
に薄膜を形成し、前記各半導体チップに形成するゲート
電極を、前記半導体チップ間の前記スクライブラインと
直交する方向に延長形成したブリッジ部を介して相互に
電気接続し、その後に前記薄膜を除去して前記ブリッジ
部の下側に空洞を形成し、前記ゲート電極を前記ブリッ
ジ部を対して前記半導体ウェハの周辺部に設けた放電手
段に短絡し、この状態で前記半導体ウェハに対するイオ
ン注入工程を行った後に前記ブリッジ部を剥離して切断
することを特徴とする。
〔作用〕 本発明方法によれば、半導体チップのゲート電極は相
互に電気接続されているため、イオン注入時にゲート電
極に電荷が滞留することが防止される。
互に電気接続されているため、イオン注入時にゲート電
極に電荷が滞留することが防止される。
また、本発明では、ブリッジ部はスクライブラインと
直交する方向に延長されているため、半導体ウェハのス
クライブ時にブリッジ部を切断する面積が小さくでよ
く、あるいはスクライブするよりも前に剥離によって除
去されているので、ブリッジ部の切断面積を零にするこ
とができる。
直交する方向に延長されているため、半導体ウェハのス
クライブ時にブリッジ部を切断する面積が小さくでよ
く、あるいはスクライブするよりも前に剥離によって除
去されているので、ブリッジ部の切断面積を零にするこ
とができる。
次に、本発明を図面を参照して説明する。
第１図は本発明の製造方法を説明するための一実施例
の平面図であり、そのＡ−Ａ線に沿う拡大断面図を第２
図に示す。これらの図において、１は半導体ウェハであ
り、この半導体ウェハ１には多数個の半導体チップ２が
形成されている。各半導体チップ２にはそれぞれMOS型
電界効果トランジスタが形成されており、半導体基板11
上に形成したゲート酸化膜12上には、例えば多結晶シリ
コン膜によってゲート電極13を形成している。
の平面図であり、そのＡ−Ａ線に沿う拡大断面図を第２
図に示す。これらの図において、１は半導体ウェハであ
り、この半導体ウェハ１には多数個の半導体チップ２が
形成されている。各半導体チップ２にはそれぞれMOS型
電界効果トランジスタが形成されており、半導体基板11
上に形成したゲート酸化膜12上には、例えば多結晶シリ
コン膜によってゲート電極13を形成している。
ここで、このゲート電極13の製造に際しては、各半導
体チップ２間にわたって形成されたブリッジ部14によっ
て各半導体チップ２のゲート電極13が相互に電気接続さ
れるように形成する。このブリッジ部14は、例えばゲー
ト電極13を構成する多結晶シリコン膜の一部を利用して
形成され、幅５〜15μｍ程度の線状に形成している。
体チップ２間にわたって形成されたブリッジ部14によっ
て各半導体チップ２のゲート電極13が相互に電気接続さ
れるように形成する。このブリッジ部14は、例えばゲー
ト電極13を構成する多結晶シリコン膜の一部を利用して
形成され、幅５〜15μｍ程度の線状に形成している。
そして、このようなゲート電極13を形成した後に、半
導体基板11に対してソース，ドレイン等の不純物領域を
イオン注入法によって形成する工程を施す。
導体基板11に対してソース，ドレイン等の不純物領域を
イオン注入法によって形成する工程を施す。
したがって、この製造方法によれば、不純物をイオン
注入する工程において、半導体ウェハ１の周縁一部にお
いてゲート電極13を半導体基板11等に短絡することによ
り、ブリッジ部14によって相互に電気接続されている各
半導体チップ２のゲート電極13は全て短絡された状態と
される。したがって、この状態で不純物のイオン注入を
行えば、ゲート電極13に滞留しようとする電荷を短絡路
を通して半導体基板11に逃がすことができ、これにより
注入イオンの軌跡が曲げられる等の問題を解消すること
ができる。
注入する工程において、半導体ウェハ１の周縁一部にお
いてゲート電極13を半導体基板11等に短絡することによ
り、ブリッジ部14によって相互に電気接続されている各
半導体チップ２のゲート電極13は全て短絡された状態と
される。したがって、この状態で不純物のイオン注入を
行えば、ゲート電極13に滞留しようとする電荷を短絡路
を通して半導体基板11に逃がすことができ、これにより
注入イオンの軌跡が曲げられる等の問題を解消すること
ができる。
その後、第３図に示すように、半導体チップ２のダイ
シング時に、ブリッジ部14を同時に切断することで、各
半導体チップ２のゲート電極13はそれぞれ開放された状
態とされ、目的とする半導体チップの製造が可能とな
る。
シング時に、ブリッジ部14を同時に切断することで、各
半導体チップ２のゲート電極13はそれぞれ開放された状
態とされ、目的とする半導体チップの製造が可能とな
る。
第４図は本発明方法を実施する他の例を示しており、
特にブリッジ部を形成するための方法を示している。す
なわち、同図（ａ）のように、半導体基板11に形成され
た幅40〜100μｍのスクライブライン15の表面に、有機
物もしくは金属（図示せず）を厚さ3000〜10000Åに形
成し、この上にゲート電極13のブリッジ部14を形成す
る。そして、先に形成した有機物もしくは金属を除去す
ることにより空洞16を形成する。
特にブリッジ部を形成するための方法を示している。す
なわち、同図（ａ）のように、半導体基板11に形成され
た幅40〜100μｍのスクライブライン15の表面に、有機
物もしくは金属（図示せず）を厚さ3000〜10000Åに形
成し、この上にゲート電極13のブリッジ部14を形成す
る。そして、先に形成した有機物もしくは金属を除去す
ることにより空洞16を形成する。
これにより、各半導体チップ２の各ゲート電極13が相
互に電気接続される点は前記した通りである。
互に電気接続される点は前記した通りである。
そして、不純物のイオン注入を行った後に、粘着テー
プ等をブリッジ部14の上面に貼り付け、かつこの粘着テ
ープを剥がすことで、同図（ｂ）のように、空洞16上の
ブリッジ部14をリフトオフすることができる。これによ
り、各半導体チップ２のゲート電極13がそれぞれ開放さ
れる。
プ等をブリッジ部14の上面に貼り付け、かつこの粘着テ
ープを剥がすことで、同図（ｂ）のように、空洞16上の
ブリッジ部14をリフトオフすることができる。これによ
り、各半導体チップ２のゲート電極13がそれぞれ開放さ
れる。
その後、スクライブライン15に沿ってダイシングを行
ない、各半導体チップを分離させる。
ない、各半導体チップを分離させる。
この方法によれば、各半導体チップにおける半導体基
板11とゲート電極13との沿面距離が第３図に示した構造
に比べて２〜５倍長くなり、半導体基板11に対するゲー
ト電極13の開放性が改善される。また、イオン注入工程
直後にリフトオフすることもできるため、ダイシング前
に電気的特性チェックを行うこともできる。
板11とゲート電極13との沿面距離が第３図に示した構造
に比べて２〜５倍長くなり、半導体基板11に対するゲー
ト電極13の開放性が改善される。また、イオン注入工程
直後にリフトオフすることもできるため、ダイシング前
に電気的特性チェックを行うこともできる。
以上説明したように本発明は、半導体チップのゲート
電極を相互に電気接続した状態でイオン注入を行うの
で、該イオン注入時におけるゲート電極の開放状態を回
避でき、ゲート電極に電荷が滞留することを防止する効
果がある。
電極を相互に電気接続した状態でイオン注入を行うの
で、該イオン注入時におけるゲート電極の開放状態を回
避でき、ゲート電極に電荷が滞留することを防止する効
果がある。
また、本発明では、ブリッジ部はスクライブラインと
直交する方向に延長されているため、半導体ウェハのス
クライブ時にブリッジ部を切断する面積が小さくでよ
く、あるいはそれよりも前に剥離によって除去されてい
るので、ブリッジ部の切断面積が零になり、これにより
半導体ウェハのスクライブ時に、半導体ウェハがブリッ
ジ部によってスクライブし難くなるようなこともない。
直交する方向に延長されているため、半導体ウェハのス
クライブ時にブリッジ部を切断する面積が小さくでよ
く、あるいはそれよりも前に剥離によって除去されてい
るので、ブリッジ部の切断面積が零になり、これにより
半導体ウェハのスクライブ時に、半導体ウェハがブリッ
ジ部によってスクライブし難くなるようなこともない。
第１図は本発明の製造方法を説明するための半導体装置
の平面図、第２図は第１図のＡ−Ａ線に沿う拡大断面
図、第３図はダイシングした状態の拡大断面図、第４図
（ａ）ないし（ｃ）は本発明の他の製造方法を説明する
ための第１図のＡ−Ａ線に相当する断面図、第５図は従
来行われている対策の一つを示す回路図である。 １……半導体ウェハ、２……半導体チップ、11……半導
体基板、12……ゲート酸化膜、13……ゲート電極、14…
…ブリッジ部、15……スクライブライン、16……空洞。
の平面図、第２図は第１図のＡ−Ａ線に沿う拡大断面
図、第３図はダイシングした状態の拡大断面図、第４図
（ａ）ないし（ｃ）は本発明の他の製造方法を説明する
ための第１図のＡ−Ａ線に相当する断面図、第５図は従
来行われている対策の一つを示す回路図である。 １……半導体ウェハ、２……半導体チップ、11……半導
体基板、12……ゲート酸化膜、13……ゲート電極、14…
…ブリッジ部、15……スクライブライン、16……空洞。
Claims (2)
- 【請求項１】半導体ウェハに複数個の半導体チップを形
成し、各半導体チップにMOS型電界効果トランジスタを
形成してなる半導体装置の製造に際し、前記各半導体チ
ップに形成するゲート電極を、前記半導体チップ間の前
記半導体ウェハのスクライブラインと直交する方向に延
長形成したブリッジ部を介して相互に電気接続し、前記
各ゲート電極を前記ブリッジ部を介して前記半導体ウェ
ハの周辺部に設けた放電手段に短絡し、この状態で前記
半導体ウェハに対するイオン注入工程を行った後に前記
スクライブラインに沿って前記半導体ウェハを切断する
と同時に前記ブリッジ部を切断除去することを特徴とす
る半導体装置の製造方法。 - 【請求項２】半導体ウェハに複数個の半導体チップを形
成し、各半導体チップにMOS型電界効果トランジスタを
形成してなる半導体装置の製造に際し、前記半導体ウェ
ハのスクライブラインの表面に薄膜を形成し、前記各半
導体チップに形成するゲート電極を、前記半導体チップ
間の前記スクライブラインと直交する方向に延長形成し
たブリッジ部を介して相互に電気接続し、その後に前記
薄膜を除去して前記ブリッジ部の下側に空洞を形成し、
前記ゲート電極を前記ブリッジ部を対して前記半導体ウ
ェハの周辺部に設けた放電手段に短絡し、この状態で前
記半導体ウェハに対するイオン注入工程を行った後に前
記ブリッジ部を剥離して切断することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02158245A JP3119480B2 (ja) | 1990-06-16 | 1990-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02158245A JP3119480B2 (ja) | 1990-06-16 | 1990-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453128A JPH0453128A (ja) | 1992-02-20 |
| JP3119480B2 true JP3119480B2 (ja) | 2000-12-18 |
Family
ID=15667428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02158245A Expired - Fee Related JP3119480B2 (ja) | 1990-06-16 | 1990-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119480B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW297138B (ja) | 1995-05-31 | 1997-02-01 | Handotai Energy Kenkyusho Kk |
-
1990
- 1990-06-16 JP JP02158245A patent/JP3119480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453128A (ja) | 1992-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |