JP3114056B2 - 電力変換器のスナバ回路 - Google Patents
電力変換器のスナバ回路Info
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- JP3114056B2 JP3114056B2 JP08177474A JP17747496A JP3114056B2 JP 3114056 B2 JP3114056 B2 JP 3114056B2 JP 08177474 A JP08177474 A JP 08177474A JP 17747496 A JP17747496 A JP 17747496A JP 3114056 B2 JP3114056 B2 JP 3114056B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電力変換器のスナ
バ回路、特に、スター形に接続されたスナバコンデンサ
を有する電力変換器のスナバ回路に関する。
バ回路、特に、スター形に接続されたスナバコンデンサ
を有する電力変換器のスナバ回路に関する。
【０００２】
【従来の技術】スナバ回路の従来例として、インバータ
に適用された例を図２に示す。図２において、インバー
タは、上下２つのアームのスイッチング素子１，３と、
それぞれ逆方向に並列接続されたダイオード２，４から
なり、２つのスイッチング素子１，３が交互にスイッチ
ングして、負荷５１に交流電圧を出力する。また、スナ
バ回路は、スナバコンデンサがスター形に構成されたス
ナバ回路であり、スイッチング素子１の正側とスイッチ
ング素子３の負側にそれぞれ接続されたスナバダイオー
ド１１，１２と、スナバダイオード１１，１２の間に直
列接続されたスナバコンデンサ２１，２２と、２つのス
ナバコンデンサ２１，２２の接続点とスイッチング素子
１，３の接続点間に接続されたスナバコンデンサ２３
と、スナバダイオード１１，１２と並列接続されたスナ
バ抵抗器３１，３２からなり、スイッチング素子１，３
のスイッチングに伴うスナバエネルギーをスナバダイオ
ード１１，１２を介してスナバコンデンサ２１，２２及
びスナバコンデンサ２３が吸収し、この吸収したスナバ
エネルギーをスナバ抵抗器３１，３２により消費する。
ここで、スナバコンデンサ２１，２２の接続点間と電源
用コンデンサ４１，４２の接続点間を電線路により結
ぶ。この電線路は、コンデンサ２１，２２の正極から負
極へ漏れる漏れ電流のアンバランスに起因するスナバコ
ンデンサ２１，２２の分担電圧のアンバランスを補正す
るために設ける。また、特開平５−１３０７８０号に
は、スナバ回路がスイッチング素子のスイッチングに伴
うスナバエネルギーを電源に回生可能な電力変換器の回
路として提案されている。この回路は、上下の半導体ス
イッチング素子のスイッチングに関与するスター形に構
成されたスナバコンデンサからスナバエネルギーを回生
するものである。次に、スター形に構成されたスナバコ
ンデンサを実装するにあたって、従来例では、図２に示
すように、スナバコンデンサ２１，２２，２３の端子数
を合計６端子を必要とする。
に適用された例を図２に示す。図２において、インバー
タは、上下２つのアームのスイッチング素子１，３と、
それぞれ逆方向に並列接続されたダイオード２，４から
なり、２つのスイッチング素子１，３が交互にスイッチ
ングして、負荷５１に交流電圧を出力する。また、スナ
バ回路は、スナバコンデンサがスター形に構成されたス
ナバ回路であり、スイッチング素子１の正側とスイッチ
ング素子３の負側にそれぞれ接続されたスナバダイオー
ド１１，１２と、スナバダイオード１１，１２の間に直
列接続されたスナバコンデンサ２１，２２と、２つのス
ナバコンデンサ２１，２２の接続点とスイッチング素子
１，３の接続点間に接続されたスナバコンデンサ２３
と、スナバダイオード１１，１２と並列接続されたスナ
バ抵抗器３１，３２からなり、スイッチング素子１，３
のスイッチングに伴うスナバエネルギーをスナバダイオ
ード１１，１２を介してスナバコンデンサ２１，２２及
びスナバコンデンサ２３が吸収し、この吸収したスナバ
エネルギーをスナバ抵抗器３１，３２により消費する。
ここで、スナバコンデンサ２１，２２の接続点間と電源
用コンデンサ４１，４２の接続点間を電線路により結
ぶ。この電線路は、コンデンサ２１，２２の正極から負
極へ漏れる漏れ電流のアンバランスに起因するスナバコ
ンデンサ２１，２２の分担電圧のアンバランスを補正す
るために設ける。また、特開平５−１３０７８０号に
は、スナバ回路がスイッチング素子のスイッチングに伴
うスナバエネルギーを電源に回生可能な電力変換器の回
路として提案されている。この回路は、上下の半導体ス
イッチング素子のスイッチングに関与するスター形に構
成されたスナバコンデンサからスナバエネルギーを回生
するものである。次に、スター形に構成されたスナバコ
ンデンサを実装するにあたって、従来例では、図２に示
すように、スナバコンデンサ２１，２２，２３の端子数
を合計６端子を必要とする。
【０００３】
【発明が解決しようとする課題】従来例のスター形のス
ナバ回路においては、スナバ回路を構成する部品とし
て、上下２つのアームから構成される電力変換器の場
合、２つのスナバダイオードとそれらに並列に接続され
る２つのスナバ抵抗器及び電源に並列に接続される２つ
のスナバコンデンサと、スナバコンデンサの中点と上下
２つのスイッチング素子の接続点とを結ぶ１つのスナバ
コンデンサから構成されるため、スナバ回路の構成部品
として多数の部品を必要とする、という問題がある。。
また、スター形に構成されたスナバコンデンサを実装す
るにあたって、その端子数を合計６端子を必要とするた
め、組立作業が煩わしい、という問題がある。
ナバ回路においては、スナバ回路を構成する部品とし
て、上下２つのアームから構成される電力変換器の場
合、２つのスナバダイオードとそれらに並列に接続され
る２つのスナバ抵抗器及び電源に並列に接続される２つ
のスナバコンデンサと、スナバコンデンサの中点と上下
２つのスイッチング素子の接続点とを結ぶ１つのスナバ
コンデンサから構成されるため、スナバ回路の構成部品
として多数の部品を必要とする、という問題がある。。
また、スター形に構成されたスナバコンデンサを実装す
るにあたって、その端子数を合計６端子を必要とするた
め、組立作業が煩わしい、という問題がある。
【０００４】本発明の課題は、スター形のスナバ回路の
構成部品を削減及び統合して、小形、組立て容易かつ経
済的な電力変換器のスナバ回路を提供することである。
構成部品を削減及び統合して、小形、組立て容易かつ経
済的な電力変換器のスナバ回路を提供することである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、第一、第二の自己消弧形半導体スイッチング素子の
直列体の両端に夫々の一端を接続した第一及び第二の抵
抗器と、該第一及び第二の抵抗器と並列にはスナバダイ
オードを設けずに、この両抵抗器の他端間に接続した第
一及び第二の容量性素子の直列体と、第一及び第二の容
量性素子の直列体の中点と半導体スイッチング素子の直
列体の中点との間に接続した第三の容量性素子を有し、
第一の半導体スイッチング素子のターンオフ時にこれま
で該素子に流れていた電流を第一の抵抗器を通して少な
くとも第一、第三の容量性素子を充電し、また、第二の
半導体スイッチング素子のターンオフ時にこれまで該素
子に流れていた電流を第二の抵抗器を通して少なくとも
第二、第三の容量性素子を充電するようにした。
に、第一、第二の自己消弧形半導体スイッチング素子の
直列体の両端に夫々の一端を接続した第一及び第二の抵
抗器と、該第一及び第二の抵抗器と並列にはスナバダイ
オードを設けずに、この両抵抗器の他端間に接続した第
一及び第二の容量性素子の直列体と、第一及び第二の容
量性素子の直列体の中点と半導体スイッチング素子の直
列体の中点との間に接続した第三の容量性素子を有し、
第一の半導体スイッチング素子のターンオフ時にこれま
で該素子に流れていた電流を第一の抵抗器を通して少な
くとも第一、第三の容量性素子を充電し、また、第二の
半導体スイッチング素子のターンオフ時にこれまで該素
子に流れていた電流を第二の抵抗器を通して少なくとも
第二、第三の容量性素子を充電するようにした。
【０００６】本発明は、スター形スナバ回路において、
自己消弧形半導体スイッチング素子が電流をオフする際
の自己消弧形半導体スイッチング素子に印加される電圧
を抑制する程度に、スナバ抵抗器の値を小さく設定する
ことによって、スナバダイオードを省略することがで
き、これにより、スナバ回路を構成する部品数を削減
し、コストを低減することが可能になる。また、スター
形スナバ回路を構成する３つのスナバコンデンサを一つ
のパッケージに収納することにより、コンデンサの端子
数を減らすことができ、組立作業の容易化が図れる。
自己消弧形半導体スイッチング素子が電流をオフする際
の自己消弧形半導体スイッチング素子に印加される電圧
を抑制する程度に、スナバ抵抗器の値を小さく設定する
ことによって、スナバダイオードを省略することがで
き、これにより、スナバ回路を構成する部品数を削減
し、コストを低減することが可能になる。また、スター
形スナバ回路を構成する３つのスナバコンデンサを一つ
のパッケージに収納することにより、コンデンサの端子
数を減らすことができ、組立作業の容易化が図れる。
【０００７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明に基づく電力変換器の
スナバ回路の一実施形態を示す。図１において、インバ
ータは、２レベルインバータであり、上下２つのアーム
のスイッチング素子１，３と、それぞれ逆方向に並列接
続されたダイオード２，４からなり、また、スナバ回路
は、スイッチング素子１，３にそれぞれ並列に接続した
スナバ抵抗器３１，３２とスナバプコンデンサ２１，２
２の直列回路と、２つのスナバコンデンサ２１，２２の
接続点とスイッチング素子１，３の接続点間に接続され
たスナバコンデンサ２３からなる。ここで、スナバコン
デンサ２１，２２の接続点間と電源用コンデンサ４１，
４２の接続点間を電線路により結ぶ。
用いて説明する。図１は、本発明に基づく電力変換器の
スナバ回路の一実施形態を示す。図１において、インバ
ータは、２レベルインバータであり、上下２つのアーム
のスイッチング素子１，３と、それぞれ逆方向に並列接
続されたダイオード２，４からなり、また、スナバ回路
は、スイッチング素子１，３にそれぞれ並列に接続した
スナバ抵抗器３１，３２とスナバプコンデンサ２１，２
２の直列回路と、２つのスナバコンデンサ２１，２２の
接続点とスイッチング素子１，３の接続点間に接続され
たスナバコンデンサ２３からなる。ここで、スナバコン
デンサ２１，２２の接続点間と電源用コンデンサ４１，
４２の接続点間を電線路により結ぶ。
【０００８】本実施形態は、図２の従来例と比べて、ス
ナバダイオード１１，１２を削減した点にある。以下、
本実施形態のスター形のスナバ回路において、スナバダ
イオード１１，１２を削減するにあたって、その根拠を
説明する。図３は、スイッチング素子１が電流をオフす
る際のスイッチング素子に印加される電圧を解析するた
めの等価回路である。図３ １）はスイッチング素子１
のオフモード，２）はダオード４の導通モードを示す。
図３ １）において、スイッチング素子１を介して図示
の方向に負荷電流ＩLが流れているものとする。この状
態からスイッチング素子１が瞬時にインピーダンスを回
復して、電流をオフする際の初期条件は、回路のイング
クタンス（Ｌ）７０に流れる電流をＩL、コンデンサ２
１，２２，２３の初期電圧ｖ21，ｖ22，ｖ23を図示の極
性でＥ／２として表わせる。スイッチング素子１がオフ
することにより、これまでスイッチング素子１に流れて
いた電流がスナバ回路に流れ込む。解析のために、上ア
ームのスナバ回路に流れる電流をｉ1、下アームのスナ
バ回路に流れる電流をｉ2とし、図示の方向を正方向と
して微分方程式を作る。
ナバダイオード１１，１２を削減した点にある。以下、
本実施形態のスター形のスナバ回路において、スナバダ
イオード１１，１２を削減するにあたって、その根拠を
説明する。図３は、スイッチング素子１が電流をオフす
る際のスイッチング素子に印加される電圧を解析するた
めの等価回路である。図３ １）はスイッチング素子１
のオフモード，２）はダオード４の導通モードを示す。
図３ １）において、スイッチング素子１を介して図示
の方向に負荷電流ＩLが流れているものとする。この状
態からスイッチング素子１が瞬時にインピーダンスを回
復して、電流をオフする際の初期条件は、回路のイング
クタンス（Ｌ）７０に流れる電流をＩL、コンデンサ２
１，２２，２３の初期電圧ｖ21，ｖ22，ｖ23を図示の極
性でＥ／２として表わせる。スイッチング素子１がオフ
することにより、これまでスイッチング素子１に流れて
いた電流がスナバ回路に流れ込む。解析のために、上ア
ームのスナバ回路に流れる電流をｉ1、下アームのスナ
バ回路に流れる電流をｉ2とし、図示の方向を正方向と
して微分方程式を作る。
【数１】
【数２】
【数３】 ここで、ｖ1はスイッチング素子１に印加される電圧を
表わす。（数１）、（数２）、（数３）の微分方程式
は、ダイオード４が導通するまでの間成立する。ダイオ
ード４が導通する条件は、
表わす。（数１）、（数２）、（数３）の微分方程式
は、ダイオード４が導通するまでの間成立する。ダイオ
ード４が導通する条件は、
【数４】 である。（数４）式の条件が成立すると、ダイオード４
が導通し、図３ ２）のダオード４の導通モードとな
る。以降、（数４）式の条件は保持される。（数４）式
が成立した後の微分方程式は、Ｃ22容量＞＞Ｃ23容量の
条件からｉ2＞＞Ｃ23電流とし、Ｃ23に流れる電流を無
視して、次のようになる。
が導通し、図３ ２）のダオード４の導通モードとな
る。以降、（数４）式の条件は保持される。（数４）式
が成立した後の微分方程式は、Ｃ22容量＞＞Ｃ23容量の
条件からｉ2＞＞Ｃ23電流とし、Ｃ23に流れる電流を無
視して、次のようになる。
【数５】
【数６】 ここで、（数４）式が成立する時刻をＴFとする。（数
１）、（数２）式からｉ1、ｉ2を求めると、次式を得
る。
１）、（数２）式からｉ1、ｉ2を求めると、次式を得
る。
【数７】
【数８】 （数５）式を解く。
【数９】 ここで、Ｉ10＝ｉ1(ＴF)とする。（数７）式、（数９）
式において、
式において、
【数１０】 のとき、ｃｏｓ→ｃｏｓｈ、ｓｉｎ→ｓｉｎｈとなる。
【０００９】ここで、（数３）及び（数６）式から、ス
イッチング素子１に印加される電圧ｖ1は、右辺第一項
のＲ31×ｉ1が加えられるため、Ｒ31を小さくすること
により、スイッチング素子１に印加される電圧ｖ1を低
減できることは明かである。そこで、（数１）〜（数
９）式を用いて、ＩL＝１０００Ａ、Ｃ21＝Ｃ22＝４μ
Ｆ、Ｃ23＝０．２μＦ、Ｌ70＝０．６μＨ、Ｅ＝１００
０Ｖとして、Ｒ31及びＲ32を変化させ、スイッチング素
子１の電圧ｖ1を計算する。ここでは、Ｒ31及びＲ32に
ついて、Ｒ31＝Ｒ32＝１Ω、０．５Ω、０．２５Ω、及
び図３に示すスナバダイオード１１、１２が接続され、
Ｒ31＝Ｒ32＝５Ωの４通りについて計算する。なお、ス
ナバダイオード１１、１２が接続される場合、ｔ＜ＴF
においては、Ｒ31＝０Ω、Ｒ32＝Ｒ32、ｔ＞ＴFにおい
ては、Ｒ31＝Ｒ32＝０Ωとして計算できる。これは、ｔ
＜ＴFにおいてｉ1＞０、ｉ2＞０のためであり、ｔ＞ＴF
においてｉ1＞０であるため、ダイオード１２が導通し
ないｔ＜ＴFにおいてのみ、Ｒ23＝Ｒ23となる。
イッチング素子１に印加される電圧ｖ1は、右辺第一項
のＲ31×ｉ1が加えられるため、Ｒ31を小さくすること
により、スイッチング素子１に印加される電圧ｖ1を低
減できることは明かである。そこで、（数１）〜（数
９）式を用いて、ＩL＝１０００Ａ、Ｃ21＝Ｃ22＝４μ
Ｆ、Ｃ23＝０．２μＦ、Ｌ70＝０．６μＨ、Ｅ＝１００
０Ｖとして、Ｒ31及びＲ32を変化させ、スイッチング素
子１の電圧ｖ1を計算する。ここでは、Ｒ31及びＲ32に
ついて、Ｒ31＝Ｒ32＝１Ω、０．５Ω、０．２５Ω、及
び図３に示すスナバダイオード１１、１２が接続され、
Ｒ31＝Ｒ32＝５Ωの４通りについて計算する。なお、ス
ナバダイオード１１、１２が接続される場合、ｔ＜ＴF
においては、Ｒ31＝０Ω、Ｒ32＝Ｒ32、ｔ＞ＴFにおい
ては、Ｒ31＝Ｒ32＝０Ωとして計算できる。これは、ｔ
＜ＴFにおいてｉ1＞０、ｉ2＞０のためであり、ｔ＞ＴF
においてｉ1＞０であるため、ダイオード１２が導通し
ないｔ＜ＴFにおいてのみ、Ｒ23＝Ｒ23となる。
【００１０】この計算のフローを図４に示す。先ず、計
算の初期条件を設定し、ｉ1、ｉ2を（数７）、（数８）
式から計算し、ｖ1を（数３）式より求める。ダイオー
ド４の導通を判定し、不導通の場合（Ｙｅｓ）、再度ｉ
1、ｉ2、ｖ1を計算する。ダイオード４の導通を判定
（Ｎｏ）した後は、Ｉ10、Ｖ21(TF)、Ｖ22(TF)などの初
期条件を計算し、（数９）式よりｉ1、（数６）式より
ｖ1を計算する。ｖ1の計算結果が前回計算値の間で十分
安定したことを判定後、計算を終了する。
算の初期条件を設定し、ｉ1、ｉ2を（数７）、（数８）
式から計算し、ｖ1を（数３）式より求める。ダイオー
ド４の導通を判定し、不導通の場合（Ｙｅｓ）、再度ｉ
1、ｉ2、ｖ1を計算する。ダイオード４の導通を判定
（Ｎｏ）した後は、Ｉ10、Ｖ21(TF)、Ｖ22(TF)などの初
期条件を計算し、（数９）式よりｉ1、（数６）式より
ｖ1を計算する。ｖ1の計算結果が前回計算値の間で十分
安定したことを判定後、計算を終了する。
【００１１】以上の条件により、先に示した４通りにつ
いて計算した結果を図５に示す。図中、縦軸はスイッチ
ング素子１に印加される電圧（ｖ）、横軸は時間（ｔ）
を表わす。図５から、Ｒ31＝Ｒ32が大きくなる程、スイ
ッチング素子１に印加される電圧が高くなり、Ｒ1＝Ｒ2
＝０．２５Ω程度とすると、図２のダイオード１１，１
２を接続した場合とほぼ同程度にスイッチング素子１に
印加される電圧を抑制できることが分かる。なお、抵抗
器３１，３２に示す抵抗値を小さくすると、スイッチン
グ素子のターンオン時のラッシュ電流が大きくなるた
め、このラッシュ電流を抑制する下限値がある。ここ
で、ターンオン時のラッシュ電流は電源電圧／抵抗値と
なり、また、ラッシュ電流のピークは従来のＧＴＯの経
験値から定格電流の２倍以内に抑制する。このことか
ら、本例では、ラッシュ電流のピークの最大は２０００
Ａとなり、電源電圧１０００Ｖであることから、抵抗の
下限値は０．５Ωとなる。図１０から、抵抗器３１，３
２の下限値が０．５Ωの場合、スイッチング素子１に印
加されるピーク電圧は１８００Ｖ程度になる。
いて計算した結果を図５に示す。図中、縦軸はスイッチ
ング素子１に印加される電圧（ｖ）、横軸は時間（ｔ）
を表わす。図５から、Ｒ31＝Ｒ32が大きくなる程、スイ
ッチング素子１に印加される電圧が高くなり、Ｒ1＝Ｒ2
＝０．２５Ω程度とすると、図２のダイオード１１，１
２を接続した場合とほぼ同程度にスイッチング素子１に
印加される電圧を抑制できることが分かる。なお、抵抗
器３１，３２に示す抵抗値を小さくすると、スイッチン
グ素子のターンオン時のラッシュ電流が大きくなるた
め、このラッシュ電流を抑制する下限値がある。ここ
で、ターンオン時のラッシュ電流は電源電圧／抵抗値と
なり、また、ラッシュ電流のピークは従来のＧＴＯの経
験値から定格電流の２倍以内に抑制する。このことか
ら、本例では、ラッシュ電流のピークの最大は２０００
Ａとなり、電源電圧１０００Ｖであることから、抵抗の
下限値は０．５Ωとなる。図１０から、抵抗器３１，３
２の下限値が０．５Ωの場合、スイッチング素子１に印
加されるピーク電圧は１８００Ｖ程度になる。
【００１２】以上のように、本実施形態は、抵抗器３
１，３２に示す抵抗値を小さくすることにより、図２の
ダイオード１１，１２を接続した場合とほぼ同等のスイ
ッチング素子１の電圧に抑制でき、ダイオード１１，１
２を省略することができる。これにより、スナバ回路を
小形かつ経済的に形成することができる。
１，３２に示す抵抗値を小さくすることにより、図２の
ダイオード１１，１２を接続した場合とほぼ同等のスイ
ッチング素子１の電圧に抑制でき、ダイオード１１，１
２を省略することができる。これにより、スナバ回路を
小形かつ経済的に形成することができる。
【００１３】なお、本実施形態は、２レベルインバータ
に適用する場合について説明したが、本発明は、中性点
クランプ形の３レベルインバータにも適用することがで
きる。図６は、本発明を中性点クランプ形の３レベルイ
ンバータに適用した適用例を示す。図６において、イン
バータは、上下２つのアームのスイッチング素子１及び
５，３及び７と、それぞれ逆方向に並列接続されたダイ
オード２及び６，４及び８と、スイッチング素子１及び
５の接続点とスイッチング素子３及び７の接続点に直列
接続された中性クランプ９，１０からなり、また、スナ
バ回路は、スイッチング素子１，３にそれぞれ並列に接
続したスナバ抵抗器３１，３２とスナバプコンデンサ２
１，２２の直列回路と、中性クランプ９，１０にそれぞ
れ並列に接続したスナバ抵抗器３３，３４とスナバプコ
ンデンサ２４，２５の直列回路と、２つのスナバコンデ
ンサ２１，２４の接続点とスイッチング素子１及び５の
接続点間に接続されたスナバコンデンサ２３と、２つの
スナバコンデンサ２２，２５の接続点とスイッチング素
子３及び７５の接続点間に接続されたスナバコンデンサ
２６からなる。電源として電源用コンデンサ４１，４
２，４３，４４を有する。因に、従来公知の中性点クラ
ンプ形３レベルインバータのスナバ回路を図７に示す。
本実施形態においては、図７に示すスナバダイオード１
１，１２，１３，１４を削減することができ、スナバ回
路をより一層小形かつ経済的に形成することができる。
に適用する場合について説明したが、本発明は、中性点
クランプ形の３レベルインバータにも適用することがで
きる。図６は、本発明を中性点クランプ形の３レベルイ
ンバータに適用した適用例を示す。図６において、イン
バータは、上下２つのアームのスイッチング素子１及び
５，３及び７と、それぞれ逆方向に並列接続されたダイ
オード２及び６，４及び８と、スイッチング素子１及び
５の接続点とスイッチング素子３及び７の接続点に直列
接続された中性クランプ９，１０からなり、また、スナ
バ回路は、スイッチング素子１，３にそれぞれ並列に接
続したスナバ抵抗器３１，３２とスナバプコンデンサ２
１，２２の直列回路と、中性クランプ９，１０にそれぞ
れ並列に接続したスナバ抵抗器３３，３４とスナバプコ
ンデンサ２４，２５の直列回路と、２つのスナバコンデ
ンサ２１，２４の接続点とスイッチング素子１及び５の
接続点間に接続されたスナバコンデンサ２３と、２つの
スナバコンデンサ２２，２５の接続点とスイッチング素
子３及び７５の接続点間に接続されたスナバコンデンサ
２６からなる。電源として電源用コンデンサ４１，４
２，４３，４４を有する。因に、従来公知の中性点クラ
ンプ形３レベルインバータのスナバ回路を図７に示す。
本実施形態においては、図７に示すスナバダイオード１
１，１２，１３，１４を削減することができ、スナバ回
路をより一層小形かつ経済的に形成することができる。
【００１４】図８は、本発明の他の実施形態を示し、図
１の実施形態を実装したときの摸式図である。２７はス
ナバコンデンサ２１，２２，２３を統合し、１つのパッ
ケージに収納したスナバコンデンサ、６１，６２は上下
２つのアームのスイッチング素子１，３及びそれぞれ逆
方向に並列接続されたダイオード２，４をそれぞれモジ
ュール形にしたスイッチング素子を表わす。本実施形態
では、スナバコンデンサ２１，２２，２３を同一パッケ
ージに収納することにより、コンデンサは４端子コンデ
ンサとなる。ここで、図１の実施形態のスナバコンデン
サの端子数は６端子である。このように、本実施形態
は、個々のスナバコンデンサを同一パッケージに収納す
ることによって、端子数を２個減らすことができる。こ
れにより、スナバ回路の組立作業を容易に行うことがで
きる。
１の実施形態を実装したときの摸式図である。２７はス
ナバコンデンサ２１，２２，２３を統合し、１つのパッ
ケージに収納したスナバコンデンサ、６１，６２は上下
２つのアームのスイッチング素子１，３及びそれぞれ逆
方向に並列接続されたダイオード２，４をそれぞれモジ
ュール形にしたスイッチング素子を表わす。本実施形態
では、スナバコンデンサ２１，２２，２３を同一パッケ
ージに収納することにより、コンデンサは４端子コンデ
ンサとなる。ここで、図１の実施形態のスナバコンデン
サの端子数は６端子である。このように、本実施形態
は、個々のスナバコンデンサを同一パッケージに収納す
ることによって、端子数を２個減らすことができる。こ
れにより、スナバ回路の組立作業を容易に行うことがで
きる。
【００１５】また、図１の実施形態のスナバコンデンサ
２３を回路上のイングクタンス（Ｌ）分を考慮して、図
９のように、スナバコンデンサ２３ａと２３ｂに等容量
に二分割することがある。この場合の実装の摸式図を本
発明の他の実施形態として図１０に示す。図１０におい
て、２７はスナバコンデンサ２１，２３ａを統合し、１
つのパッケージに収納したスナバコンデンサ、２８はス
ナバコンデンサ２２，２３ｂを統合し、１つのパッケー
ジに収納したスナバコンデンサを表わす。本実施形態で
は、図９の実施形態のスナバコンデンサの端子数が８端
子であるのに比し、スナバコンデンサ２８，２９の端子
数は６端子である。このように、本実施形態において
も、スナバコンデンサとしての端子数を２個減らすこと
ができ、スナバ回路の組立作業を容易に行うことができ
る。また、スナバコンデンサ２１，２３ａを同一パッケ
ージに収納することにより、スイッチング素子１の正
極、スナバ抵抗器３１、スナバコンデンサ２１、スナバ
コンデンサ２３ａ、スイッチング素子１の負極に至るま
でのループインダクタンスを、図８に示す実装の摸式図
に比較して、小さくすることが可能となる。このため、
より大きな電流をスイッチングする際に、図１０に示す
実施形態を採用することにより、スナバ回路のループイ
ンダクタンスに起因するスイッチング素子１へのサージ
電圧を抑制することができる。スナバコンデンサ２２，
２３ｂを同一パッケージに収納する場合についても同様
である。なお、図９の実施形態は、スナバコンデンサ２
３をスナバコンデンサ２３ａと２３ｂに等容量に二分割
したが、図６の実施形態として示した中性点クランプ形
３レベルインバータのスナバコンデンサ２３，２６をそ
れぞれ等容量に二分割してもよい。また、図８、図１０
の実施形態は、従来例として示した図２の２レベルイン
バータ及び図７の中性点クランプ形３レベルインバー
タ、また、図６の本発明の実施形態である中性点クラン
プ形３レベルインバータに適用できることは云うまでも
ない。
２３を回路上のイングクタンス（Ｌ）分を考慮して、図
９のように、スナバコンデンサ２３ａと２３ｂに等容量
に二分割することがある。この場合の実装の摸式図を本
発明の他の実施形態として図１０に示す。図１０におい
て、２７はスナバコンデンサ２１，２３ａを統合し、１
つのパッケージに収納したスナバコンデンサ、２８はス
ナバコンデンサ２２，２３ｂを統合し、１つのパッケー
ジに収納したスナバコンデンサを表わす。本実施形態で
は、図９の実施形態のスナバコンデンサの端子数が８端
子であるのに比し、スナバコンデンサ２８，２９の端子
数は６端子である。このように、本実施形態において
も、スナバコンデンサとしての端子数を２個減らすこと
ができ、スナバ回路の組立作業を容易に行うことができ
る。また、スナバコンデンサ２１，２３ａを同一パッケ
ージに収納することにより、スイッチング素子１の正
極、スナバ抵抗器３１、スナバコンデンサ２１、スナバ
コンデンサ２３ａ、スイッチング素子１の負極に至るま
でのループインダクタンスを、図８に示す実装の摸式図
に比較して、小さくすることが可能となる。このため、
より大きな電流をスイッチングする際に、図１０に示す
実施形態を採用することにより、スナバ回路のループイ
ンダクタンスに起因するスイッチング素子１へのサージ
電圧を抑制することができる。スナバコンデンサ２２，
２３ｂを同一パッケージに収納する場合についても同様
である。なお、図９の実施形態は、スナバコンデンサ２
３をスナバコンデンサ２３ａと２３ｂに等容量に二分割
したが、図６の実施形態として示した中性点クランプ形
３レベルインバータのスナバコンデンサ２３，２６をそ
れぞれ等容量に二分割してもよい。また、図８、図１０
の実施形態は、従来例として示した図２の２レベルイン
バータ及び図７の中性点クランプ形３レベルインバー
タ、また、図６の本発明の実施形態である中性点クラン
プ形３レベルインバータに適用できることは云うまでも
ない。
【００１５】なお、図９の実施形態は、スナバコンデン
サ２３をスナバコンデンサ２３ａと２３ｂに等容量に二
分割したが、図６の実施形態として示した中性点クラン
プ形３レベルインバータのスナバコンデンサ２３，２６
をそれぞれ等容量に二分割してもよい。また、図８、図
１０の実施形態は、従来例として示した図２の２レベル
インバータ及び図７の中性点クランプ形３レベルインバ
ータ、また、図６の本発明の実施形態である中性点クラ
ンプ形３レベルインバータに適用できることは云うまで
もない。
サ２３をスナバコンデンサ２３ａと２３ｂに等容量に二
分割したが、図６の実施形態として示した中性点クラン
プ形３レベルインバータのスナバコンデンサ２３，２６
をそれぞれ等容量に二分割してもよい。また、図８、図
１０の実施形態は、従来例として示した図２の２レベル
インバータ及び図７の中性点クランプ形３レベルインバ
ータ、また、図６の本発明の実施形態である中性点クラ
ンプ形３レベルインバータに適用できることは云うまで
もない。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
スター形スナバ回路において、スナバダイオードを省略
することができ、スナバ回路を構成する部品数を削減
し、コストを低減することが可能になる。また、スター
形スナバ回路を構成する３つのスナバコンデンサを一つ
のパッケージに収納することにより、コンデンサの端子
数を減らすことができ、組立作業の容易化が図れる。
スター形スナバ回路において、スナバダイオードを省略
することができ、スナバ回路を構成する部品数を削減
し、コストを低減することが可能になる。また、スター
形スナバ回路を構成する３つのスナバコンデンサを一つ
のパッケージに収納することにより、コンデンサの端子
数を減らすことができ、組立作業の容易化が図れる。
【図１】本発明に基づく電力変換器のスナバ回路の一実
施形態
施形態
【図２】従来のスター形スナバ回路
【図３】スター形スナバ回路の動作を解析するための等
価回路
価回路
【図４】スイッチング素子の印加電圧解析フローチャー
ト
ト
【図５】スナバ抵抗値を変えた時のスイッチング素子の
印加電圧の解析結果図
印加電圧の解析結果図
【図６】本発明を中性クランプ形の３レベルインバータ
に適用した適用例
に適用した適用例
【図７】従来の中性クランプ形の３レベルインバータの
スナバ回路
スナバ回路
【図８】本発明の実施形態を実装したときの摸式図
【図９】本発明によるスナバコンデンサを等容量に二分
割したスナバ回路
割したスナバ回路
【図１０】本発明の実施形態を実装したときの他の摸式
図
図
１、３、５、７ 自己消弧形スイッチング素子 ２、４、６、８ ダイオード １１、１２、１３、１４ スナバダイオード ２１、２２、２３、２４、２５、２６、２７、２８、２
９ スナバコンデンサ ３１、３２、３３、３４ スナバ抵抗器 ４１、４２、４３、４４ 電源用コンデンサ ５１ 負荷 ６１、６２ モジュール形スイッチング素子 ７０ 回路のインダクタンス
９ スナバコンデンサ ３１、３２、３３、３４ スナバ抵抗器 ４１、４２、４３、４４ 電源用コンデンサ ５１ 負荷 ６１、６２ モジュール形スイッチング素子 ７０ 回路のインダクタンス
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/00 H02M 7/48 H02M 7/5387
Claims (3)
- 【請求項１】 ダイオードが逆並列接続された自己消弧
形半導体スイッチング素子を直列接続した直列体の両端
に直流電源を接続し、前記直列接続の第一、第二の自己
消弧形半導体スイッチング素子を相補的にオン、オフし
て該直列体の中点から交流出力を得る電力変換器におい
て、 前記第一、第二の自己消弧形半導体スイッチング素子の
直列体の両端に夫々の一端を接続した第一及び第二の抵
抗器と、該第一及び第二の抵抗器と並列にはスナバダイ
オードを設けずに、この両抵抗器の他端間に接続した第
一及び第二の容量性素子の直列体と、前記第一及び第二
の容量性素子の直列体の中点と前記半導体スイッチング
素子の直列体の中点との間に接続した第三の容量性素子
を有し、 前記第一の半導体スイッチング素子のターンオフ時にこ
れまで該素子に流れていた電流を前記第一の抵抗器を通
して少なくとも前記第一、第三の容量性素子を充電し、
また、前記第二の半導体スイッチング素子のターンオフ
時にこれまで該素子に流れていた電流を前記第二の抵抗
器を通して少なくとも前記第二、第三の容量性素子を充
電するようにしたことを特徴とする電力変換器のスナバ
回路。 - 【請求項２】 請求項１において、前記第一及び第二の
抵抗器の抵抗値は、その上限値を前記スイッチング素子
のターンオフ時における跳上り電圧として該素子の許容
する電圧から決定され、また、その下限値を前記スイッ
チング素子のターンオン時のラッシュ電流として該素子
の許容する電流から決定されることを特徴とする電力変
換器のスナバ回路。 - 【請求項３】 請求項１において、第三の容量性素子を
二分割して、第一の容量性素子と第三の容量性素子の一
方及び第二の容量性素子と第三の容量性素子の他方をそ
れぞれ一つのパッケージに収納したことを特徴とする電
力変換器のスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177474A JP3114056B2 (ja) | 1996-06-18 | 1996-06-18 | 電力変換器のスナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177474A JP3114056B2 (ja) | 1996-06-18 | 1996-06-18 | 電力変換器のスナバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1014213A JPH1014213A (ja) | 1998-01-16 |
| JP3114056B2 true JP3114056B2 (ja) | 2000-12-04 |
Family
ID=16031556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08177474A Expired - Lifetime JP3114056B2 (ja) | 1996-06-18 | 1996-06-18 | 電力変換器のスナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114056B2 (ja) |
-
1996
- 1996-06-18 JP JP08177474A patent/JP3114056B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1014213A (ja) | 1998-01-16 |
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