JP3109593B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3109593B2 JP3109593B2 JP10204842A JP20484298A JP3109593B2 JP 3109593 B2 JP3109593 B2 JP 3109593B2 JP 10204842 A JP10204842 A JP 10204842A JP 20484298 A JP20484298 A JP 20484298A JP 3109593 B2 JP3109593 B2 JP 3109593B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に遅延時間調整用回路を有する半導体集積回路
に関する。
関し、特に遅延時間調整用回路を有する半導体集積回路
に関する。
【０００２】
【従来の技術】従来、拡散工程を共通とするマスタース
ライス方式のゲートアレイやＲＡＭ内蔵型ゲートアレイ
等においてクロック信号により動作する複数の回路ブロ
ックを備えた半導体集積回路においては、クロック信号
を分配する場合、一般的なゲートアレイでは内部領域の
論理セルを用いてクロックドライバ回路を構成し、この
クロックドライバ回路を任意のセル位置に配置してフリ
ップフロップ等のクロック信号を必要とする回路ブロッ
クに分配し、回路ブロックが多くなればこのクロックド
ライバ回路を多段に構成することがされていた。
ライス方式のゲートアレイやＲＡＭ内蔵型ゲートアレイ
等においてクロック信号により動作する複数の回路ブロ
ックを備えた半導体集積回路においては、クロック信号
を分配する場合、一般的なゲートアレイでは内部領域の
論理セルを用いてクロックドライバ回路を構成し、この
クロックドライバ回路を任意のセル位置に配置してフリ
ップフロップ等のクロック信号を必要とする回路ブロッ
クに分配し、回路ブロックが多くなればこのクロックド
ライバ回路を多段に構成することがされていた。
【０００３】しかしながら、この種の半導体集積回路に
おいては、クロック信号の入力端子から回路ブロックま
でのクロック信号の遅延時間が自動配線を行なった場合
にはその配線長のばらつきにより大きなクロックスキュ
ーが発生してしまうという欠点があった。
おいては、クロック信号の入力端子から回路ブロックま
でのクロック信号の遅延時間が自動配線を行なった場合
にはその配線長のばらつきにより大きなクロックスキュ
ーが発生してしまうという欠点があった。
【０００４】これを改善する方法として図５に示したク
ロック信号の配線経路にヒューズと遅延素子を有する遅
延時間調整回路を設けた半導体集積回路の技術が特開平
３―７６１４４号公報に開示されている。この技術につ
いて図５を参照して説明する。図５の半導体集積回路
は、クロック信号ＣＫにより動作する複数の回路ブロッ
クであるフリップフロップ２０Ａ〜２０Ｆと、これらの
フリップフロップへのクロック信号ＣＫを増幅するクロ
ックドライバ回路１９Ａ〜１９Ｄと、それぞれヒューズ
と遅延素子とを備えてフリップフロップ２０Ａ〜２０Ｆ
とクロック信号ＣＫの入力端子Ｔｃｋとの間に接続さ
れ、ヒューズを切断する事により入力端子Ｔｃｋから各
フリップフロップ２０Ａ〜２０Ｆまでのクロック信号Ｃ
Ｋの遅延時間の調整を行う遅延時間調整回路２１Ａ〜２
１Ｄとを有する構成となっている。
ロック信号の配線経路にヒューズと遅延素子を有する遅
延時間調整回路を設けた半導体集積回路の技術が特開平
３―７６１４４号公報に開示されている。この技術につ
いて図５を参照して説明する。図５の半導体集積回路
は、クロック信号ＣＫにより動作する複数の回路ブロッ
クであるフリップフロップ２０Ａ〜２０Ｆと、これらの
フリップフロップへのクロック信号ＣＫを増幅するクロ
ックドライバ回路１９Ａ〜１９Ｄと、それぞれヒューズ
と遅延素子とを備えてフリップフロップ２０Ａ〜２０Ｆ
とクロック信号ＣＫの入力端子Ｔｃｋとの間に接続さ
れ、ヒューズを切断する事により入力端子Ｔｃｋから各
フリップフロップ２０Ａ〜２０Ｆまでのクロック信号Ｃ
Ｋの遅延時間の調整を行う遅延時間調整回路２１Ａ〜２
１Ｄとを有する構成となっている。
【０００５】図６は、図５の半導体集積回路の平面図で
あるが、遅延時間調整回路２１Ａ〜２１Ｃは、ヒューズ
２２とエミッタ・コレクタ間を接続してベースとの間の
容量を遅延素子とするＮＰＮトランジスタ２３とを備え
ており、これら遅延時間調整回路２１Ａ〜２１Ｃがクロ
ック信号ＣＫの入力端子Ｔｃｋと前記フリップフロップ
２０Ａ〜２０Ｆとの間の配線と接続されている。入力端
子Ｔｃｋからのクロック信号ＣＫを入力して、フリップ
フロップ２０Ａ〜２０Ｃまでの遅延時間とフリップフロ
ップ２０Ｄ〜２０Ｆまでの遅延時間とを測定し、フリッ
プフロップ２０Ａ〜２０Ｃ側の遅延時間が長いと判断さ
れた場合、遅延時間調整回路２１Ａ，２１Ｂの一方また
は両方のヒューズ２２を切断して配線容量を低減して遅
延時間を短縮する。
あるが、遅延時間調整回路２１Ａ〜２１Ｃは、ヒューズ
２２とエミッタ・コレクタ間を接続してベースとの間の
容量を遅延素子とするＮＰＮトランジスタ２３とを備え
ており、これら遅延時間調整回路２１Ａ〜２１Ｃがクロ
ック信号ＣＫの入力端子Ｔｃｋと前記フリップフロップ
２０Ａ〜２０Ｆとの間の配線と接続されている。入力端
子Ｔｃｋからのクロック信号ＣＫを入力して、フリップ
フロップ２０Ａ〜２０Ｃまでの遅延時間とフリップフロ
ップ２０Ｄ〜２０Ｆまでの遅延時間とを測定し、フリッ
プフロップ２０Ａ〜２０Ｃ側の遅延時間が長いと判断さ
れた場合、遅延時間調整回路２１Ａ，２１Ｂの一方また
は両方のヒューズ２２を切断して配線容量を低減して遅
延時間を短縮する。
【０００６】
【発明が解決しようとする課題】上記の特開平３―７６
１４４号公報の技術では、半導体チップひとつひとつに
ついての製造上の配線長のばらつきや配線容量の変化に
対して柔軟に遅延時間の調整ができない欠点を有してい
る。また、遅延時間調整可能な範囲は、所望の配線経路
に対して容量を軽減させる機能しか持たず、調整範囲の
柔軟性が乏しい。また、この従来技術においては、内部
のそれぞれのクロック信号のスキュー差を調整するため
にＮＰＮトランジスタを利用し、所望の配線経路の付加
容量を調整しようとするものであるが、それぞれのクロ
ック信号の遅延時間差を比較するための測定する手段と
しては、通常ＥＢテスタや直接半導体チップに針を立て
て電気測定する方法が使用されるが、検査時間がかかり
すぎて製造コストの増加を招いていた。
１４４号公報の技術では、半導体チップひとつひとつに
ついての製造上の配線長のばらつきや配線容量の変化に
対して柔軟に遅延時間の調整ができない欠点を有してい
る。また、遅延時間調整可能な範囲は、所望の配線経路
に対して容量を軽減させる機能しか持たず、調整範囲の
柔軟性が乏しい。また、この従来技術においては、内部
のそれぞれのクロック信号のスキュー差を調整するため
にＮＰＮトランジスタを利用し、所望の配線経路の付加
容量を調整しようとするものであるが、それぞれのクロ
ック信号の遅延時間差を比較するための測定する手段と
しては、通常ＥＢテスタや直接半導体チップに針を立て
て電気測定する方法が使用されるが、検査時間がかかり
すぎて製造コストの増加を招いていた。
【０００７】そのために半導体チップの代表サンプルに
て評価し、その後は一義的に設定値を決定し、すべての
チップに対し同じヒューズを切断して遅延時間を調整す
る方法が採用されているが、半導体チップ一つ一つにつ
いての製造上の配線長のばらつきや配線容量の変化に対
して柔軟に遅延時間の調整が難しい問題点があった。ま
た、上記の従来技術では遅延時間を調整する為にヒュー
ズを切断するが、その調整する手法として用いられてい
る容量調整は所望の配線経路に対し、容量を軽減させる
だけのもので、逆に容量を付加させる機能を持ち合わせ
ていない。このため、ヒューズ切断をされていない初期
の段階で配線経路の付加容量が軽すぎる場合、回路が機
能しない事や不安定になる不具合が生じることがあっ
た。
て評価し、その後は一義的に設定値を決定し、すべての
チップに対し同じヒューズを切断して遅延時間を調整す
る方法が採用されているが、半導体チップ一つ一つにつ
いての製造上の配線長のばらつきや配線容量の変化に対
して柔軟に遅延時間の調整が難しい問題点があった。ま
た、上記の従来技術では遅延時間を調整する為にヒュー
ズを切断するが、その調整する手法として用いられてい
る容量調整は所望の配線経路に対し、容量を軽減させる
だけのもので、逆に容量を付加させる機能を持ち合わせ
ていない。このため、ヒューズ切断をされていない初期
の段階で配線経路の付加容量が軽すぎる場合、回路が機
能しない事や不安定になる不具合が生じることがあっ
た。
【０００８】本発明の目的は、上記の従来技術の問題点
を解決し、半導体チップ製造後に任意の配線経路の遅延
時間を柔軟に調整できる半導体集積回路を提供すること
にある。
を解決し、半導体チップ製造後に任意の配線経路の遅延
時間を柔軟に調整できる半導体集積回路を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
の第１の構成は、遅延時間を調整する配線経路に対する
複数の調整用容量と、該調整用容量の各々に接続されそ
れらを切り分けるための複数の第１のトランジスタと、
該第１のトランジスタの各々のゲートに電位を与えて、
前記調整用容量を切り分けるためのセレクト回路と、外
部アドレスと、該外部アドレスをそれぞれラッチするた
めのアドレスラッチ回路と、該アドレスラッチ回路にそ
のゲートが接続され前記外部アドレスにより前記調整用
容量を切り分けるための第２のトランジスタと、そのソ
ースとドレインがそれぞれ前記第２のトランジスタのド
レインと前記セレクト回路に接続され、テストモードと
通常モードとを切り分けるための第３のトランジスタ
と、前記第３のトランジスタのゲートと前記アドレスラ
ッチ回路に接続されテストモードを感知する第１のテス
トモード回路とを有することを特徴とする。
の第１の構成は、遅延時間を調整する配線経路に対する
複数の調整用容量と、該調整用容量の各々に接続されそ
れらを切り分けるための複数の第１のトランジスタと、
該第１のトランジスタの各々のゲートに電位を与えて、
前記調整用容量を切り分けるためのセレクト回路と、外
部アドレスと、該外部アドレスをそれぞれラッチするた
めのアドレスラッチ回路と、該アドレスラッチ回路にそ
のゲートが接続され前記外部アドレスにより前記調整用
容量を切り分けるための第２のトランジスタと、そのソ
ースとドレインがそれぞれ前記第２のトランジスタのド
レインと前記セレクト回路に接続され、テストモードと
通常モードとを切り分けるための第３のトランジスタ
と、前記第３のトランジスタのゲートと前記アドレスラ
ッチ回路に接続されテストモードを感知する第１のテス
トモード回路とを有することを特徴とする。
【００１０】上記特徴を有することにより、テストモー
ド時のテストモード回路からの信号がセレクト回路と外
部アドレスのアドレスラッチ回路を接続し、またセレク
ト回路が外部アドレスの値に応じ選択された所望の配線
経路につけられた調整用容量切り分けるトランジスタを
ＯＮ／ＯＦＦすることにより所望の配線経路の付加容量
を増減させる事ができる。
ド時のテストモード回路からの信号がセレクト回路と外
部アドレスのアドレスラッチ回路を接続し、またセレク
ト回路が外部アドレスの値に応じ選択された所望の配線
経路につけられた調整用容量切り分けるトランジスタを
ＯＮ／ＯＦＦすることにより所望の配線経路の付加容量
を増減させる事ができる。
【００１１】上記の本発明の第１の構成の半導体集積回
路におけるセレクト回路は、Ｐ―ｃｈ型の第４のトラン
ジスタとＮ―ｃｈ型の第５のトランジスタで構成された
インバータと、該インバータの出力と入力にそのゲート
とドレインがそれぞれ接続されたＮ―ｃｈ型の第６のト
ランジスタと、前記インバータの入力に接続されたヒュ
ーズとから構成されたことを特徴とする。
路におけるセレクト回路は、Ｐ―ｃｈ型の第４のトラン
ジスタとＮ―ｃｈ型の第５のトランジスタで構成された
インバータと、該インバータの出力と入力にそのゲート
とドレインがそれぞれ接続されたＮ―ｃｈ型の第６のト
ランジスタと、前記インバータの入力に接続されたヒュ
ーズとから構成されたことを特徴とする。
【００１２】前記セレクト回路は、Ｐ―ｃｈ型の第４の
トランジスタとＮ―ｃｈ型の第５のトランジスタで構成
されたインバータと、該インバータの出力と入力にその
ゲートとドレインがそれぞれ接続されたＮ―ｃｈ型の第
６のトランジスタと、前記インバータの入力に接続され
たヒューズとから構成された少なくとも一組の回路と、
該一組の回路の前記インバータにさらに他のインバータ
を接続した少なくとも一組の回路とから構成することが
できる。
トランジスタとＮ―ｃｈ型の第５のトランジスタで構成
されたインバータと、該インバータの出力と入力にその
ゲートとドレインがそれぞれ接続されたＮ―ｃｈ型の第
６のトランジスタと、前記インバータの入力に接続され
たヒューズとから構成された少なくとも一組の回路と、
該一組の回路の前記インバータにさらに他のインバータ
を接続した少なくとも一組の回路とから構成することが
できる。
【００１３】本発明の半導体集積回路の第２の構成は、
遅延時間を調整する配線経路に対する複数の調整用容量
と、該調整用容量の各々に接続されそれらをを切り分け
るための複数の第１のトランジスタと、該第１のトラン
ジスタの各々のゲートに電位を与えて、前記調整用容量
を切り分けるためのセレクト回路と、外部アドレスと、
該外部アドレスをそれぞれラッチするためのアドレスラ
ッチ回路と、該アドレスラッチ回路にそのゲートが接続
され前記外部アドレスにより前記調整用容量を切り分け
るための第２のトランジスタと、そのソースとドレイン
がそれぞれ前記第２のトランジスタのドレインと前記セ
レクト回路に接続され、テストモードと通常モードとを
切り分けるための第３のトランジスタと、前記第３のト
ランジスタのゲートと前記アドレスラッチ回路に接続さ
れテストモードを感知する第１のテストモード回路と、
前記セレクト回路に接続された第２のテストモード回路
とを有することを特徴とする。
遅延時間を調整する配線経路に対する複数の調整用容量
と、該調整用容量の各々に接続されそれらをを切り分け
るための複数の第１のトランジスタと、該第１のトラン
ジスタの各々のゲートに電位を与えて、前記調整用容量
を切り分けるためのセレクト回路と、外部アドレスと、
該外部アドレスをそれぞれラッチするためのアドレスラ
ッチ回路と、該アドレスラッチ回路にそのゲートが接続
され前記外部アドレスにより前記調整用容量を切り分け
るための第２のトランジスタと、そのソースとドレイン
がそれぞれ前記第２のトランジスタのドレインと前記セ
レクト回路に接続され、テストモードと通常モードとを
切り分けるための第３のトランジスタと、前記第３のト
ランジスタのゲートと前記アドレスラッチ回路に接続さ
れテストモードを感知する第１のテストモード回路と、
前記セレクト回路に接続された第２のテストモード回路
とを有することを特徴とする。
【００１４】上記の本発明の第２の構成の半導体集積回
路におけるセレクト回路は、Ｐ―ｃｈ型の第４のトラン
ジスタとＮ―ｃｈ型の第５のトランジスタで構成された
インバータと、該インバータの出力と入力にそのゲート
とドレインがそれぞれ接続されたＮ―ｃｈ型の第６のト
ランジスタと、前記インバータの入力に接続されたヒュ
ーズと、該ヒューズの両端にそのドレインとソースが接
続されたＮ―ｃｈ型の第７のトランジスタとから構成さ
れたことを特徴とする。
路におけるセレクト回路は、Ｐ―ｃｈ型の第４のトラン
ジスタとＮ―ｃｈ型の第５のトランジスタで構成された
インバータと、該インバータの出力と入力にそのゲート
とドレインがそれぞれ接続されたＮ―ｃｈ型の第６のト
ランジスタと、前記インバータの入力に接続されたヒュ
ーズと、該ヒューズの両端にそのドレインとソースが接
続されたＮ―ｃｈ型の第７のトランジスタとから構成さ
れたことを特徴とする。
【００１５】上記の本発明の第２の構成の半導体集積回
路におけるセレクト回路は、Ｐ―ｃｈ型の第４のトラン
ジスタとＮ―ｃｈ型の第５のトランジスタで構成された
インバータと、該インバータの出力と入力にそのゲート
とドレインがそれぞれ接続されたＮ―ｃｈ型の第６のト
ランジスタと、前記インバータの入力に接続されたヒュ
ーズと、該ヒューズの両端にそのドレインとソースが接
続されたＮ―ｃｈ型の第７のトランジスタとから構成さ
れた少なくとも一組の回路と、該一組の回路の前記イン
バータにさらに他のインバータを接続した少なくとも一
組の回路とから構成することができる。
路におけるセレクト回路は、Ｐ―ｃｈ型の第４のトラン
ジスタとＮ―ｃｈ型の第５のトランジスタで構成された
インバータと、該インバータの出力と入力にそのゲート
とドレインがそれぞれ接続されたＮ―ｃｈ型の第６のト
ランジスタと、前記インバータの入力に接続されたヒュ
ーズと、該ヒューズの両端にそのドレインとソースが接
続されたＮ―ｃｈ型の第７のトランジスタとから構成さ
れた少なくとも一組の回路と、該一組の回路の前記イン
バータにさらに他のインバータを接続した少なくとも一
組の回路とから構成することができる。
【００１６】上記第２の構成の半導体集積回路は、上記
の特徴を有することにより、テストモード時のテストモ
ード回路からの信号がセレクト回路と外部アドレスのア
ドレスラッチ回路を接続し、またセレクト回路が外部ア
ドレスの値に応じ選択された所望の配線経路につけられ
た調整用容量切り分けるトランジスタをＯＮ／ＯＦＦす
ることにより所望の配線経路の付加容量を増減させる事
ができるうえに、さらに第２のテストモード回路を用い
ることにより、一旦切断されたセレクト回路のヒューズ
を擬似的にトランスファートランジスタを開始接続し、
再度配線所望の配線容量の評価を実施することができ
る。
の特徴を有することにより、テストモード時のテストモ
ード回路からの信号がセレクト回路と外部アドレスのア
ドレスラッチ回路を接続し、またセレクト回路が外部ア
ドレスの値に応じ選択された所望の配線経路につけられ
た調整用容量切り分けるトランジスタをＯＮ／ＯＦＦす
ることにより所望の配線経路の付加容量を増減させる事
ができるうえに、さらに第２のテストモード回路を用い
ることにより、一旦切断されたセレクト回路のヒューズ
を擬似的にトランスファートランジスタを開始接続し、
再度配線所望の配線容量の評価を実施することができ
る。
【００１７】上記の本発明の第１および第２の構成の半
導体集積回路における外部アドレスの代わりに、内部に
アドレスを発生させることができる内部アドレス発生回
路を使用することもできる。
導体集積回路における外部アドレスの代わりに、内部に
アドレスを発生させることができる内部アドレス発生回
路を使用することもできる。
【００１８】本発明は、前記遅延時間調整評価および調
整回路を設けることにより、半導体チップ製造後に任意
の配線経路の遅延時間に対して最適な遅延時間を実現す
るための遅延素子の組み合わせを評価し、その結果に応
じて、ヒューズを切断することで、ウエハー上に製造さ
れる各半導体チップの製造上の配線長のばらつきや配線
容量および半導体製品のレイアウト上の配線長のばらつ
きや配線容量を考慮した形で最適な遅延素子選択を実施
し、所望の遅延時間を得ることができる。
整回路を設けることにより、半導体チップ製造後に任意
の配線経路の遅延時間に対して最適な遅延時間を実現す
るための遅延素子の組み合わせを評価し、その結果に応
じて、ヒューズを切断することで、ウエハー上に製造さ
れる各半導体チップの製造上の配線長のばらつきや配線
容量および半導体製品のレイアウト上の配線長のばらつ
きや配線容量を考慮した形で最適な遅延素子選択を実施
し、所望の遅延時間を得ることができる。
【００１９】また、本発明は、遅延時間を調整を必要と
する内部回路に前記遅延時間調整評価および調整回路を
設けることで、入力，出力に関わらず所望の遅延時間を
調整することができる。
する内部回路に前記遅延時間調整評価および調整回路を
設けることで、入力，出力に関わらず所望の遅延時間を
調整することができる。
【００２０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は本発明の第１の実施の形態
の半導体集積回路のブロック図である。本実施の形態の
半導体集積回路は、遅延時間を調整する配線経路１に対
する調整用容量２Ａ，２Ｂ，２Ｃ，２Ｄと、それらの調
整用容量に接続されそれらを切り分けるためのＮ―ｃｈ
型またはＰ―ｃｈ型の第１のトランジスタ３Ａ，３Ｂ，
３Ｃ，３Ｄと、それらのトランジスタのゲートに電位を
与えて、前記調整用容量を切り分けるためヒューズを含
むセレクト回路４Ａ，４Ｂ，４Ｃ，４Ｄと、テストモー
ドを感知する第１のテストモード回路５と、外部アドレ
スＡ０〜Ａ３と、該外部アドレスをそれぞれラッチする
ためのアドレスラッチ回路６Ａ０，６Ａ１，６Ａ２，６
Ａ３と、前記外部アドレスにより調整用容量２Ａ，２
Ｂ，２Ｃ，２Ｄを切り分けるためのＮ―ｃｈ型またはＰ
―ｃｈ型の第２のトランジスタ７Ａ〜７Ｄと、テストモ
ードと通常モードとを切り分けるためのＮ―ｃｈ型また
はＰ―ｃｈ型の第３のトランジスタ８Ａ〜８Ｄを有する
構成となっている。
を参照して説明する。図１は本発明の第１の実施の形態
の半導体集積回路のブロック図である。本実施の形態の
半導体集積回路は、遅延時間を調整する配線経路１に対
する調整用容量２Ａ，２Ｂ，２Ｃ，２Ｄと、それらの調
整用容量に接続されそれらを切り分けるためのＮ―ｃｈ
型またはＰ―ｃｈ型の第１のトランジスタ３Ａ，３Ｂ，
３Ｃ，３Ｄと、それらのトランジスタのゲートに電位を
与えて、前記調整用容量を切り分けるためヒューズを含
むセレクト回路４Ａ，４Ｂ，４Ｃ，４Ｄと、テストモー
ドを感知する第１のテストモード回路５と、外部アドレ
スＡ０〜Ａ３と、該外部アドレスをそれぞれラッチする
ためのアドレスラッチ回路６Ａ０，６Ａ１，６Ａ２，６
Ａ３と、前記外部アドレスにより調整用容量２Ａ，２
Ｂ，２Ｃ，２Ｄを切り分けるためのＮ―ｃｈ型またはＰ
―ｃｈ型の第２のトランジスタ７Ａ〜７Ｄと、テストモ
ードと通常モードとを切り分けるためのＮ―ｃｈ型また
はＰ―ｃｈ型の第３のトランジスタ８Ａ〜８Ｄを有する
構成となっている。
【００２１】図２は、図１のセレクト回路４Ａ，４Ｂ，
４Ｃ，４Ｄの基本構成回路図である。セレクト回路４
Ａ，４Ｂは、Ｐ―ｃｈ型の第４のトランジスタ１１とＮ
―ｃｈ型の第５のトランジスタ１２で構成されたインバ
ータと、このインバータの出力１５ａ，１５ｂと入力に
そのゲートとドレインがそれぞれ接続されたＮ―ｃｈ型
の第６のトランジスタ１０と、前記インバータの入力に
接続されたその一端が接続されたヒューズ９Ａ，９Ｂと
で構成されている。また、セレクト回路４Ｃ，４Ｄは、
セレクト回路４Ａ，４Ｂの出力側にさらに他のインバー
タ１３が接続された構成となっている。このインバータ
１３により、このインバータ１３がない場合に比較し
て、逆の出力を得ることができる。即ち、このインバー
タ１３により次段回路の制御が容易になる。なお、図２
における１４ａ〜１４ｄはセレクト回路の入力を示す。
４Ｃ，４Ｄの基本構成回路図である。セレクト回路４
Ａ，４Ｂは、Ｐ―ｃｈ型の第４のトランジスタ１１とＮ
―ｃｈ型の第５のトランジスタ１２で構成されたインバ
ータと、このインバータの出力１５ａ，１５ｂと入力に
そのゲートとドレインがそれぞれ接続されたＮ―ｃｈ型
の第６のトランジスタ１０と、前記インバータの入力に
接続されたその一端が接続されたヒューズ９Ａ，９Ｂと
で構成されている。また、セレクト回路４Ｃ，４Ｄは、
セレクト回路４Ａ，４Ｂの出力側にさらに他のインバー
タ１３が接続された構成となっている。このインバータ
１３により、このインバータ１３がない場合に比較し
て、逆の出力を得ることができる。即ち、このインバー
タ１３により次段回路の制御が容易になる。なお、図２
における１４ａ〜１４ｄはセレクト回路の入力を示す。
【００２２】図１の第１の実施の形態の半導体集積回路
では、電源投入時の初期状態では第１のテストモード回
路５の信号５ａを”ＬＯＷ”としまた、信号５ｂにより
アドレスラッチ回路６Ａ０〜６Ａ３をリセットする。
では、電源投入時の初期状態では第１のテストモード回
路５の信号５ａを”ＬＯＷ”としまた、信号５ｂにより
アドレスラッチ回路６Ａ０〜６Ａ３をリセットする。
【００２３】この場合、Ｎ―ｃｈトランジスタ８Ａ〜８
Ｄが”ＯＦＦ”となることにより、セレクト回路４Ａ〜
４Ｄはテストモードを用いた外部アドレスからの影響を
受けなくなり、ヒューズ９Ａ〜９Ｄが切断されていない
うちは、セレクト回路４Ａ〜４Ｂの入力１４ａ，１４ｂ
は”ＨＩＧＨ”、出力１５ａ，１５ｂは、”ＬＯＷ”と
なり、またセレクト回路４Ｃ〜４Ｄの入力１４ｃ，１４
ｄは”ＨＩＧＨ”、出力１５ｃ，１５ｄは、”ＨＩＧ
Ｈ”となる。
Ｄが”ＯＦＦ”となることにより、セレクト回路４Ａ〜
４Ｄはテストモードを用いた外部アドレスからの影響を
受けなくなり、ヒューズ９Ａ〜９Ｄが切断されていない
うちは、セレクト回路４Ａ〜４Ｂの入力１４ａ，１４ｂ
は”ＨＩＧＨ”、出力１５ａ，１５ｂは、”ＬＯＷ”と
なり、またセレクト回路４Ｃ〜４Ｄの入力１４ｃ，１４
ｄは”ＨＩＧＨ”、出力１５ｃ，１５ｄは、”ＨＩＧ
Ｈ”となる。
【００２４】このため、出力１５ａ，１５ｂ，１５ｃ，
１５ｄにそれぞれゲートとして接続されたトランジスタ
において、トランジスタ３Ａ，３Ｂは”ＯＦＦ”、トラ
ンジスタ３Ｃ，３Ｄは”ＯＮ”する事により、所望の配
線経路１に対して付加容量２Ａ，２Ｂは切り離され、付
加容量２Ｃ，２Ｄが接続される事になる。
１５ｄにそれぞれゲートとして接続されたトランジスタ
において、トランジスタ３Ａ，３Ｂは”ＯＦＦ”、トラ
ンジスタ３Ｃ，３Ｄは”ＯＮ”する事により、所望の配
線経路１に対して付加容量２Ａ，２Ｂは切り離され、付
加容量２Ｃ，２Ｄが接続される事になる。
【００２５】このような初期状態での所望の配線経路に
接続される付加容量は、ヒューズを切断する以前の段階
では、回路／マスク設計にて適正な容量と見積もられた
容量値となるように設定する。
接続される付加容量は、ヒューズを切断する以前の段階
では、回路／マスク設計にて適正な容量と見積もられた
容量値となるように設定する。
【００２６】次に、所望の配線経路の遅延時間に対して
最適な遅延時間を実現するための遅延素子の組み合わせ
を評価するために、通常動作とは異なるテストモードに
エントリーする。
最適な遅延時間を実現するための遅延素子の組み合わせ
を評価するために、通常動作とは異なるテストモードに
エントリーする。
【００２７】テストモードエントリーにより、第１のテ
ストモード回路５よりアドレスラッチ回路６Ａ０〜６Ａ
３のタイミングを制御する信号５ｂ、およびテストモー
ドでの制御を実施するための信号５ａが出力される。
ストモード回路５よりアドレスラッチ回路６Ａ０〜６Ａ
３のタイミングを制御する信号５ｂ、およびテストモー
ドでの制御を実施するための信号５ａが出力される。
【００２８】信号５ｂをテストモードエントリーによ
り、”ＨＩＧＨ”とし、信号５ａにより、外部アドレス
Ａ０〜Ａ３をアドレスラッチ回路６Ａ０〜６Ａ３にラッ
チする。ここで例えば、外部アドレスＡ０〜Ａ３がＡ０
＝０，Ａ１＝０，Ａ２＝０，Ａ３＝０の場合、外部アド
レスデータは、アドレスラッチ回路６Ａ０〜６Ａ３にラ
ッチされ、また信号５ｂが”ＨＩＧＨ”であることよ
り、トランジスタ８Ａ〜８Ｄが”ＯＮ”し、ラッチした
外部データ値”０”により、トランジスタ７Ａ〜７Ｄ
は”ＯＦＦ”する。
り、”ＨＩＧＨ”とし、信号５ａにより、外部アドレス
Ａ０〜Ａ３をアドレスラッチ回路６Ａ０〜６Ａ３にラッ
チする。ここで例えば、外部アドレスＡ０〜Ａ３がＡ０
＝０，Ａ１＝０，Ａ２＝０，Ａ３＝０の場合、外部アド
レスデータは、アドレスラッチ回路６Ａ０〜６Ａ３にラ
ッチされ、また信号５ｂが”ＨＩＧＨ”であることよ
り、トランジスタ８Ａ〜８Ｄが”ＯＮ”し、ラッチした
外部データ値”０”により、トランジスタ７Ａ〜７Ｄ
は”ＯＦＦ”する。
【００２９】これにより、セレクト回路４Ａ〜４Ｄはテ
ストモードを用いた外部アドレスからの影響を受け、ヒ
ューズ９Ａ〜９Ｄが切断されていないうちは、セレクト
回路４Ａ〜４Ｂの入力１４ａ，１４ｂは”ＨＩＧＨ”、
出力１５ａ，１５ｂは、”ＬＯＷ”となり、セレクト回
路４Ｃ〜４Ｄの入力１４ｃ，１４ｄは”ＨＩＧＨ”、出
力１５ｃ，１５ｄは、”ＨＩＧＨ”となり、所望の配線
経路に接続される付加容量は、電源投入時の初期状態と
同様な状況となる。
ストモードを用いた外部アドレスからの影響を受け、ヒ
ューズ９Ａ〜９Ｄが切断されていないうちは、セレクト
回路４Ａ〜４Ｂの入力１４ａ，１４ｂは”ＨＩＧＨ”、
出力１５ａ，１５ｂは、”ＬＯＷ”となり、セレクト回
路４Ｃ〜４Ｄの入力１４ｃ，１４ｄは”ＨＩＧＨ”、出
力１５ｃ，１５ｄは、”ＨＩＧＨ”となり、所望の配線
経路に接続される付加容量は、電源投入時の初期状態と
同様な状況となる。
【００３０】この状態で、所望の配線経路に対し、スピ
ードや信号伝達速度を含んだ交流特性チェック等の機能
チェックテストにより、初期状態での容量を付加させた
場合に所望の特性を実現できるか評価する事が可能とな
る。
ードや信号伝達速度を含んだ交流特性チェック等の機能
チェックテストにより、初期状態での容量を付加させた
場合に所望の特性を実現できるか評価する事が可能とな
る。
【００３１】また、外部アドレスＡ０〜Ａ３がＡ０＝
１，Ａ１＝１，Ａ２＝０，Ａ３＝０の場合、外部アドレ
スデータは、アドレスラッチ回路６Ａ０〜６Ａ３にラッ
チされ、また信号５ｂが”ＨＩＧＨ”であることより、
トランジスタ８Ａ〜８Ｄが”ＯＮ”し、ラッチした外部
データ値により、トランジスタ７Ａ〜７Ｂは、”Ｏ
Ｎ”，トランジスタ７Ｃ〜７Ｄは”ＯＦＦ”する。
１，Ａ１＝１，Ａ２＝０，Ａ３＝０の場合、外部アドレ
スデータは、アドレスラッチ回路６Ａ０〜６Ａ３にラッ
チされ、また信号５ｂが”ＨＩＧＨ”であることより、
トランジスタ８Ａ〜８Ｄが”ＯＮ”し、ラッチした外部
データ値により、トランジスタ７Ａ〜７Ｂは、”Ｏ
Ｎ”，トランジスタ７Ｃ〜７Ｄは”ＯＦＦ”する。
【００３２】ここで、トランジスタ７Ａ〜７Ｄの電流能
力は、セレクト回路Ａ，Ｂ，Ｃ，Ｄ内のトランジスタ１
１，１２にて構成されたインバータのトランジスタ電流
能力より大きくした。
力は、セレクト回路Ａ，Ｂ，Ｃ，Ｄ内のトランジスタ１
１，１２にて構成されたインバータのトランジスタ電流
能力より大きくした。
【００３３】これにより、セレクト回路４Ａ〜４Ｂはテ
ストモードを用いた外部アドレスからの影響を受け、ヒ
ューズ９Ａ〜９Ｄが切断されていないうちは、セレクト
回路４Ａ〜４Ｂの入力１４ａ，１４ｂは”ＬＯＷ”、出
力１５ａ，１５ｂは、”ＨＩＧＨ”となり、出力１５
ａ，１５ｂにそれぞれゲートとして接続されたトランジ
スタ３Ａ，３Ｂは”ＯＮ”し、またセレクト回路４Ｃ〜
４Ｄの入力１４ｃ，１ｄは”ＨＩＧＨ”、出力１５ｃ，
１５ｄは、”ＨＩＧＨ”となり、トランジスタ３Ｃ，３
Ｄは”ＯＮ”する事により、所望の配線経路１に対して
付加容量２Ａ，２Ｂ，２Ｃ，２Ｄが接続される事にな
り、初期状態での所望の配線経路に対し、多く容量が付
加された状況を実現できる。
ストモードを用いた外部アドレスからの影響を受け、ヒ
ューズ９Ａ〜９Ｄが切断されていないうちは、セレクト
回路４Ａ〜４Ｂの入力１４ａ，１４ｂは”ＬＯＷ”、出
力１５ａ，１５ｂは、”ＨＩＧＨ”となり、出力１５
ａ，１５ｂにそれぞれゲートとして接続されたトランジ
スタ３Ａ，３Ｂは”ＯＮ”し、またセレクト回路４Ｃ〜
４Ｄの入力１４ｃ，１ｄは”ＨＩＧＨ”、出力１５ｃ，
１５ｄは、”ＨＩＧＨ”となり、トランジスタ３Ｃ，３
Ｄは”ＯＮ”する事により、所望の配線経路１に対して
付加容量２Ａ，２Ｂ，２Ｃ，２Ｄが接続される事にな
り、初期状態での所望の配線経路に対し、多く容量が付
加された状況を実現できる。
【００３４】この状態で、所望の配線経路に対し、スピ
ードやＡＣチェック等の機能チェックテストにより、容
量を付加させた場合に所望の特性を実現できるか評価す
る事が可能となる。
ードやＡＣチェック等の機能チェックテストにより、容
量を付加させた場合に所望の特性を実現できるか評価す
る事が可能となる。
【００３５】上記、外部アドレスＡ０〜Ａ３が同様に、
Ａ０＝０，Ａ１＝０，Ａ２＝１，Ａ３＝１の場合では、
外部アドレスデータは、アドレスラッチ回路６Ａ０〜６
Ａ３にラッチされ、また信号５ｂが”ＨＩＧＨ”である
ことより、第３のトランジスタ８Ａ〜８Ｄが”ＯＮ”
し、ラッチした外部データ値により、第２のトランジス
タ７Ａ〜７Ｂは、”ＯＦＦ”，第２のトランジスタ７Ｃ
〜７Ｄは”ＯＮ”する。これにより、セレクト回路４Ａ
〜４Ｂはテストモードを用いた外部アドレスからの影響
を受けず、セレクト回路４Ｃ〜４Ｄはテストモードを用
いた外部アドレスからの影響を受けるため、ヒューズ９
Ａ〜９Ｄが切断されていないうちは、セレクト回路４Ａ
〜４Ｂの入力１４ａ，１４ｂは”ＨＩＧＨ”、出力１５
ａ，１５ｂは、”ＬＯＷ”となり、出力１５ａ，１５ｂ
にそれぞれゲートとして接続されたトランジスタ３Ａ，
３Ｂは”ＯＦＦ”し、またセレクト回路４Ｃ〜４Ｄの入
力１４ｃ，１ｄは”ＬＯＷ”、出力１５ｃ，１５ｄ
は、”ＬＯＷ”となり、トランジスタ３Ｃ，３Ｄは”Ｏ
ＦＦ”する事により、所望の配線経路１に対して付加容
量２Ａ，２Ｂ，２Ｃ，２Ｄが接続されない事になり、初
期状態での所望の配線経路に対し、容量が付加されない
状況を実現できる。
Ａ０＝０，Ａ１＝０，Ａ２＝１，Ａ３＝１の場合では、
外部アドレスデータは、アドレスラッチ回路６Ａ０〜６
Ａ３にラッチされ、また信号５ｂが”ＨＩＧＨ”である
ことより、第３のトランジスタ８Ａ〜８Ｄが”ＯＮ”
し、ラッチした外部データ値により、第２のトランジス
タ７Ａ〜７Ｂは、”ＯＦＦ”，第２のトランジスタ７Ｃ
〜７Ｄは”ＯＮ”する。これにより、セレクト回路４Ａ
〜４Ｂはテストモードを用いた外部アドレスからの影響
を受けず、セレクト回路４Ｃ〜４Ｄはテストモードを用
いた外部アドレスからの影響を受けるため、ヒューズ９
Ａ〜９Ｄが切断されていないうちは、セレクト回路４Ａ
〜４Ｂの入力１４ａ，１４ｂは”ＨＩＧＨ”、出力１５
ａ，１５ｂは、”ＬＯＷ”となり、出力１５ａ，１５ｂ
にそれぞれゲートとして接続されたトランジスタ３Ａ，
３Ｂは”ＯＦＦ”し、またセレクト回路４Ｃ〜４Ｄの入
力１４ｃ，１ｄは”ＬＯＷ”、出力１５ｃ，１５ｄ
は、”ＬＯＷ”となり、トランジスタ３Ｃ，３Ｄは”Ｏ
ＦＦ”する事により、所望の配線経路１に対して付加容
量２Ａ，２Ｂ，２Ｃ，２Ｄが接続されない事になり、初
期状態での所望の配線経路に対し、容量が付加されない
状況を実現できる。
【００３６】この状態で、所望の配線経路に対し、スピ
ードやＡＣチェック等の機能チェックテストにより、容
量を付加させない場合に所望の特性を実現できるか評価
する事が可能となる。
ードやＡＣチェック等の機能チェックテストにより、容
量を付加させない場合に所望の特性を実現できるか評価
する事が可能となる。
【００３７】このように、本実施の形態では、外部アド
レスＡ０〜Ａ１の値により、所望の配線経路に対し、設
計見積もり容量値からさらに容量を付加させたり、ま
た、外部アドレスＡ２〜Ａ３の値により、所望の配線経
路に対し、容量をはずしたりする事が可能となる。
レスＡ０〜Ａ１の値により、所望の配線経路に対し、設
計見積もり容量値からさらに容量を付加させたり、ま
た、外部アドレスＡ２〜Ａ３の値により、所望の配線経
路に対し、容量をはずしたりする事が可能となる。
【００３８】さらに、本実施の形態では、外部アドレス
をＡ０＝１に対しＡ１＝０、あるいは、Ａ０＝０に対し
Ａ１＝１とすることで、所望の配線経路に対し、付加さ
せる事のできる容量の数を調整し、評価できる。
をＡ０＝１に対しＡ１＝０、あるいは、Ａ０＝０に対し
Ａ１＝１とすることで、所望の配線経路に対し、付加さ
せる事のできる容量の数を調整し、評価できる。
【００３９】同様、外部アドレスをＡ２＝１に対しＡ３
＝０、あるいは、Ａ２＝０に対しＡ１＝３とすること
で、所望の配線経路に対し、除外させる事のできる容量
の数を調整し、評価できる。
＝０、あるいは、Ａ２＝０に対しＡ１＝３とすること
で、所望の配線経路に対し、除外させる事のできる容量
の数を調整し、評価できる。
【００４０】以上のように、外部アドレスの組み合わせ
にて、所望の配線経路に容量を付加させた場合やはずし
た場合での電気的特性チェックを行うことにより、所望
の配線経路に対する付加容量の適切な組み合わせを選択
することができる。ただし、本実施の形態では、容量を
つないだり、切り分けたりするための組み合わせを作る
ために、外部アドレスを用いているが、それらの組み合
わせを発生させるためのアドレス等を必ず外部に持つ必
要はなく、内部にアドレスを発生させることができる内
部アドレス発生回路を使用することもできる。
にて、所望の配線経路に容量を付加させた場合やはずし
た場合での電気的特性チェックを行うことにより、所望
の配線経路に対する付加容量の適切な組み合わせを選択
することができる。ただし、本実施の形態では、容量を
つないだり、切り分けたりするための組み合わせを作る
ために、外部アドレスを用いているが、それらの組み合
わせを発生させるためのアドレス等を必ず外部に持つ必
要はなく、内部にアドレスを発生させることができる内
部アドレス発生回路を使用することもできる。
【００４１】次に、適切な組み合わせの結果での外部ア
ドレスＡ０〜Ａ１のうち、”１”となるアドレスのセレ
クト回路のヒューズをカットする事で、テストモードを
用いない通常動作時にセレクト回路の出力１５ａ〜１５
ｄが”ＨＩＧＨ”となり、出力１５ａ〜１５ｄをゲート
としているトランジスタ３Ａ〜３Ｄが”ＯＮ”し、所望
の配線経路に容量を付加させる事ができる。”０”とな
るアドレスがある場合は、”０”となるアドレスに対
し、セレクト回路のヒューズをカットせず、通常の動作
には、セレクト回路の出力１５ａ〜１５ｄが”ＬＯＷ”
となり、出力１５ａ〜１５ｄをゲートとしているトラン
ジスタ３Ａ〜３Ｄが”ＯＦＦ”することで、所望の配線
経路に容量を付加しない状態となるように設定できる。
ドレスＡ０〜Ａ１のうち、”１”となるアドレスのセレ
クト回路のヒューズをカットする事で、テストモードを
用いない通常動作時にセレクト回路の出力１５ａ〜１５
ｄが”ＨＩＧＨ”となり、出力１５ａ〜１５ｄをゲート
としているトランジスタ３Ａ〜３Ｄが”ＯＮ”し、所望
の配線経路に容量を付加させる事ができる。”０”とな
るアドレスがある場合は、”０”となるアドレスに対
し、セレクト回路のヒューズをカットせず、通常の動作
には、セレクト回路の出力１５ａ〜１５ｄが”ＬＯＷ”
となり、出力１５ａ〜１５ｄをゲートとしているトラン
ジスタ３Ａ〜３Ｄが”ＯＦＦ”することで、所望の配線
経路に容量を付加しない状態となるように設定できる。
【００４２】また、適切な組み合わせの結果の外部アド
レスＡ２〜Ａ３のうち、”１”となるアドレスのセレク
ト回路のヒューズをカットする事で、通常動作時にセレ
クト回路の出力１５ａ〜１５ｄが”ＬＯＷ”となり、出
力１５ａ〜１５ｄをゲートとしているトランジスタ３Ａ
〜３Ｄが”ＯＦＦ”し、所望の配線経路に容量を付加さ
せず、外部アドレスＡ２〜Ａ３のうち、”０”となるア
ドレスのセレクト回路のヒューズをカットしないこと
で、通常動作時ではセレクト回路の出力１５ａ〜１５ｄ
が”ＨＩＧＨ”となり、出力１５ａ〜１５ｄをゲートと
しているトランジスタ３Ａ〜３Ｄが”ＯＮ”する事で、
所望の配線経路に容量をさせた状態を設定できる。
レスＡ２〜Ａ３のうち、”１”となるアドレスのセレク
ト回路のヒューズをカットする事で、通常動作時にセレ
クト回路の出力１５ａ〜１５ｄが”ＬＯＷ”となり、出
力１５ａ〜１５ｄをゲートとしているトランジスタ３Ａ
〜３Ｄが”ＯＦＦ”し、所望の配線経路に容量を付加さ
せず、外部アドレスＡ２〜Ａ３のうち、”０”となるア
ドレスのセレクト回路のヒューズをカットしないこと
で、通常動作時ではセレクト回路の出力１５ａ〜１５ｄ
が”ＨＩＧＨ”となり、出力１５ａ〜１５ｄをゲートと
しているトランジスタ３Ａ〜３Ｄが”ＯＮ”する事で、
所望の配線経路に容量をさせた状態を設定できる。
【００４３】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３は、本発明の第２の実施
の形態の半導体集積回路のブロック図、図４は、図３の
ヒューズ９Ａ，９Ｂ，９Ｃ，９Ｄを含むセレクト回路４
Ｅ，４Ｆ，４Ｇ，４Ｈの基本構成回路図を示す。図３に
おける符号が図１と同じものは、図１と同じものを示し
ている。
図面を参照して説明する。図３は、本発明の第２の実施
の形態の半導体集積回路のブロック図、図４は、図３の
ヒューズ９Ａ，９Ｂ，９Ｃ，９Ｄを含むセレクト回路４
Ｅ，４Ｆ，４Ｇ，４Ｈの基本構成回路図を示す。図３に
おける符号が図１と同じものは、図１と同じものを示し
ている。
【００４４】図３に示すごとく、前記第１の実施の形態
の図１に対し、第２のテストモード回路１６および図４
に示すごとく、トランスファートランジスタ１８Ａ，１
８Ｂ，１８Ｃ，１８Ｄを追加した構成を有していること
を特徴としている。
の図１に対し、第２のテストモード回路１６および図４
に示すごとく、トランスファートランジスタ１８Ａ，１
８Ｂ，１８Ｃ，１８Ｄを追加した構成を有していること
を特徴としている。
【００４５】本発明の第２の実施の形態では、上記構成
を有することにより、前記第１の実施の形態における所
望の配線経路に対する最適な配線付加容量の組み合わせ
の評価およびその結果に基づくヒューズカットによる最
適な配線付加容量の実現を可能にする機能に加え、さら
に図３に示すごとく第１の実施の形態とは異なるテスト
モードエントリーにより、第２のテストモード回路１６
を動作させ、出力１７ａ，１７ｂ，１７ｃ，１７ｄを”
ＬＯＷ”から”ＨＩＧＨ”とすることで、図４に示す出
力１７ａ，１７ｂ，１７ｃ，１７ｄがゲートに接続され
たトランスファートランジスタ１８Ａ，１８Ｂ，１８
Ｃ，１８Ｄは”ＯＮ”する。
を有することにより、前記第１の実施の形態における所
望の配線経路に対する最適な配線付加容量の組み合わせ
の評価およびその結果に基づくヒューズカットによる最
適な配線付加容量の実現を可能にする機能に加え、さら
に図３に示すごとく第１の実施の形態とは異なるテスト
モードエントリーにより、第２のテストモード回路１６
を動作させ、出力１７ａ，１７ｂ，１７ｃ，１７ｄを”
ＬＯＷ”から”ＨＩＧＨ”とすることで、図４に示す出
力１７ａ，１７ｂ，１７ｃ，１７ｄがゲートに接続され
たトランスファートランジスタ１８Ａ，１８Ｂ，１８
Ｃ，１８Ｄは”ＯＮ”する。
【００４６】これにより、ヒューズ９Ａ，９Ｂ，９Ｃ，
９Ｄがカットされている事に関わらず、セレクタ回路の
入力１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、”ＨＩＧＨ”
となり、セレクタ回路Ａ，Ｂの出力１５Ａ，１５Ｂは”
ＬＯＷ”、セレクタ回路Ｃ，Ｄの出力１５Ｃ，１５Ｄ
は”ＨＩＧＨ”に固定される。
９Ｄがカットされている事に関わらず、セレクタ回路の
入力１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、”ＨＩＧＨ”
となり、セレクタ回路Ａ，Ｂの出力１５Ａ，１５Ｂは”
ＬＯＷ”、セレクタ回路Ｃ，Ｄの出力１５Ｃ，１５Ｄ
は”ＨＩＧＨ”に固定される。
【００４７】以上のような動作により前記第１の実施の
形態におけるいずれのセレクタ回路のヒューズもカット
されていない初期状態と同じ環境を作ることが可能であ
る。ここで、上記、ヒューズカット前と同様な状況を維
持し、前記第１の実施の形態の動作と同様に、第１のテ
ストモード回路５を用い、所望の配線経路に対する最適
な配線付加容量の組み合わせの評価を実施する事によ
り、ヒューズカット後においても、改めて所望の配線経
路に対する最適な配線付加容量の組み合わせの評価が可
能となる。
形態におけるいずれのセレクタ回路のヒューズもカット
されていない初期状態と同じ環境を作ることが可能であ
る。ここで、上記、ヒューズカット前と同様な状況を維
持し、前記第１の実施の形態の動作と同様に、第１のテ
ストモード回路５を用い、所望の配線経路に対する最適
な配線付加容量の組み合わせの評価を実施する事によ
り、ヒューズカット後においても、改めて所望の配線経
路に対する最適な配線付加容量の組み合わせの評価が可
能となる。
【００４８】これは、例えばヒューズカット前の半導体
製品がウェハー状態で、その時点で所望の配線経路の付
加容量の最適化評価を実施しヒューズカットした後、プ
ラスチックモールド等のパッケージに封入された場合、
封入後の半導体チップ上の付加容量がウェハー状態での
容量値に対し変化し封入後の所望の配線経路の最適化が
ずれることがあっても、本第２の実施の形態では、ヒュ
ーズカット前後の最適化に差が生じているかの確認が可
能となり、ヒューズカット前後での最適化のずれを補正
でき、半導体製品の最終形態での最適化を可能とするこ
とができる。
製品がウェハー状態で、その時点で所望の配線経路の付
加容量の最適化評価を実施しヒューズカットした後、プ
ラスチックモールド等のパッケージに封入された場合、
封入後の半導体チップ上の付加容量がウェハー状態での
容量値に対し変化し封入後の所望の配線経路の最適化が
ずれることがあっても、本第２の実施の形態では、ヒュ
ーズカット前後の最適化に差が生じているかの確認が可
能となり、ヒューズカット前後での最適化のずれを補正
でき、半導体製品の最終形態での最適化を可能とするこ
とができる。
【００４９】
【発明の効果】以上、説明したように、本発明では、テ
ストモードおよび外部アドレスを用いることにより所望
の配線経路に対し、事前に設計段階で付加された容量に
対し、さらに容量を付加させたり、はずしたりする事に
よりそれぞれの組み合わせで電気的特性評価が可能とな
り、個々の組み合わせのうち最適な特性を得られるもの
を選ぶことができ、この最適な組み合わせに相当するア
ドレスに対応してヒューズを切断することにより、通常
動作時に、所望の配線経路に対し、最適な付加容量を設
定することが可能となる効果を得ることができる。
ストモードおよび外部アドレスを用いることにより所望
の配線経路に対し、事前に設計段階で付加された容量に
対し、さらに容量を付加させたり、はずしたりする事に
よりそれぞれの組み合わせで電気的特性評価が可能とな
り、個々の組み合わせのうち最適な特性を得られるもの
を選ぶことができ、この最適な組み合わせに相当するア
ドレスに対応してヒューズを切断することにより、通常
動作時に、所望の配線経路に対し、最適な付加容量を設
定することが可能となる効果を得ることができる。
【００５０】また、本発明は、上記効果を例えばウエハ
ー上に製造される各半導体チップひとつひとつに対して
適用することで各半導体チップの製造上の配線長のばら
つきや配線容量および半導体製品のレイアウト上の配線
長のばらつきや配線容量を考慮した形での遅延時間の最
適化ができる効果を得ることができる。
ー上に製造される各半導体チップひとつひとつに対して
適用することで各半導体チップの製造上の配線長のばら
つきや配線容量および半導体製品のレイアウト上の配線
長のばらつきや配線容量を考慮した形での遅延時間の最
適化ができる効果を得ることができる。
【図１】本発明の第１の実施の形態の半導体集積回路の
ブロック図である。
ブロック図である。
【図２】図１のセレクト回路の基本構成回路図である。
【図３】本発明の第２の実施の形態の半導体集積回路の
ブロック図である。
ブロック図である。
【図４】図３のセレクト回路の基本構成回路図を示す。
【図５】従来の遅延時間調整回路を有する半導体集積回
路のブロック図である。
路のブロック図である。
【図６】図５の半導体集積回路の平面図である。
１ 配線経路 ２Ａ〜２Ｄ 調整用容量 ３Ａ〜３Ｄ 第１のトランジスタ ４Ａ〜４Ｈ セレクト回路 ５ 第１のテストモード回路 ５ａ，５ｂ 信号 ６Ａ０〜６Ａ３ アドレスラッチ回路 ７Ａ〜７Ｄ 第２のトランジスタ ８Ａ〜８Ｄ 第３のトランジスタ ９Ａ〜９Ｄ，２２ ヒューズ １０ 第６のトランジスタ １１ 第４のトランジスタ １２ 第５のトランジスタ １３ インバータ １４ａ〜１４ｄ 入力 １５ａ〜１５ｄ，１７ａ〜１７ｄ 出力 １６ 第２のテストモード回路 １８Ａ〜１８Ｄ トランスファートランジスタ １９Ａ〜１９Ｄ クロックドライバ回路 ２０Ａ〜２０Ｆ フリップフロップ ２１Ａ〜２１Ｄ 遅延時間調整回路 ２３ ＮＰＮトランジスタ Ａ０〜Ａ３ 外部アドレス ６Ａ０〜６Ａ３ アドレスラッチ回路 ＣＫ クロック信号 Ｔｃｋ 入力端子
Claims (9)
- 【請求項１】 遅延時間を調整する配線経路に対する複
数の調整用容量と、該調整用容量の各々に接続されそれ
らを切り分けるための複数の第１のトランジスタと、該
第１のトランジスタの各々のゲートに電位を与えて、前
記調整用容量を切り分けるためのセレクト回路と、外部
アドレスと、該外部アドレスをそれぞれラッチするため
のアドレスラッチ回路と、該アドレスラッチ回路にその
ゲートが接続され前記外部アドレスにより前記調整用容
量を切り分けるための第２のトランジスタと、そのソー
スとドレインがそれぞれ前記第２のトランジスタのドレ
インと前記セレクト回路に接続され、テストモードと通
常モードとを切り分けるための第３のトランジスタと、
前記第３のトランジスタのゲートと前記アドレスラッチ
回路に接続されテストモードを感知する第１のテストモ
ード回路とを有することを特徴とする半導体集積回路。 - 【請求項２】 前記セレクト回路は、Ｐ―ｃｈ型の第４
のトランジスタとＮ―ｃｈ型の第５のトランジスタで構
成されたインバータと、該インバータの出力と入力にそ
のゲートとドレインがそれぞれ接続されたＮ―ｃｈ型の
第６のトランジスタと、前記インバータの入力に接続さ
れたヒューズとから構成されたことを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】 前記セレクト回路は、Ｐ―ｃｈ型の第４
のトランジスタとＮ―ｃｈ型の第５のトランジスタで構
成されたインバータと、該インバータの出力と入力にそ
のゲートとドレインがそれぞれ接続されたＮ―ｃｈ型の
第６のトランジスタと、前記インバータの入力に接続さ
れたヒューズとから構成された少なくとも一組の回路
と、該一組の回路の前記インバータにさらに他のインバ
ータを接続した少なくとも一組の回路とから構成された
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 遅延時間を調整する配線経路に対する複
数の調整用容量と、該調整用容量の各々に接続されそれ
らをを切り分けるための複数の第１のトランジスタと、
該第１のトランジスタの各々のゲートに電位を与えて、
前記調整用容量を切り分けるためのセレクト回路と、外
部アドレスと、該外部アドレスをそれぞれラッチするた
めのアドレスラッチ回路と、該アドレスラッチ回路にそ
のゲートが接続され前記外部アドレスにより前記調整用
容量を切り分けるための第２のトランジスタと、そのソ
ースとドレインがそれぞれ前記第２のトランジスタのド
レインと前記セレクト回路に接続され、テストモードと
通常モードとを切り分けるための第３のトランジスタ
と、前記第３のトランジスタのゲートと前記アドレスラ
ッチ回路に接続されテストモードを感知する第１のテス
トモード回路と、前記セレクト回路に接続された第２の
テストモード回路とを有することを特徴とする半導体集
積回路。 - 【請求項５】 前記セレクト回路は、Ｐ―ｃｈ型の第４
のトランジスタとＮ―ｃｈ型の第５のトランジスタで構
成されたインバータと、該インバータの出力と入力にそ
のゲートとドレインがそれぞれ接続されたＮ―ｃｈ型の
第６のトランジスタと、前記インバータの入力に接続さ
れたヒューズと、該ヒューズの両端にそのドレインとソ
ースが接続されたＮ―ｃｈ型の第７のトランジスタとか
ら構成されたことを特徴とする請求項４記載の半導体集
積回路。 - 【請求項６】 前記セレクト回路は、Ｐ―ｃｈ型の第４
のトランジスタとＮ―ｃｈ型の第５のトランジスタで構
成されたインバータと、該インバータの出力と入力にそ
のゲートとドレインがそれぞれ接続されたＮ―ｃｈ型の
第６のトランジスタと、前記インバータの入力に接続さ
れたヒューズと、該ヒューズの両端にそのドレインとソ
ースが接続されたＮ―ｃｈ型の第７のトランジスタとか
ら構成された少なくとも一組の回路と、該一組の回路の
前記インバータにさらに他のインバータを接続した少な
くとも一組の回路とから構成されたことを特徴とする請
求項４記載の半導体集積回路。 - 【請求項７】 前記第２のテストモード回路は、前記第
７のトランジスタのゲートに接続された請求項４，５ま
たは６記載の半導体集積回路。 - 【請求項８】 遅延時間を調整する配線経路に対する複
数の調整用容量と、該調整用容量の各々に接続されそれ
らを切り分けるための複数の第１のトランジスタと、該
第１のトランジスタの各々のゲートに電位を与えて、前
記調整用容量を切り分けるためのセレクト回路と、内部
発生アドレスと、該内部発生アドレスをそれぞれラッチ
するためのアドレスラッチ回路と、該アドレスラッチ回
路にそのゲートが接続され前記内部発生アドレスにより
前記調整用容量を切り分けるための第２のトランジスタ
と、そのソースとドレインがそれぞれ前記第２のトラン
ジスタのドレインと前記セレクト回路に接続され、テス
トモードと通常モードとを切り分けるための第３のトラ
ンジスタと、前記第３のトランジスタのゲートと前記ア
ドレスラッチ回路に接続されテストモードを感知する第
１のテストモード回路とを有することを特徴とする半導
体集積回路。 - 【請求項９】 遅延時間を調整する配線経路に対する複
数の調整用容量と、該調整用容量の各々に接続されそれ
らをを切り分けるための複数の第１のトランジスタと、
該第１のトランジスタの各々のゲートに電位を与えて、
前記調整用容量を切り分けるためのセレクト回路と、内
部発生アドレスと、該内部発生アドレスをそれぞれラッ
チするためのアドレスラッチ回路と、該アドレスラッチ
回路にそのゲートが接続され前記外部アドレスにより前
記調整用容量を切り分けるための第２のトランジスタ
と、そのソースとドレインがそれぞれ前記第２のトラン
ジスタのドレインと前記セレクト回路に接続され、テス
トモードと通常モードとを切り分けるための第３のトラ
ンジスタと、前記第３のトランジスタのゲートと前記ア
ドレスラッチ回路に接続されテストモードを感知する第
１のテストモード回路、前記セレクト回路に接続された
第２のテストモード回路とを有することを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204842A JP3109593B2 (ja) | 1998-07-21 | 1998-07-21 | 半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204842A JP3109593B2 (ja) | 1998-07-21 | 1998-07-21 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000039465A JP2000039465A (ja) | 2000-02-08 |
| JP3109593B2 true JP3109593B2 (ja) | 2000-11-20 |
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ID=16497305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10204842A Expired - Fee Related JP3109593B2 (ja) | 1998-07-21 | 1998-07-21 | 半導体集積回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3109593B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537196U (ja) * | 1991-10-23 | 1993-05-21 | 株式会社イナツクス | 空気シヤワー装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332897A (ja) * | 2005-05-24 | 2006-12-07 | Renesas Technology Corp | 半導体集積回路 |
-
1998
- 1998-07-21 JP JP10204842A patent/JP3109593B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537196U (ja) * | 1991-10-23 | 1993-05-21 | 株式会社イナツクス | 空気シヤワー装置 |
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| JP2000039465A (ja) | 2000-02-08 |
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