JP3106593B2 - Differential amplifier circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタで構成された差動増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier comprising MOS field effect transistors.
【０００２】[0002]
【従来の技術】図３は従来の差動増幅回路を示す回路図
である。負荷素子３はその一端が電源ＶDDに接続されて
いる。ＮチャネルＭＯＳ型電界効果トランジスタ（以
下、ＮｃｈＭＯＳＦＥＴという）Ｑ1 はそのドレインが
負荷素子３の他端に接続され、そのゲートが第１の入力
端子（電位ＶA）に接続され、そのソースが節点２に接
続されている。負荷素子４は電源ＶDDと出力端子ＯＵＴ
との間に接続されている。ＮｃｈＭＯＳＦＥＴＱ2 はそ
のドレインが出力端子ＯＵＴに接続され、そのゲートが
第２の入力端子（電位ＶB ）に接続され、そのソースが
節点２に接続されている。ＰチャネルＭＯＳ型電界効果
トランジスタ（以下、ＰｃｈＭＯＳＦＥＴという）Ｑ3
はそのソースが電源ＶDDに接続され、そのゲートがスタ
ンバイ信号の入力端子ＳＴＢに接続され、そのドレイン
が出力端子ＯＵＴに接続されている。定電流源５は節点
２と接地ＧＮＤとの間に接続されている。なお、負荷素
子３と負荷素子４及びＮｃｈＭＯＳＦＥＴＱ1 とＮｃｈ
ＭＯＳＦＥＴＱ2 は夫々等価な特性を有している。2. Description of the Related Art FIG. 3 is a circuit diagram showing a conventional differential amplifier circuit. One end of the load element 3 is connected to the power supply VDD . N-channel MOS field effect transistor (hereinafter, NchMOSFET referred) Q 1 is a drain connected to the other end of the load element 3, a gate connected to a first input terminal (potential V A), the source node 2 are connected. The load element 4 has a power supply V DD and an output terminal OUT.
Is connected between. The Nch MOSFET Q 2 has a drain connected to the output terminal OUT, a gate connected to the second input terminal (potential V B ), and a source connected to the node 2. P-channel MOS field effect transistor (hereinafter referred to as PchMOSFET) Q 3
Has its source connected to the power supply VDD , its gate connected to the input terminal STB of the standby signal, and its drain connected to the output terminal OUT. The constant current source 5 is connected between the node 2 and the ground GND. Note that the load element 3 and the load element 4 and NchMOSFETQ 1 Nch
MOSFET Q 2 has a respective characteristics equivalent.
【０００３】このように構成される差動増幅回路におい
ては、通常動作時、即ちスタンバイ信号に基づいて電流
カット用のＰｃｈＭＯＳＦＥＴＱ3 がオフ状態であると
きに、第１の入力端子の電位ＶA 及び第２の入力端子の
電位ＶB に基づいて、出力端子ＯＵＴに所定の出力信号
が出力される。[0003] In the differential amplifier circuit configured in this way, during normal operation, i.e. when PchMOSFETQ 3 for current cut on the basis of the standby signal is off, the potential V A and the first input terminal based on the potential V B at the second input terminal, a predetermined output signal is output to the output terminal OUT.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述し
た従来の差動増幅回路においては、通常動作時にＰｃｈ
ＭＯＳＦＥＴＱ3 のドレインから出力端子ＯＵＴに拡散
層リーク電流が流れ込む。一方、ＮｃｈＭＯＳＦＥＴＱ
2 に流れるドレイン電流はそのゲート電圧により決定さ
れるので変化しない。このため、負荷素子４に流れる電
流が減少する。そこで、負荷素子４に負荷素子３と等し
い電流を流すには、ＮｃｈＭＯＳＦＥＴＱ2 のゲート電
圧を低くしなければならい。この場合、入力オフセット
が生じ、差動増幅回路が誤動作するという問題点があ
る。However, in the conventional differential amplifier circuit described above, the Pch
Diffusion layer leakage current flows from the drain of the MOSFET Q 3 to the output terminal OUT. On the other hand, NchMOSFETQ
The drain current flowing through 2 does not change because it is determined by its gate voltage. Therefore, the current flowing through the load element 4 decreases. Therefore, the flow current equal to the load device 3 to the load element 4 is not necessary to lower the gate voltage of NchMOSFETQ 2. In this case, there is a problem that an input offset occurs and the differential amplifier circuit malfunctions.
【０００５】例えば、図３において、ＰｃｈＭＯＳＦＥ
ＴＱ3 のドレインから出力端子ＯＵＴに０．１μＡの拡
散層リーク電流Ｉ3 が流れ込むことを考慮し、高温で定
電流源５の駆動能力が低いときに定電流源５に流れる電
流を２μＡとし、負荷素子３，４の負荷を１．５ＭΩと
すると、ＮｃｈＭＯＳＦＥＴＱ1 のドレインと出力端子
ＯＵＴとを同電位にするには、約１０ｍＶの入力オフセ
ットが生じ、差動増幅回路が誤動作を起こす原因になっ
ている。For example, in FIG. 3, a PchMOSFE
Considering that a diffusion layer leakage current I 3 of 0.1 μA flows from the drain of TQ 3 to the output terminal OUT, the current flowing in the constant current source 5 when the driving capability of the constant current source 5 is low at high temperature is 2 μA, When the load of the load device 3, 4 and 1.5 M.OMEGA, to the output terminal OUT and the drain of NchMOSFETQ 1 at the same potential, resulting input offset of about 10 mV, causing the differential amplifier circuit malfunction ing.
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、スタンバイ動作を行うために設けられたＭ
ＯＳ型電界効果トランジスタを構成する第１の拡散層の
拡散層リーク電流による誤動作を防止することができる
差動増幅回路を提供することを目的とする。The present invention has been made in view of such a problem, and has been made in consideration of the problem that an M-mode is provided for performing a standby operation.
An object of the present invention is to provide a differential amplifier circuit capable of preventing a malfunction caused by a diffusion layer leak current of a first diffusion layer constituting an OS type field effect transistor .
【０００７】[0007]
【課題を解決するための手段】本発明に係る差動増幅回
路は、第１の電源と第１の節点との間に接続された第１
の負荷素子と、ドレインが前記第１の節点に接続されゲ
ートが第１の入力端子に接続されソースが第２の節点に
接続された第１導電型の第１のＭＯＳ型電界効果トラン
ジスタと、前記第１の電源と出力端子との間に接続され
た第２の負荷素子と、ドレインが前記出力端子に接続さ
れゲートが第２の入力端子に接続されソースが前記第２
の節点に接続された第１導電型の第２のＭＯＳ型電界効
果トランジスタと、前記出力端子に接続された第１の拡
散層と、前記第１の節点に接続された第２の拡散層と、
前記第２の節点と第２の電源との間に接続された定電流
源とを有することを特徴とする。A differential amplifier circuit according to the present invention includes a first amplifier connected between a first power supply and a first node.
A first conductivity type first MOS field effect transistor having a drain connected to the first node, a gate connected to the first input terminal, and a source connected to the second node; A second load element connected between the first power supply and an output terminal; a drain connected to the output terminal; a gate connected to the second input terminal;
A second MOS field-effect transistor of the first conductivity type connected to the first node, a first diffusion layer connected to the output terminal, and a second diffusion layer connected to the first node. ,
A constant current source connected between the second node and a second power supply.
【０００８】[0008]
【作用】本発明においては、第１及び第２の負荷素子、
第１及び第２のＭＯＳＦＥＴ及び定電流源により差動増
幅回路が構成されており、第１の入力端子の電位及び第
２の入力端子の電位に基づいて出力端子に所定の出力信
号が出力される。ここで、電流カット用のＭＯＳＦＥＴ
を前記出力端子に接続した場合、通常動作時に前記電流
カット用のＭＯＳＦＥＴがオフ状態であっても、そのド
レイン領域をなす第１の拡散層から前記出力端子に拡散
層リーク電流が流れ込む。そこで、第１の拡散層と等価
な特性を有する第２の拡散層を前記第１の節点に接続す
る。これにより、前記第２の拡散層から前記第１の節点
に拡散層リーク電流が流れ込むので、前記第１の節点の
電位と前記出力端子の電位とが等しくなる。従って、入
力オフセットの発生を防止することができ、拡散層リー
ク電流による誤動作を防止することができる。According to the present invention, first and second load elements are provided.
A differential amplifier circuit is configured by the first and second MOSFETs and the constant current source, and a predetermined output signal is output to the output terminal based on the potential of the first input terminal and the potential of the second input terminal. You. Here, MOSFET for current cut
Is connected to the output terminal, a diffusion layer leak current flows from the first diffusion layer forming the drain region to the output terminal even when the current cutting MOSFET is off in a normal operation. Therefore, a second diffusion layer having characteristics equivalent to the first diffusion layer is connected to the first node. Thereby, a diffusion layer leak current flows from the second diffusion layer to the first node, so that the potential of the first node is equal to the potential of the output terminal. Therefore, occurrence of input offset can be prevented, and malfunction due to diffusion layer leak current can be prevented.
【０００９】[0009]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
【００１０】図１は本発明の第１の実施例に係る差動増
幅回路を示す回路図である。負荷素子３は電源ＶDDと節
点１との間に接続されている。ＮｃｈＭＯＳＦＥＴＱ1
はそのドレインが節点１に接続され、そのゲートが第１
の入力端子（電位ＶA ）に接続され、そのソースが節点
２に接続されている。負荷素子４は電源ＶDDと出力端子
ＯＵＴとの間に接続されている。ＮｃｈＭＯＳＦＥＴＱ
2 はそのドレインが出力端子ＯＵＴに接続され、そのゲ
ートが第２の入力端子（電位ＶB ）に接続され、そのソ
ースが節点２に接続されている。ＰｃｈＭＯＳＦＥＴＱ
3 はそのソースが電源ＶDDに接続され、そのゲートがス
タンバイ信号の入力端子ＳＴＢに接続され、そのドレイ
ンが出力端子ＯＵＴに接続されている。ＰｃｈＭＯＳＦ
ＥＴＱ4はそのソースが電源ＶDDに接続され、そのゲー
トがスタンバイ信号の入力端子ＳＴＢに接続され、その
ドレインが節点１に接続されている。ＮｃｈＭＯＳＦＥ
ＴＱ5 はそのソースが接地ＧＮＤに接続され、そのゲー
トが第３の入力端子（電位ＶC ）に接続され、そのドレ
インが節点２に接続されている。なお、ＮｃｈＭＯＳＦ
ＥＴＱ5 は電位ＶC に基づいて飽和領域で駆動する定電
流源である。また、負荷素子３と負荷素子４、ＮｃｈＭ
ＯＳＦＥＴＱ1 とＮｃｈＭＯＳＦＥＴＱ2 及びＰｃｈＭ
ＯＳＦＥＴＱ3 とＰｃｈＭＯＳＦＥＴＱ4 は夫々等価な
特性を有している。FIG. 1 is a circuit diagram showing a differential amplifier circuit according to a first embodiment of the present invention. The load element 3 is connected between the power supply V DD and the node 1. NchMOSFETQ 1
Has its drain connected to node 1 and its gate
Is connected to the input terminal (potential V A), its source is connected to the node 2. The load element 4 is connected between the power supply VDD and the output terminal OUT. NchMOSFETQ
2 has a drain connected to the output terminal OUT, a gate connected to the second input terminal (potential V B ), and a source connected to the node 2. PchMOSFETQ
Reference numeral 3 has a source connected to the power supply V DD , a gate connected to the input terminal STB of the standby signal, and a drain connected to the output terminal OUT. PchMOSF
ETQ 4 has a source connected to the power supply V DD , a gate connected to the standby signal input terminal STB, and a drain connected to the node 1. NchMOSFE
TQ 5 has its source connected to ground GND, its gate connected to the third input terminal (potential V C ), and its drain connected to node 2. Note that NchMOSF
ETQ 5 is a constant current source driven in a saturation region based on the potential V C. Also, the load elements 3 and 4, NchM
OSFETQ 1 and NchMOSFETQ 2 and PchM
OSFETQ 3 and PchMOSFETQ 4 has a respective characteristics equivalent.
【００１１】このように構成される差動増幅回路におい
ては、通常動作時、即ちスタンバイ信号に基づいて電流
カット用のＰｃｈＭＯＳＦＥＴＱ3 がオフ状態であると
きに、第１の入力端子の電位ＶA 及び第２の入力端子の
電位ＶB に基づいて、出力端子ＯＵＴに所定の出力信号
が出力される。[0011] In the differential amplifier circuit configured in this way, during normal operation, i.e. when PchMOSFETQ 3 for current cut on the basis of the standby signal is off, the potential V A and the first input terminal based on the potential V B at the second input terminal, a predetermined output signal is output to the output terminal OUT.
【００１２】本実施例においては、ＰｃｈＭＯＳＦＥＴ
Ｑ3 のドレイン領域（第１の拡散層）から出力端子ＯＵ
Ｔに流れ込む拡散層リーク電流をＩ3 とすると、Ｐｃｈ
ＭＯＳＦＥＴＱ3 と対称的にこれと全く等価な特性を有
するＰｃｈＭＯＳＦＥＴＱ4を接続することにより、Ｐ
ｃｈＭＯＳＦＥＴＱ4 のドレイン領域（第２の拡散層）
から節点１に流れ込む拡散層リーク電流Ｉ4 は拡散層リ
ーク電流Ｉ3 と等しくなる。このため、ＮｃｈＭＯＳＦ
ＥＴＱ1 ，Ｑ2 のゲートの電位ＶA ，ＶB を等しくする
と、夫々のドレイン電流Ｉ1 ，Ｉ2 は等しくなる。しか
も、負荷素子３，４は等価な特性を有しているため、負
荷素子３，４に流れる電流Ｉ3 −Ｉ2 及びＩ4 −Ｉ1 は
等しくなり、節点１の電位と出力端子ＯＵＴの電位とが
等しくなる。これにより、入力オフセットの発生を防止
することができ、拡散層リーク電流による誤動作を防止
することができる。In this embodiment, a Pch MOSFET
Drain region of the Q 3 output terminal OU (first diffusion layer)
Assuming that the diffusion layer leakage current flowing into T is I 3 , Pch
By the MOSFET Q 3 and symmetrically connecting PchMOSFETQ 4 having exactly equivalent characteristics thereto, P
drain region of chMOSFETQ 4 (second diffusion layer)
The diffusion layer leakage current I 4 flowing into the node 1 from the node becomes equal to the diffusion layer leakage current I 3 . Therefore, the NchMOSF
When the potentials V A , V B of the gates of ETQ 1 , Q 2 are made equal, the respective drain currents I 1 , I 2 become equal. In addition, since the load elements 3 and 4 have equivalent characteristics, the currents I 3 -I 2 and I 4 -I 1 flowing in the load elements 3 and 4 are equal, and the potential of the node 1 and the output terminal OUT are equal. The potential becomes equal. As a result, occurrence of an input offset can be prevented, and malfunction due to a diffusion layer leak current can be prevented.
【００１３】図２は本発明の第２の実施例に係る差動増
幅回路を示す平面図である。なお、本実施例は第１の実
施例におけるＰｃｈＭＯＳＦＥＴＱ4 をＰ型半導体領域
６に置き換えてレイアウトしたものであるので、図１に
対応して説明する。負荷素子３としての抵抗７及び負荷
素子４としての抵抗８は、夫々電源ＶDDと節点１及び出
力端子ＯＵＴとの間に接続されている。ＮｃｈＭＯＳＦ
ＥＴＱ1 ，Ｑ2 を構成するＮ型半導体領域１０は節点１
及び出力端子ＯＵＴと節点２との間に共通接続されてお
り、このＮ型半導体領域１０上に設けられたＮｃｈＭＯ
ＳＦＥＴＱ1 ，Ｑ2 のゲートには夫々電位ＶA ，ＶB が
印加される。ＰｃｈＭＯＳＦＥＴＱ3 を構成するＰ型半
導体領域９は電源ＶDDと出力端子ＯＵＴとの間に接続さ
れており、このＰ型半導体領域９上に設けられたゲート
は入力端子ＳＴＢに接続されている。Ｐ型半導体領域６
は節点１に接続されている。ＮｃｈＭＯＳＦＥＴＱ5 を
構成するＮ型半導体領域１１は節点２と接地ＧＮＤとの
間に接続されており、このＮ型半導体領域１１上に設け
られたＮｃｈＭＯＳＦＥＴＱ5 のゲートには電位ＶC が
印加されている。この場合、Ｐ型半導体領域６とＰ型半
導体領域９のドレイン領域とは等価な特性を有してお
り、Ｎ型半導体領域１０の２つのドレイン領域は等価な
特性を有している。FIG. 2 is a plan view showing a differential amplifier circuit according to a second embodiment of the present invention. Note that this embodiment therefore is obtained by layout substituting PchMOSFETQ 4 in the first embodiment to the P-type semiconductor region 6, will be described in correspondence with Fig. The resistor 7 as the load element 3 and the resistor 8 as the load element 4 are connected between the power supply VDD and the node 1 and the output terminal OUT, respectively. NchMOSF
The N-type semiconductor region 10 constituting the ETQ 1 and Q 2 has a node 1
And an output terminal OUT and the node 2 are commonly connected to each other.
Potentials V A and V B are applied to the gates of the SFETs Q 1 and Q 2 , respectively. P-type semiconductor region 9 constituting the PchMOSFETQ 3 is connected between the power supply V DD and the output terminal OUT, and a gate provided on the P-type semiconductor region 9 is connected to an input terminal STB. P-type semiconductor region 6
Is connected to node 1. The N-type semiconductor region 11 constituting the N-channel MOSFET Q 5 is connected between the node 2 and the ground GND, and the potential V C is applied to the gate of the N-channel MOSFET Q 5 provided on the N-type semiconductor region 11. . In this case, the P-type semiconductor region 6 and the drain region of the P-type semiconductor region 9 have equivalent characteristics, and the two drain regions of the N-type semiconductor region 10 have equivalent characteristics.
【００１４】本実施例によれば、第１の実施例と同様
に、Ｐ型半導体領域６から節点１に流れ込む拡散層リー
ク電流と、Ｐ型半導体領域９のドレイン領域から出力端
子ＯＵＴに流れ込む拡散層リーク電流とを等しくするこ
とにより、入力オフセットの発生を防止することがで
き、拡散層リーク電流による誤動作を防止することがで
きる。According to the present embodiment, similarly to the first embodiment, the diffusion layer leak current flowing from the P-type semiconductor region 6 to the node 1 and the diffusion current flowing from the drain region of the P-type semiconductor region 9 to the output terminal OUT. By making the layer leakage current equal, the occurrence of input offset can be prevented, and malfunction due to the diffusion layer leakage current can be prevented.
【００１５】[0015]
【発明の効果】以上説明したように本発明によれば、差
動対の負荷回路に並列に、夫々前記第１の拡散層及び前
記第１の拡散層と等価なリーク電流特性を有する第２の
拡散層を設け、スタンバイ動作を行う第１の拡散層で構
成されるＭＯＳ型電界トランジスタの第１の拡散層から
流れる拡散層リーク電流と第２の拡散層から流れる拡散
層リーク電流を等しくするから、入力オフセットの発生
を防止することができ、拡散層リーク電流による誤動作
を防止することができる。As described above, according to the present invention, the difference
In parallel with the load circuit of the dynamic pair, the first diffusion layer and the
A second diffusion layer having a leakage current characteristic equivalent to that of the first diffusion layer;
A diffusion layer is provided, and the first diffusion layer performing a standby operation is configured.
Since the diffusion layer leakage current flowing from the first diffusion layer and the diffusion layer leakage current flowing from the second diffusion layer of the formed MOS type electric field transistor are made equal, the occurrence of input offset can be prevented, and the diffusion layer leakage current can be reduced. Malfunction due to current can be prevented.
【図１】本発明の第１の実施例に係る差動増幅回路を示
す回路図である。FIG. 1 is a circuit diagram showing a differential amplifier circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係る差動増幅回路を示
す平面図である。FIG. 2 is a plan view illustrating a differential amplifier circuit according to a second embodiment of the present invention.
【図３】従来の差動増幅回路を示す回路図である。FIG. 3 is a circuit diagram showing a conventional differential amplifier circuit.
１，２；節点 ３，４；負荷素子 ５；定電流源 ６，９；Ｐ型半導体領域 ７，８；抵抗 １０，１１；Ｎ型半導体領域 Ｑ1 ，Ｑ2 ，Ｑ5 ；ＮｃｈＭＯＳＦＥＴ Ｑ3 ，Ｑ4 ；ＰｃｈＭＯＳＦＥＴ ＯＵＴ；出力端子1,2; nodal 3,4; load element 5; the constant current source 6, 9; P-type semiconductor regions 7, 8; resistance 10, 11; N-type semiconductor regions Q 1, Q 2, Q 5 ; NchMOSFET Q 3, Q 4 ; PchMOSFET OUT; output terminal
Claims (2)
成されるＭＯＳ型電界トランジスタによりスタンバイ動
作を行う差動増幅回路において、差動対の負荷回路に並
列に、夫々前記第１の拡散層及び前記第１の拡散層と等
価なリーク電流特性を有する第２の拡散層を設け、前記
第１の拡散層から流れる拡散層リーク電流と前記第２の
拡散層から流れる拡散層リーク電流とを等しくすること
を特徴とする差動増幅回路。A first diffusion layer connected to an output terminal;
Standby operation by MOS field-effect transistor formed
In a differential amplifier circuit that performs
In the rows, respectively, the first diffusion layer and the first diffusion layer
Providing a second diffusion layer having a valuable leak current characteristic,
The diffusion layer leakage current flowing from the first diffusion layer and the second
A differential amplifier circuit for equalizing a diffusion layer leakage current flowing from a diffusion layer .
が第１の入力端子に接続されソースが第２の節点に接続
された第１導電型の第１のＭＯＳ型電界効果トランジス
タと、ドレインが出力端子に接続されゲートが第２の入
力端子に接続されソースが前記第２の節点に接続された
第１導電型の第２のＭＯＳ型電界効果トランジスタと、
前記第２の節点と第２の電源との間に接続された定電流
源と、を有し、前記負荷回路は、第１の電源と前記第１
の節点との間に接続された第１の負荷素子と、前記第１
の電源と前記出力端子との間に接続された第２の負荷素
子とを有し、前記第１の拡散層が前記出力端子に接続さ
れ、前記第２の拡散層が前記第１の節点に接続されてい
ることを特徴とする請求項１に記載の差動増幅回路。2. A first conductivity type first MOS field effect transistor having a drain connected to a first node, a gate connected to a first input terminal, and a source connected to a second node, and a drain. Is connected to the output terminal, the gate is connected to the second input terminal, the source is connected to the second node, a second MOS type field effect transistor of the first conductivity type;
A constant current source connected between the second node and a second power source, wherein the load circuit includes a first power source and the first power source.
A first load element connected between the first and second nodes;
And a second load element connected between the power supply and the output terminal, wherein the first diffusion layer is connected to the output terminal, and the second diffusion layer is connected to the first node. The differential amplifier circuit according to claim 1, wherein the differential amplifier circuit is connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03246693A JP3106593B2 (en) | 1991-08-31 | 1991-08-31 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03246693A JP3106593B2 (en) | 1991-08-31 | 1991-08-31 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563461A JPH0563461A (en) | 1993-03-12 |
| JP3106593B2 true JP3106593B2 (en) | 2000-11-06 |
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| Country | Link |
|---|---|
| JP (1) | JP3106593B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472388U (en) * | 1990-10-30 | 1992-06-25 |
-
1991
- 1991-08-31 JP JP03246693A patent/JP3106593B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472388U (en) * | 1990-10-30 | 1992-06-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563461A (en) | 1993-03-12 |
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