JP3311879B2 - Operational amplifier circuit - Google Patents
Operational amplifier circuitInfo
- Publication number
- JP3311879B2 JP3311879B2 JP30896994A JP30896994A JP3311879B2 JP 3311879 B2 JP3311879 B2 JP 3311879B2 JP 30896994 A JP30896994 A JP 30896994A JP 30896994 A JP30896994 A JP 30896994A JP 3311879 B2 JP3311879 B2 JP 3311879B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- transistors
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば半導体集積回
路に適用されるＣＭＯＳ構造の演算増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier having a CMOS structure and applied to, for example, a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図７は、従来の演算増幅回路を示すもの
である。図７において、ゲートが入力端ＩＮ１、ＩＮ２
にそれぞれ接続されたＰチャネルＭＯＳトランジスタ１
１、１２は差動増幅器ＤＦＡを構成している。Ｐチャネ
ルＭＯＳトランジスタ１３は差動増幅器ＤＦＡに定電流
を供給する定電流回路である。ＮチャネルＭＯＳトラン
ジスタ１４、１５からなるカレントミラー回路は差動増
幅器ＤＦＡの負荷ＬＤを構成している。差動増幅器ＤＦ
Ａの出力端に接続されたＮチャネルＭＯＳトランジスタ
１６は反転増幅回路ＩＶＡを構成し、このトランジスタ
１６のドレインには出力端子ＯＵＴ、及びＰチャネルＭ
ＯＳトランジスタ１７が接続されている。このトランジ
スタ１７は前記トランジスタ１６の負荷である。前記ト
ランジスタ１６のドレイン・ゲート間に接続された抵抗
２０とキャパシタ２１は位相補償回路ＰＣを構成してい
る。ＮチャネルＭＯＳトランジスタ２２は演算増幅回路
の出力電流を制限する出力電流制限回路ＣＣであり、こ
のトランジスタ２２のゲートは前記トランジスタ１６の
ソースに接続され、さらに、ゲートとソースの間には抵
抗２３が接続されている。出力端子ＯＵＴからの電流の
流入が無い定常状態において、抵抗２３の電圧降下はト
ランジスタ２２の閾値電圧Ｖthより十分小さくなるよう
に設定されており、このトランジスタ２２のドレイン電
流は殆ど零である。また、ＰチャネルＭＯＳトランジス
タ１８は前記トランジスタ１３、１７とカレントミラー
回路を構成し、このトランジスタ１８には定電流源１９
が接続されている。2. Description of the Related Art FIG. 7 shows a conventional operational amplifier circuit. In FIG. 7, gates are input terminals IN1, IN2.
P-channel MOS transistors 1 respectively connected to
Reference numerals 1 and 12 constitute a differential amplifier DFA. The P-channel MOS transistor 13 is a constant current circuit that supplies a constant current to the differential amplifier DFA. The current mirror circuit including the N-channel MOS transistors 14 and 15 forms a load LD of the differential amplifier DFA. Differential amplifier DF
An N-channel MOS transistor 16 connected to the output terminal of A constitutes an inverting amplifier circuit IVA. The drain of this transistor 16 has an output terminal OUT and a P-channel M transistor.
The OS transistor 17 is connected. This transistor 17 is the load of the transistor 16. The resistor 20 and the capacitor 21 connected between the drain and the gate of the transistor 16 constitute a phase compensation circuit PC. The N-channel MOS transistor 22 is an output current limiting circuit CC for limiting the output current of the operational amplifier circuit. The gate of the transistor 22 is connected to the source of the transistor 16, and a resistor 23 is provided between the gate and the source. It is connected. In a steady state in which no current flows from the output terminal OUT, the voltage drop of the resistor 23 is set to be sufficiently smaller than the threshold voltage Vth of the transistor 22, and the drain current of the transistor 22 is almost zero. The P-channel MOS transistor 18 forms a current mirror circuit with the transistors 13 and 17, and includes a constant current source 19
Is connected.
【０００３】[0003]
【発明が解決しようとする課題】上記構成において、出
力端子ＯＵＴからの電流の流入が無い定常状態における
トランジスタ２２の本来の電流は前述したように零であ
る。しかし、トランジスタのサイズが微細化され、例え
ば１μｍルールにより設計、製造された場合、トランジ
スタ２２のリーク電流が増加する可能性がある。また、
素子の微細化に伴い電源電圧が低電圧化された場合、こ
れに対応してトランジスタの閾値電圧Ｖthも低電圧化さ
れる。すると、本来エンハンスメント形であったＭＯＳ
トランジスタが製造上のばらつきによりディプレッショ
ン型となり、ゲート・ソース間の電圧が０Ｖの時にもド
レイン電流が流れる場合がある。したがって、トランジ
スタ２２は定常状態におけるドレイン電流が無視できな
い大きさになることがある。この場合、差動増幅器ＤＦ
Ａの各トランジスタ１１、１２に流れる電流が異なり、
各トランジスタ１１、１２のゲート・ソース間電圧が異
なってしまう。このため、演算増幅回路の入力オフセッ
ト電圧ＶIOが大きくなるという問題が発生する。In the above configuration, the original current of the transistor 22 in the steady state where no current flows from the output terminal OUT is zero as described above. However, when the size of the transistor is miniaturized and designed and manufactured according to, for example, the 1 μm rule, the leakage current of the transistor 22 may increase. Also,
When the power supply voltage is lowered along with the miniaturization of elements, the threshold voltage Vth of the transistor is also lowered correspondingly. Then, MOS which was originally enhancement type
A transistor may be of a depletion type due to manufacturing variations, and a drain current may flow even when a voltage between a gate and a source is 0V. Therefore, the drain current of the transistor 22 in the steady state may become a magnitude that cannot be ignored. In this case, the differential amplifier DF
The current flowing through each of the transistors 11 and 12 of A is different,
The gate-source voltages of the transistors 11 and 12 are different. This causes a problem that the input offset voltage V IO of the operational amplifier circuit increases.
【０００４】すなわち、図７に示すトランジスタ１３の
ドレインからソースへ流れるドレイン電流をＩ13とし、
トランジスタ２２のドレイン電流をＩ22とし、トランジ
スタ１１、１２、１４、１５のドレイン電流をそれぞれ
Ｉ11、Ｉ12、Ｉ14、Ｉ15とすると、次の関係が成立す
る。[0004] That is, the drain current flowing from the drain of the transistor 13 shown in FIG. 7 to the source and I 13,
Assuming that the drain current of the transistor 22 is I22 and the drain currents of the transistors 11 , 12 , 14 , and 15 are I11, I12, I14, and I15, respectively, the following relationship is established.
【０００５】 Ｉ13＝Ｉ11＋Ｉ12 …（１） Ｉ11＝−Ｉ14＝−Ｉ15 …（２） Ｉ12＝−Ｉ15−Ｉ22 …（３） 次に、トランジスタ１１、１２のゲート・ソース間電圧
をそれぞれＶGS11、ＶGS12とし、トランジスタ１１、１
２の閾値電圧をそれぞれＶthとすると、次式が成立す
る。I 13 = I 11 + I 12 (1) I 11 = −I 14 = −I 15 (2) I 12 = −I 15 −I 22 (3) Next, the gates of the transistors 11 and 12 The source-to-source voltages are V GS11 and V GS12 , respectively.
Assuming that each of the threshold voltages of No. 2 is V th , the following equation is established.
【０００６】 Ｉ11＝Ｋ・（ＶGS11−Ｖth）2 …（４） Ｉ12＝Ｋ・（ＶGS12−Ｖth）2 …（５） 上式（４）（５）において、Ｋはトランジスタ１１、１
２のサイズやプロセスによって規定される比例定数であ
る。これら式（１）〜（５）をまとめると、入力オフセ
ット電圧ＶIOは、 ＶIO＝ＶGS11−ＶGS12 ＝｛（Ｉ13＋Ｉ22）1/2 −（Ｉ13−Ｉ22）1/2 ｝／Ｋ´…（６） ここで、Ｋ´はトランジスタ１１、１２のサイズやプロ
セスによって規定される比例定数である。I 11 = K · (V GS11 −V th ) 2 (4) I 12 = K · (V GS12 −V th ) 2 (5) In the above equations (4) and (5), K is a transistor. 11, 1
2 is a proportionality constant defined by the size and process. To summarize the equations (1) to (5), the input offset voltage V IO is given by: V IO = V GS11 −V GS12 = ｛(I 13 + I 22 ) 1/2 − (I 13 −I 22 ) 1/2 ｝ / K ′ (6) Here, K ′ is a proportional constant defined by the size and process of the transistors 11 and 12.
【０００７】図２に示す特性（Ｂ）は、式（６）におい
て、差動増幅器への供給電流Ｉ13を固定とし、出力電流
制限回路を構成するトランジスタ２２のドレイン電流Ｉ
22を変化した場合の入力オフセット電圧ＶIOを示すもの
である。同図から明らかなように、入力オフセット電圧
ＶIOはトランジスタ２２のドレイン電流Ｉ22が大きくな
るほど大きくなることが分かる。[0007] characteristics shown in FIG. 2 (B), in the formula (6), the drain current I of the transistor 22 which is fixed to the supply current I 13 of the differential amplifier, constituting an output current limiting circuit
It shows the input offset voltage VIO when 22 is changed. As can be seen from the figure, the input offset voltage V IO increases as the drain current I 22 of the transistor 22 increases.
【０００８】図３に示す特性（Ｂ）は、式（６）におい
て、トランジスタ２２のドレイン電流Ｉ22を固定とし、
差動増幅器への供給電流Ｉ13を変化した場合の入力オフ
セット電圧ＶIOを示すものである。同図から明らかなよ
うに、入力オフセット電圧ＶIOは差動増幅器への供給電
流Ｉ13が小さいほど大きくなることが分かる。The characteristic (B) shown in FIG. 3 is obtained by fixing the drain current I 22 of the transistor 22 in the equation (6).
Shows the input offset voltage V IO in the case of changing the supply current I 13 of the differential amplifier. As apparent from the figure, the input offset voltage V IO it can be seen that the larger the supply current I 13 of the differential amplifier is small.
【０００９】一般に、消費電流が少ない演算増幅回路
は、差動増幅器への供給電流も少ない。また、前述した
通り差動増幅器への供給電流が少ない時、入力オフセッ
ト電圧は大きくなる。したがって、消費電流が少ない演
算増幅回路ほど入力オフセット電圧が大きくなることと
なる。In general, an operational amplifier circuit that consumes less current consumes less current supplied to a differential amplifier. As described above, when the current supplied to the differential amplifier is small, the input offset voltage increases. Therefore, the input offset voltage increases as the operational amplifier circuit consumes less current.
【００１０】このように、従来の演算増幅回路は出力電
流制限回路を構成するトランジスタ２２に流れる電流が
製造のばらつきによって大きくなると、入力オフセット
電圧が大きくなり、しかも、この現象は消費電流の少な
い演算増幅回路ほど顕著に現れるという問題を有してい
る。As described above, in the conventional operational amplifying circuit, when the current flowing through the transistor 22 constituting the output current limiting circuit increases due to manufacturing variations, the input offset voltage increases, and this phenomenon is caused by the low operating current. There is a problem that the amplifier circuit appears more prominently.
【００１１】この発明は、上記課題を解決するものであ
り、その目的とするところは、トランジスタの製造ばら
つきが発生した場合や、消費電流が少ない場合において
も、入力オフセット電圧を低減可能な演算増幅回路を提
供しようとするものである。An object of the present invention is to solve the above-described problems, and an object of the present invention is to provide an operational amplifier capable of reducing an input offset voltage even when transistor manufacturing variations occur or current consumption is small. It is intended to provide a circuit.
【００１２】[0012]
【課題を解決するための手段】この発明の演算増幅回路
は、差動増幅器を構成する第１、第２のトランジスタの
各電流通路に接続され、カレントミラー回路を構成する
負荷としての第３、第４のトランジスタと、前記差動増
幅器の出力端としての前記第２、第４のトランジスタの
接続ノードに電流通路の一端が接続され、出力電流を制
限する第５のトランジスタと、前記第１、第３のトラン
ジスタの接続ノードに電流通路の一端が接続され、ゲー
トが前記第５のトランジスタのゲートに接続され、前記
第５のトランジスタと同一サイズの第６のトランジスタ
とを具備している。An operational amplifier circuit according to the present invention is connected to respective current paths of first and second transistors constituting a differential amplifier, and includes a third and a second loads as loads constituting a current mirror circuit. A fourth transistor, one end of a current path connected to a connection node between the second and fourth transistors as an output terminal of the differential amplifier, and a fifth transistor for limiting an output current; One end of the current path is connected to the connection node of the third transistor, and the gate is connected to the gate of the fifth transistor. The sixth transistor has the same size as the fifth transistor.
【００１３】[0013]
【作用】すなわち、第６のトランジスタは第５のトラン
ジスタと同一導電型、同一のサイズとされ、第５のトラ
ンジスタと共に動作し、差動増幅器を構成する第１のト
ランジスタに流れる電流を、第２のトランジスタに流れ
る電流と等しくする。したがって、トランジスタの製造
ばらつきが発生した場合や、消費電流が少ない場合にお
いても、入力オフセット電圧を低減できる。In other words, the sixth transistor has the same conductivity type and the same size as the fifth transistor, operates together with the fifth transistor, and supplies the current flowing through the first transistor constituting the differential amplifier to the second transistor. Current equal to the current flowing through the transistor. Therefore, the input offset voltage can be reduced even when the manufacturing variation of the transistor occurs or the current consumption is small.
【００１４】[0014]
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１に示すＣＭＯＳ構造の演算増幅器に
おいて、ＰチャネルＭＯＳトランジスタ１１、１２は差
動増幅器ＤＦＡを構成している。これらトランジスタ１
１、１２の各ゲートはそれぞれ入力端ＩＮ１、ＩＮ２に
接続され、各ソースはＰチャネルＭＯＳトランジスタ１
３を介して電源ＶDDに接続されている。このトランジス
タ１３は差動増幅器ＤＦＡに定電流を供給する定電流回
路を構成している。前記トランジスタ１１、１２の各ド
レインはＮチャネルＭＯＳトランジスタ１４、１５の各
ドレインに接続され、これらトランジスタ１４、１５の
ゲートは前記トランジスタ１１のドレインに接続されて
いる。これらトランジスタ１４、１５は差動増幅器ＤＦ
Ａの負荷ＬＤとしてのカレントミラー回路を構成し、各
トランジスタ１４、１５のソースは電源ＶSSに接続され
ている。Embodiments of the present invention will be described below with reference to the drawings. In the operational amplifier having the CMOS structure shown in FIG. 1, P-channel MOS transistors 11 and 12 constitute a differential amplifier DFA. These transistors 1
Gates 1 and 12 are connected to input terminals IN1 and IN2, respectively, and each source is a P-channel MOS transistor 1
3 is connected to the power supply VDD . The transistor 13 forms a constant current circuit that supplies a constant current to the differential amplifier DFA. The drains of the transistors 11 and 12 are connected to the drains of N-channel MOS transistors 14 and 15, and the gates of the transistors 14 and 15 are connected to the drain of the transistor 11. These transistors 14 and 15 are connected to a differential amplifier DF
Constitute a current mirror circuit as a load LD of A, the source of each transistor 14 and 15 is connected to the power supply V SS.
【００１５】前記差動増幅器ＤＦＡの出力端、すなわ
ち、前記トランジスタ１２、１５のドレインには反転増
幅回路ＩＶＡを構成するＮチャネルＭＯＳトランジスタ
１６のゲートが接続されている。このトランジスタ１６
のドレインは出力端子ＯＵＴに接続されるとともに、負
荷としてのＰチャネルＭＯＳトランジスタ１７を介して
電源ＶDDに接続されている。このトランジスタ１７と前
記トランジスタ１３のゲートはＰチャネルＭＯＳトラン
ジスタ１８のゲート及びドレインに接続されている。こ
のトランジスタ１８のソースは前記電源ＶDDに接続さ
れ、ドレインは定電流源１９を介して電源ＶSSに接続さ
れている。前記トランジスタ１７及びトランジスタ１３
のゲートにはトランジスタ１８を介して定電流源１９か
らが定電流が供給される。The output terminal of the differential amplifier DFA, that is, the drains of the transistors 12 and 15 are connected to the gate of an N-channel MOS transistor 16 constituting an inverting amplifier circuit IVA. This transistor 16
Is connected to an output terminal OUT and to a power supply VDD via a P-channel MOS transistor 17 as a load. The gates of the transistor 17 and the transistor 13 are connected to the gate and drain of a P-channel MOS transistor 18. The source of the transistor 18 is connected to the power supply V DD , and the drain is connected to the power supply V SS via a constant current source 19. The transistor 17 and the transistor 13
Is supplied with a constant current from a constant current source 19 via a transistor 18.
【００１６】前記トランジスタ１６のドレイン・ゲート
間には位相補償回路ＰＣを構成する抵抗２０とキャパシ
タ２１が直列接続されている。さらに、トランジスタ１
６のゲートと電源ＶSSの相互間にはＮチャネルＭＯＳト
ランジスタ２２の電流通路が接続されている。このトラ
ンジスタ２２は演算増幅器の出力電流を制限する出力電
流制限回路ＣＣであり、このトランジスタ２２のゲート
は前記トランジスタ１６のソースに接続されている。こ
のトランジスタ２２のゲートとソースの間には抵抗２３
が接続されている。抵抗２３の電圧降下は、出力端子Ｏ
ＵＴからの電流の流入が無い定常状態において、トラン
ジスタ２２の閾値電圧Ｖthより十分小さくなるように設
定されており、このとき、トランジスタ２２のドレイン
電流は殆ど零に設定されている。A resistor 20 and a capacitor 21 constituting a phase compensation circuit PC are connected in series between the drain and the gate of the transistor 16. In addition, transistor 1
The current path of N-channel MOS transistor 22 therebetween six gates and the power supply V SS is connected. The transistor 22 is an output current limiting circuit CC for limiting the output current of the operational amplifier. The gate of the transistor 22 is connected to the source of the transistor 16. A resistor 23 is connected between the gate and the source of the transistor 22.
Is connected. The voltage drop of the resistor 23 is determined by the output terminal O
In a steady state in which no current flows from the UT, the threshold voltage is set to be sufficiently lower than the threshold voltage Vth of the transistor 22, and at this time, the drain current of the transistor 22 is set to almost zero.
【００１７】さらに、前記トランジスタ１４のドレイン
には、ＮチャネルＭＯＳトランジスタ２４のドレインが
接続され、このトランジスタ２４のソースは前記トラン
ジスタ１４のソースに接続されている。このトランジス
タ２４のゲートは前記トランジスタ２２のゲートに接続
されている。このトランジスタ２４のサイズ、すなわ
ち、チャネル長及びチャネル幅はトランジスタ２２と同
一とされ、トランジスタ２２と同一の工程によって同時
に製造される。したがって、トランジスタ２４はトラン
ジスタ２２と同一の製造上のばらつきを有している。Further, the drain of the transistor 14 is connected to the drain of an N-channel MOS transistor 24, and the source of the transistor 24 is connected to the source of the transistor 14. The gate of the transistor 24 is connected to the gate of the transistor 22. The size of the transistor 24, that is, the channel length and the channel width are the same as those of the transistor 22, and are manufactured simultaneously by the same process as the transistor 22. Therefore, the transistor 24 has the same manufacturing variation as the transistor 22.
【００１８】上記構成において、トランジスタ２２に大
きなリーク電流が流れた場合、同一サイズで同一の製造
工程によって製造されたトランジスタ２４にも、トラン
ジスタ２２と同一のリーク電流が流れることとなる。し
たがって、各トランジスタ１１、１２に流れる電流も等
しくなり、入力オフセット電圧は０Ｖとなる。In the above configuration, when a large leak current flows through the transistor 22, the same leak current as that of the transistor 22 also flows through the transistors 24 manufactured in the same size and in the same manufacturing process. Therefore, the currents flowing through the transistors 11 and 12 are also equal, and the input offset voltage is 0V.
【００１９】また、製造上のばらつきにより、本来エン
ハンスメント型である予定のトランジスタ２２がディプ
レッシヨン型となり、出力端ＯＵＴの出力電流が零の定
常状態において、トランジスタ２２のドレインに電流が
流れた場合においても、同一サイズで同一の製造工程に
よって製造されたトランジスタ２４もディプレッシヨン
型となる。したがって、トランジスタ２４のドレインに
はトランジスタ２２と同一の電流が流れることとなる。
したがって、各トランジスタ１１、１２に流れる電流も
等しくなり、入力オフセット電圧は０Ｖとなる。In addition, due to manufacturing variations, the transistor 22, which is originally an enhancement type transistor, becomes a depletion type transistor, and a current flows through the drain of the transistor 22 in a steady state in which the output current at the output terminal OUT is zero. In this case, the transistors 24 of the same size and manufactured by the same manufacturing process are also of the depletion type. Therefore, the same current as that of the transistor 22 flows through the drain of the transistor 24.
Therefore, the currents flowing through the transistors 11 and 12 are also equal, and the input offset voltage is 0V.
【００２０】図２に示す特性（Ａ）は、差動増幅器への
供給電流Ｉ13を固定とし、出力電流制限回路を構成する
トランジスタ２２のドレイン電流Ｉ22を変化した場合の
入力オフセット電圧ＶIOを示すものである。同図から明
らかなように、トランジスタ２２のドレイン電流Ｉ22が
どの様な場合においても、入力オフセット電圧ＶIOは０
Ｖであることが分かる。The characteristic (A) shown in FIG. 2 shows that the input offset voltage V IO when the supply current I 13 to the differential amplifier is fixed and the drain current I 22 of the transistor 22 constituting the output current limiting circuit is changed. It shows. As apparent from the figure, even when the drain current I 22 of the transistor 22 is what kind of, the input offset voltage V IO 0
V.
【００２１】図３に示す特性（Ａ）は、トランジスタ２
２のドレイン電流Ｉ22を固定とし、差動増幅器への供給
電流Ｉ13を変化した場合の入力オフセット電圧ＶIOを示
すものである。同図から明らかなように、差動増幅器へ
の供給電流Ｉ13がどの様な場合においても、入力オフセ
ット電圧ＶIOは０Ｖであることが分かる。The characteristic (A) shown in FIG.
2 shows the input offset voltage V IO when the drain current I 22 of the second amplifier is fixed and the supply current I 13 to the differential amplifier is changed. As apparent from the figure, even when the supply current I 13 of the differential amplifier is what kind of input offset voltage V IO is found to be 0V.
【００２２】図４乃至図６は、図１に示す回路を、例え
ば周知のパーソナルコンピュータ用Ｐ−ＳＰＩＣＥによ
ってシュミレーションした場合を示すものである。図４
は、電源電圧を変えた場合における入力オフセット電圧
ＶIOの変化を示すものである。同図において、特性Ａ
１、Ａ２は図１に示す本発明の回路の場合を示し、特性
Ａ１は定電流源１９から出力される電流量が特性Ａ２よ
り大きい場合、すなわち、消費電流が大きい回路の特性
を示している。特性Ｂ１、Ｂ２は図７に示す従来の回路
の場合であり、特性Ｂ１は定電流源１９から出力される
電流量が特性Ｂ２より大きい場合、すなわち、消費電流
が大きい回路の特性を示している。図４から明らかなよ
うに、本発明の回路は従来の回路に比べて入力オフセッ
ト電圧ＶIOが小さく、優れていることが分かる。さら
に、消費電流が大きい演算増幅回路よりも消費電流の小
さい演算増幅回路のほうが、入力オフセット電圧ＶIOの
低減化に関する効果が大きいことが分かる。FIGS. 4 to 6 show a case where the circuit shown in FIG. 1 is simulated by, for example, a well-known P-SPICE for a personal computer. FIG.
Shows a change in the input offset voltage V IO when the power supply voltage is changed. In FIG.
1 and A2 show the case of the circuit of the present invention shown in FIG. 1, and the characteristic A1 shows the case where the amount of current output from the constant current source 19 is larger than the characteristic A2, that is, the characteristic of a circuit that consumes a large amount of current. . The characteristics B1 and B2 are for the case of the conventional circuit shown in FIG. 7, and the characteristic B1 indicates the case where the amount of current output from the constant current source 19 is larger than the characteristic B2, that is, the characteristics of a circuit that consumes a large amount of current. . As is apparent from FIG. 4, the circuit of the present invention has a smaller input offset voltage VIO and is superior to the conventional circuit. Further, it can be seen that an operational amplifier circuit with a small current consumption has a greater effect on reducing the input offset voltage VIO than an operational amplifier circuit with a large current consumption.
【００２３】次に、図２において、従来の回路の特性Ｂ
と本発明の回路の特性Ａの傾きを比較すると、本発明の
回路のほうが傾きが小さいことが分かる。これは、出力
電流制限回路としてのトランジスタ２２のドレイン電流
の変動に対する入力オフセット電圧の変動が、従来の回
路より本発明の回路のほうが小さいことを示している。
さらに、トランジスタ２２のドレイン電流の変動は、ト
ランジスタ２２のゲート電圧の変動に起因し、トランジ
スタ２２のゲート電圧の変動は演算増幅回路中の定電流
源の電流値の変動に起因する。さらに、定電流源の電流
値の変動は電源電圧の変動に起因する。このため、図２
に示す入力オフセット電圧の変動は電源電圧の変動によ
るものと考えることができる。本発明の回路の入力オフ
セット電圧の変動は、従来の回路より小さいから、本発
明の回路は従来の回路より電源電圧の変動による入力オ
フセット電圧の変動が小さく、電源電圧除去比が優れて
いることを示している。Next, in FIG. 2, the characteristic B of the conventional circuit is shown.
When the slope of the characteristic A of the circuit of the present invention is compared with that of the circuit of the present invention, it can be seen that the slope of the circuit of the present invention is smaller. This indicates that the variation of the input offset voltage with respect to the variation of the drain current of the transistor 22 as the output current limiting circuit is smaller in the circuit of the present invention than in the conventional circuit.
Further, the fluctuation of the drain current of the transistor 22 is caused by the fluctuation of the gate voltage of the transistor 22, and the fluctuation of the gate voltage of the transistor 22 is caused by the fluctuation of the current value of the constant current source in the operational amplifier circuit. Further, the fluctuation of the current value of the constant current source is caused by the fluctuation of the power supply voltage. Therefore, FIG.
Can be considered to be caused by the fluctuation of the power supply voltage. Since the fluctuation of the input offset voltage of the circuit of the present invention is smaller than that of the conventional circuit, the circuit of the present invention has a smaller fluctuation of the input offset voltage due to the fluctuation of the power supply voltage than the conventional circuit and has an excellent power supply voltage rejection ratio. Is shown.
【００２４】図５は、前記シュミレータによって求めた
電源電圧に対する電源電圧除去比を示すものであり、特
性Ａは本発明の回路の場合、特性Ｂは従来の回路の場合
を示している。同図からも明らかなように、本発明の回
路は従来の回路より電源電圧除去比が大きく優れてお
り、電源電圧の変動による影響が少ない。FIG. 5 shows the power supply voltage rejection ratio with respect to the power supply voltage obtained by the simulator. The characteristic A shows the case of the circuit of the present invention, and the characteristic B shows the case of the conventional circuit. As is clear from the figure, the circuit of the present invention has a much higher power supply voltage rejection ratio than the conventional circuit, and is less affected by fluctuations in the power supply voltage.
【００２５】次に、図３に示す従来の回路の特性Ｂと本
発明の回路の特性Ａの傾きを比較すると、本発明の回路
のほうが傾きが小さいことが分かる。これは、差動増幅
器に対する供給電流の変動に対する入力オフセット電圧
の変動は、従来の回路より本発明の回路のほうが小さい
ことを示している。差動増幅器に対する供給電流が変動
する原因は、電源電圧の変動、及び２つの入力端ＩＮ
１、ＩＮ２に供給される同相入力電圧の変動が考えられ
る。そこで、ここでは同相入力電圧の変動によって差動
増幅器に対する供給電流が変動したものと考える。する
と、図３に示す入力オフセット電圧の変動は、従来の回
路より本発明の回路のほうが小さいから、本発明の回路
は同相信号除去比が優れていることが分かる。Next, when comparing the slope of the characteristic B of the conventional circuit shown in FIG. 3 with the slope of the characteristic A of the circuit of the present invention, it can be seen that the slope of the circuit of the present invention is smaller. This indicates that the variation of the input offset voltage with respect to the variation of the supply current to the differential amplifier is smaller in the circuit of the present invention than in the conventional circuit. The causes of the fluctuation of the supply current to the differential amplifier are the fluctuation of the power supply voltage and the two input terminals IN.
1. Fluctuation of the common mode input voltage supplied to IN2 is considered. Therefore, here, it is considered that the supply current to the differential amplifier fluctuates due to the fluctuation of the common mode input voltage. Then, since the fluctuation of the input offset voltage shown in FIG. 3 is smaller in the circuit of the present invention than in the conventional circuit, it can be seen that the circuit of the present invention has an excellent common mode signal rejection ratio.
【００２６】図６は、前記シュミレータによって求めた
同相入力電圧に対する同相信号除去比を示すものであ
り、特性Ａは本発明の回路の場合、特性Ｂは従来の回路
の場合を示している。同図からも明らかなように、本発
明の回路は従来の回路より同相信号除去比が大きく優れ
ている。FIG. 6 shows the common-mode signal rejection ratio with respect to the common-mode input voltage obtained by the simulator. The characteristic A shows the case of the circuit of the present invention, and the characteristic B shows the case of the conventional circuit. As is clear from the figure, the circuit of the present invention has a large common-mode rejection ratio and is superior to the conventional circuit.
【００２７】[0027]
【発明の効果】以上、詳述したようにこの発明によれ
ば、差動増幅器の負荷と並列に、出力電流制御回路を構
成するトランジスタと同一サイズのトランジスタを設
け、これらトランジスタを同一のゲート電圧によって駆
動している。したがって、トランジスタの製造上のばら
つき等により、出力電流制御回路に流れ込む電流が大き
くなった場合においても、差動増幅器を構成する各トラ
ンジスタに流れる電流を常に等しくでき、入力オフセッ
ト電圧を低減できる。しかも、消費電流の多い差動増幅
器よりも消費電流の少ない差動増幅器の方が入力オフセ
ット電圧が大きいため、消費電流の少ない差動増幅器に
おて、入力オフセット電圧の低減効果が大きい。As described above in detail, according to the present invention, transistors of the same size as the transistors constituting the output current control circuit are provided in parallel with the load of the differential amplifier, and these transistors have the same gate voltage. Driven by Therefore, even when the current flowing into the output current control circuit increases due to variations in the manufacturing of the transistors and the like, the current flowing through each transistor constituting the differential amplifier can always be equalized, and the input offset voltage can be reduced. Moreover, since the differential amplifier consuming less current has a larger input offset voltage than the differential amplifier consuming more current, the differential amplifier having less current consumption has a greater effect of reducing the input offset voltage.
【００２８】さらに、電源電圧の変動に対する入力オフ
セット電圧の変動を抑えることができるため、演算増幅
回路の電源電圧除去比を向上できる。また、同相入力電
圧の変動に対する入力オフセット電圧の変動を抑えるこ
とができるため、演算増幅回路の同相信号除去比を向上
できる。Further, since the fluctuation of the input offset voltage with respect to the fluctuation of the power supply voltage can be suppressed, the power supply voltage rejection ratio of the operational amplifier circuit can be improved. Further, since the fluctuation of the input offset voltage with respect to the fluctuation of the common mode input voltage can be suppressed, the common mode signal rejection ratio of the operational amplifier circuit can be improved.
【図１】この発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１に示す回路と図７に示す回路における出力
電流制限回路のドレイン電流と入力オフセット電圧との
関係を示す図。2 is a diagram showing a relationship between a drain current and an input offset voltage of an output current limiting circuit in the circuit shown in FIG. 1 and the circuit shown in FIG. 7;
【図３】図１に示す回路と図７に示す回路における差動
増幅器への入力電流と入力オフセット電圧との関係を示
す図。FIG. 3 is a diagram showing a relationship between an input current to a differential amplifier and an input offset voltage in the circuit shown in FIG. 1 and the circuit shown in FIG. 7;
【図４】図１に示す回路と図７に示す回路における電源
電圧と入力オフセット電圧との関係を示す図。FIG. 4 is a diagram showing a relationship between a power supply voltage and an input offset voltage in the circuit shown in FIG. 1 and the circuit shown in FIG. 7;
【図５】図１に示す回路と図７に示す回路における電源
電圧と電源電圧除去比との関係を示す図。5 is a diagram showing a relationship between a power supply voltage and a power supply voltage rejection ratio in the circuit shown in FIG. 1 and the circuit shown in FIG. 7;
【図６】図１に示す回路と図７に示す回路における同相
入力電圧と同相信号除去比との関係を示す図。6 is a diagram showing a relationship between an in-phase input voltage and an in-phase signal rejection ratio in the circuit shown in FIG. 1 and the circuit shown in FIG. 7;
【図７】従来の演算増幅回路を示す回路図。FIG. 7 is a circuit diagram showing a conventional operational amplifier circuit.
ＤＦＡ…差動増幅器、１１、１２、１３…ＰチャネルＭ
ＯＳトランジスタ、ＬＤ…負荷、１４、１５、１６、２
４…ＮチャネルＭＯＳトランジスタ、ＩＶＡ…反転増幅
回路、ＣＣ…出力電流制限回路。DFA ... Differential amplifier, 11, 12, 13 ... P channel M
OS transistor, LD: load, 14, 15, 16, 2
4 ... N-channel MOS transistor, IVA ... inverting amplifier circuit, CC ... output current limiting circuit.
フロントページの続き (56)参考文献 特開 昭55−104109（ＪＰ，Ａ) 特開 昭61−23403（ＪＰ，Ａ) 特開 昭60−241373（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03F 1/52 H03F 3/34 H01L 21/822 H01L 27/04 Continuation of the front page (56) References JP-A-55-104109 (JP, A) JP-A-61-23403 (JP, A) JP-A-60-241373 (JP, A) (58) Fields investigated (Int) .Cl. 7 , DB name) H03F 3/45 H03F 1/52 H03F 3/34 H01L 21/822 H01L 27/04
Claims (2)
ンジスタの各電流通路に接続され、カレントミラー回路
を構成する負荷としての第３、第４のトランジスタと、 前記差動増幅器の出力端としての前記第２、第４のトラ
ンジスタの接続ノードに電流通路の一端が接続され、出
力電流を制限する第５のトランジスタと、 前記第１、第３のトランジスタの接続ノードに電流通路
の一端が接続され、ゲートが前記第５のトランジスタの
ゲートに接続され、前記第５のトランジスタと同一サイ
ズの第６のトランジスタとを具備することを特徴とする
演算増幅回路。1. A third transistor and a fourth transistor connected to respective current paths of first and second transistors forming a differential amplifier and serving as loads forming a current mirror circuit, and an output of the differential amplifier. One end of a current path is connected to a connection node of the second and fourth transistors as an end, and a fifth transistor for limiting an output current; and one end of a current path to a connection node of the first and third transistors. , A gate connected to the gate of the fifth transistor, and a sixth transistor having the same size as the fifth transistor.
１、第２のトランジスタと、 前記第１、第２のトランジスタの電流通路の一端に接続
され、第１、第２のトランジスタに定電流を供給する第
１導電型の第３のトランジスタと、 前記第１、第２のトランジスタの各電流通路の他端に接
続され、カレントミラー回路を構成する差動増幅器の負
荷としての第２導電型の第４、第５のトランジスタと、 前記差動増幅器の出力端としての前記第２、第５のトラ
ンジスタの接続ノードに電流通路の一端が接続され、出
力電流を制限する第２導電型の第６のトランジスタと、 前記第１、第４のトランジスタの接続ノードに電流通路
の一端が接続され、ゲートが前記第６のトランジスタの
ゲートに接続され、前記第６のトランジスタと同一サイ
ズの第２導電型の第７のトランジスタとを具備すること
を特徴とする演算増幅回路。2. A first and a second transistor of a first conductivity type forming a differential amplifier, and connected to one end of a current path of the first and second transistors, and connected to the first and second transistors. A third transistor of a first conductivity type for supplying a constant current; a second transistor connected to the other end of each of the current paths of the first and second transistors and serving as a load of a differential amplifier constituting a current mirror circuit One end of a current path is connected to a connection node between the fourth and fifth transistors of the conductivity type and the second and fifth transistors as the output terminal of the differential amplifier, and the second conductivity type limits the output current. One end of a current path is connected to a connection node between the first and fourth transistors, and a gate is connected to the gate of the sixth transistor. The sixth transistor has the same size as the sixth transistor. 2 Operational amplifier circuit, characterized by comprising a seventh transistor of a conductivity type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30896994A JP3311879B2 (en) | 1994-12-13 | 1994-12-13 | Operational amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30896994A JP3311879B2 (en) | 1994-12-13 | 1994-12-13 | Operational amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167817A JPH08167817A (en) | 1996-06-25 |
| JP3311879B2 true JP3311879B2 (en) | 2002-08-05 |
Family
ID=17987408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30896994A Expired - Lifetime JP3311879B2 (en) | 1994-12-13 | 1994-12-13 | Operational amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311879B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4838760B2 (en) * | 2007-06-08 | 2011-12-14 | 旭化成エレクトロニクス株式会社 | Operational amplifier |
-
1994
- 1994-12-13 JP JP30896994A patent/JP3311879B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167817A (en) | 1996-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| US7405622B2 (en) | Operational amplifier with less offset | |
| JP2885120B2 (en) | Operational amplifier | |
| KR970000558B1 (en) | Amplifier | |
| US4573020A (en) | Fully differential operational amplifier with D.C. common-mode feedback | |
| KR100967365B1 (en) | Semiconductor integrated circuit device | |
| JPH04352508A (en) | Cmos transconductance amplifier with floating operating point | |
| JPH0193207A (en) | Operational amplifier | |
| US6624696B1 (en) | Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption | |
| TW201838327A (en) | Transconductance amplifier | |
| JP2000114891A (en) | Current source circuit | |
| US7786802B2 (en) | Output stage circuit and operational amplifier thereof | |
| JP3311879B2 (en) | Operational amplifier circuit | |
| JP2007180796A (en) | Differential amplifier circuit | |
| JP2011049945A (en) | Push-pull amplification circuit and operational amplification circuit employing the same | |
| JP2002314399A (en) | Semiconductor integrated circuit | |
| JP4055123B2 (en) | Operational amplifier | |
| JP3119221B2 (en) | Operational amplifier | |
| JPH09116349A (en) | Operational amplifier | |
| JP3424434B2 (en) | Leak current compensation circuit | |
| JP5203809B2 (en) | Current mirror circuit | |
| JP3806109B2 (en) | Low voltage amplifier circuit | |
| JP2003273672A (en) | Differential amplifier circuit | |
| JP3106593B2 (en) | Differential amplifier circuit | |
| JP2615005B2 (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020507 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110524 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110524 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120524 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120524 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130524 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130524 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140524 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |