JP3083351B2 - 音声信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル処理プロセッ
サ（ＤＳＰ）を用いて音声信号（音響信号を含む概念）
を処理する音声信号処理装置に関するものである。

【０００２】

【従来の技術】アナログ音声信号を伝送路に出力したり
記録媒体に記録したりするために音声信号を処理して符
号化する一方法として、帯域分割符号化方式（Sub-Band
Coding 方式）が提案されている（文献『ディジタル通
信回路』、pp99-103、畔柳功芳編、産業図書株式会社発
行、１９９１年２月）。

【０００３】帯域分割符号化方式は、音声信号を複数
（例えば２個）の周波数帯域に分割し、各帯域信号をそ
れぞれナイキスト速度でダウンサンプルすることにより
低域信号に変換し、その後に各帯域についてＡＤＰＣＭ
等により符号化を行ない、最後に各帯域についての音声
符号を多重して出力符号を形成する方式である。

【０００４】帯域を２分割する帯域分割符号化方式の従
来例は、機能的には図２に示す構成を有する。図２にお
いて、入力音声信号はアナログ／デジタル変換部１にお
いて、所定のサンプリング周波数ｆs でデジタル信号に
変換されて帯域分割部たるＱＭＦ(Quadrature Mirror F
ilter)２に与えられる。ＱＭＦ２は、バンドギャップが
生じることなく折返し成分がキャンセルできるように帯
域分割できるので、実際上、帯域分割部として広く用い
られている。ＱＭＦ２は、入力された音声信号を高域及
び低域に２分割し、さらに、分割された各帯域信号をサ
ンプリング周波数ｆs の１／２の周波数でサンプリング
することにより低域ナイキスト速度に変換して対応する
符号化器３及び４に出力する。高域符号化器３及び低域
符号化器４はそれぞれ、高域信号又は低域信号を所定の
符号化方式（例えばＡＤＰＣＭ符号化方式）に従って符
号化して高域符号又は低域符号をマルチプレクサ部５に
与える。マルチプレクサ部５は、高域符号及び低域符号
を多重して出力符号を形成する。

【０００５】ここで、ＱＭＦ２からマルチプレクサ部５
までの処理は、実際上、デジタル処理プロセッサ（ＤＳ
Ｐ）によるマイクロプログラム処理で実現されることが
多い。この場合において、図２に示すように、ＱＭＦ２
による処理を基準サンプリング周波数ｆs の周期で処理
し、その後の高域符号化器３、低域符号化器４及びマル
チプレクサ部５による信号処理をその１／２倍の周波数
ｆs ／２の周期で実施する必要があり、デジタル処理プ
ロセッサで少なくとも２つのナイキスト速度の周期処理
を実行させる技術が必要となる。すなわち、周期２／ｆ
s の間に、ＱＭＦ処理を２回、高域符号化処理、低域符
号化処理及び多重出力処理をそれぞれ１回実行しなけれ
ばならない。

【０００６】図３は、デジタル処理プロセッサによるこ
のような信号処理を実現する従来の手順例を示したもの
である。これによると、周期２／ｆs 毎に、図３に示す
一連の処理の起動がかかり、デジタル処理プロセッサ
は、この１周期内に、ＱＭＦ処理（ステップ１００）、
高域符号化処理（ステップ１０１）、ＱＭＦ処理（ステ
ップ１０２）、低域符号化処理（ステップ１０３）及び
多重出力処理（ステップ１０４）を順に実行していた。

【０００７】当該音声信号処理装置からの出力符号を受
ける外部装置や、当該音声信号処理装置と並行して動作
する外部装置との位相関係を考慮した場合、当該音声信
号処理装置からの出力符号の位相が安定していることが
望まれる。そこで、デジタル処理プロセッサを利用した
音声信号処理装置において、一連の処理の起動周期を図
３に示したものより短くして出力位相の安定化をより計
った手順例も既に提案されている。

【０００８】図４及び図５はこのような手順例の説明図
である。上述したように、デジタル処理プロセッサを用
いた場合、周期２／ｆs の間に、ＱＭＦ処理を２回、高
域符号化処理、低域符号化処理及び多重出力処理をそれ
ぞれ１回実行しなければならない。この手順例は、図４
に示すように、周期２／ｆs を半分の周期１／ｆs に２
分し、前半の周期（以下、フェーズ０と呼ぶ）でＱＭＦ
処理及び高域符号化処理を行ない、後半の周期（以下、
フェーズ１と呼ぶ）でＱＭＦ処理、低域符号化処理及び
多重出力処理を行なうものである。ここで、フェーズ管
理は、デジタル処理プロセッサの内部に設けられたフラ
グにより行なう。すなわち、周期１／ｆs 毎に、図５に
示す一連の処理の起動がかかると、内部に設けられたフ
ラグの状態を判定し（ステップ２００）、このフラグが
フェーズ０を指示していると、デジタル処理プロセッサ
は、ＱＭＦ処理（ステップ２０１）及び高域符号化処理
（ステップ２０２）を順に行なって次の起動を待受け、
上述したフラグがフェーズ１を指示していると、デジタ
ル処理プロセッサは、ＱＭＦ処理（ステップ２０３）、
低域符号化処理（ステップ２０４）及び多重出力処理
（ステップ２０５）を順に行なって次の起動を待受け
る。

【０００９】

【発明が解決しようとする課題】しかしながら、周期２
／ｆs を２個のフェーズに分けて周期１／ｆs 毎にデジ
タル処理プロセッサの処理を起動するようにしても、以
下のような問題を生じることがあった。

【００１０】デジタル処理プロセッサ内部にフェーズ管
理用のフラグを設けているため、外部装置の処理タイミ
ングから見た場合に、フェーズ０とフェーズ１の順序が
逆転して起動されることも生じていた。このような場合
には、外部装置のタイミングと出力処理における出力点
の関係を規定できず、フェーズ１での出力点が外部タイ
ミングと一致させることができなかった。また、ステレ
オ音声信号を処理する場合、Ｒチャンネル信号はＲチャ
ンネル用デジタル処理プロセッサで処理され、Ｌチャン
ネル信号はＬチャンネル用デジタル処理プロセッサで処
理されるのであるが、上述したように、デジタル処理プ
ロセッサ内部にフェーズ管理用のフラグを設けているた
め、両デジタル処理プロセッサの出力位相を合わせるこ
とが難しいという問題があった。

【００１１】本発明は、以上の点を考慮してなされたも
のであり、安定した出力位相を実現できる、デジタル信
号プロセッサを利用して帯域分割符号化方式を実行して
いる音声信号処理装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、入力された音声信号に対して帯
域分割符号化方式に従う処理を実行するデジタル処理プ
ロセッサを備えた音声信号処理装置を、以下のように構
成した。

【００１３】すなわち、デジタル処理プロセッサとし
て、実行する処理を複数のフェーズ処理に分割したもの
を適用する。また、基準サンプリング周波数を有するク
ロック信号を分周して基準サンプリング周波数の周期の
整数倍の周期を有するフェーズ指示信号を発生するフェ
ーズ指示信号発生手段と、デジタル処理プロセッサから
の出力符号をフェーズ指示信号に基づいてラッチする出
力レジスタ手段とを設けた。そして、デジタル処理プロ
セッサが、クロック信号が与えられたときに、その際の
フェーズ指示信号が指示するフェーズ処理を実行するこ
ととした。

【００１４】

【作用】帯域分割符号化方式に従う処理をデジタル処理
プロセッサで実行する場合、帯域分割処理、各帯域につ
いての符号化処理、各帯域の符号を多重出力する処理を
実行することになる。この場合において、各帯域につい
ての符号化処理や各帯域の符号を多重出力する処理を１
回実行する間に帯域分割処理を複数回実行しなければな
らない。本発明においては、これらの処理を複数のグル
ープ（フェーズ）に分け、基準サンプリング周波数のク
ロック信号が与えられたときにいずれかのフェーズ処理
を起動することとし、起動周期を短くすることで出力符
号の位相の安定化を計った。ここで、どのフェーズ処理
を起動するかを管理するため、フェーズ指示信号発生手
段が、クロック信号を分周して、起動するフェーズ処理
を指示するフェーズ指示信号を発生することとした。な
お、デジタル処理プロセッサの内部でフェーズ指示信号
を発生していないので、外部装置との位相関係を明確に
規定し易い。また、デジタル処理プロセッサからの出力
位相は、デジタル処理プロセッサが外部で作成されたフ
ェーズ指示信号に基づいて動作しているため、ある程度
安定しているが、より安定化させるため、本発明におい
ては、デジタル処理プロセッサからの出力符号をフェー
ズ指示信号によってラッチする出力レジスタ手段を設け
た。

【００１５】

【実施例】以下、本発明をステレオ音声信号の処理装置
に適用した一実施例を図面を参照しながら詳述する。こ
こで、図１は、この実施例の音声信号処理装置の要部構
成を示すものである。

【００１６】図１において、アナログ／デジタル変換さ
れたＬチャンネル信号及びＲチャンネル信号はそれぞ
れ、例えばＤ型フリップフロップ回路で構成された対応
する入力レジスタ回路１０及び２０に入力される。これ
ら入力レジスタ回路１０及び２０には、基準サンプリン
グ周波数ｆs を有するクロック信号ＣＫが入力され、入
力レジスタ回路１０及び２０は、このクロック信号ＣＫ
に基づいてＬチャンネル信号又はＲチャンネル信号を取
り込む。

【００１７】入力レジスタ回路１０及び２０にバッファ
リングされたＬチャンネル信号及びＲチャンネル信号は
それぞれ、対応するＬチャンネル用デジタル処理プロセ
ッサ１１又はＲチャンネル用デジタル処理プロセッサ２
１に与えられる。これらチャンネル用のデジタル処理プ
ロセッサ１１、２１は、後述する図６に示すような帯域
分割符号化方式に従う一連の処理を実行する。両デジタ
ル処理プロセッサ１１及び２１の割込入力端子には上述
したクロック信号ＣＫが与えられ、各デジタル処理プロ
セッサ１１、２１はこのとき図６に示す処理を起動す
る。また、両デジタル処理プロセッサ１１及び２１のフ
ラグ読取端子には、フラグ発生回路３０が発生したフェ
ーズ管理フラグＦＬＧが入力されており、各デジタル処
理プロセッサ１１、２１は、このフラグＦＬＧの内容に
応じて、起動された処理の内容を変更する。なお、フェ
ーズ管理用のフラグＦＬＧをデジタル処理プロセッサ１
１、２１の内部で管理していない点は、従来とは大きく
異なる。

【００１８】上述したフラグ発生回路３０は例えばＤ型
フリップフロップ回路を利用した１／２分周回路でな
る。フラグ発生回路３０は、上述したクロック信号ＣＫ
を１／２分周することで上述したフラグＦＬＧを発生す
る。

【００１９】各デジタル処理プロセッサ１１、２１から
出力された出力符号はそれぞれ、例えばＤ型フリップフ
ロップ回路で構成された対応する第１の出力レジスタ回
路１２又は２２に与えられる。各デジタル処理プロセッ
サ１１、２１は、出力符号の送出に同期してライト信号
も対応する第１の出力レジスタ回路１２又は２２のクロ
ック入力端子に与える。

【００２０】このようにして各第１の出力レジスタ回路
１２、２２にラッチされた出力符号はそれぞれ、例えば
Ｄ型フリップフロップ回路で構成された対応する第２の
出力レジスタ回路１３又は２３に与えられる。各第２の
出力レジスタ回路１３又は２３のクロック入力端子に
は、上述したフラグ発生回路３０が出力したフラグＦＬ
Ｇが与えらえる。これにより、各第２の出力レジスタ回
路１３又は２３は、フラグＦＬＧのタイミングに基づい
て出力符号をラッチする。このようにラッチされたＬチ
ャンネル及びＲチャンネルの出力符号が、当該音声信号
処理装置からの出力符号として後段の回路に与えられ
る。

【００２１】次に、図６及び図７を用いて、各デジタル
処理プロセッサ１１、２１の処理を説明する。ここで、
図６は各デジタル処理プロセッサ１１、２１の処理手順
を示すフローチャートであり、図７は各部タイミングチ
ャートである。なお、各デジタル処理プロセッサ１１、
２１の処理は同様であるので、区別することなく説明す
る。

【００２２】基準サンプリング周波数による周期１／ｆ
s を有する、図７（Ａ）に示すクロック信号ＣＫがクロ
ック入力端子に与えられると、デジタル処理プロセッサ
１１又は２１は、図６に示す一連の処理を起動する。そ
してまず、フラグ読取端子に入力された図７（Ｂ）に示
すフラグＦＬＧを取り込んでそのフラグＦＬＧが論理
“０”又は“１”のいずれであるかを判別する（ステッ
プ３００、３０１）。

【００２３】フラグＦＬＧが論理“０”であってフェー
ズ０を指示していると、デジタル処理プロセッサ１１又
は２１は、入力レジスタ回路１０又は２０にラッチされ
ている図７（Ｇ）に示す入力信号（Ｌチャンネル信号又
はＲチャンネル信号）を取り込んだ後（ステップ３０
２）、ＱＭＦ処理（ステップ３０３）及び高域符号化処
理（ステップ３０４）を順に行なって次の起動を待受け
る。他方、フラグＦＬＧが論理“１”であってフェーズ
１を指示していると、デジタル処理プロセッサ１１又は
２１は、入力レジスタ回路１０又は２０にラッチされて
いる入力信号を取り込んだ後（ステップ３０５）、ＱＭ
Ｆ処理（ステップ３０６）、低域符号化処理（ステップ
３０７）及び多重出力処理（ステップ３０８）を順に行
なって次の起動を待受ける。

【００２４】なお、上述したフラグ発生回路３０は、ク
ロック信号ＣＫを受けるとフラグＦＬＧの内容を反転す
るものであるが、この実施例の場合、デジタル処理プロ
セッサ１１又は２１がフラグＦＬＧを読み取った後に反
転されるものとする。

【００２５】従って、デジタル処理プロセッサ１１又は
２１は、クロック信号ＣＫの周期で各フェーズ処理を行
なっていることになり、各フェーズに含まれているＱＭ
Ｆ処理は図７（Ｃ）に示すようにクロック信号ＣＫの周
期で実行し、一方のフェーズに含まれている高域符号化
処理、低域符号化処理及び多重出力処理は図７（Ｄ）に
示すようにクロック信号ＣＫの２倍の周期で実行してい
る。

【００２６】ここで、各フェーズ処理は、次の起動まで
に多少の余裕時間を有し、出力符号の送出もそのフェー
ズ１が終了する前に実行され、その際出力されるライト
信号も図７（Ｅ）に示すようにそのフェーズ１が終了す
る前に出力される。従って、このライト信号に基づいて
第１の出力レジスタ回路１２又は２２でラッチされた出
力符号をさらにフラグＦＬＧに基づいてラッチする第２
の出力レジスタ回路１３又は２３からの出力符号は、図
７（Ｆ）に示すようになる。

【００２７】従って、上述の実施例によれば、デジタル
処理プロセッサの外部で形成されたフラグによってデジ
タル処理プロセッサが実行するフェーズ処理を変更する
ようにしたので、外部装置のタイミングと当該音声信号
処理装置の出力点との位相関係を厳格に規定することが
できる。また、Ｌチャンネル用のデジタル処理プロセッ
サ及びＲチャンネル用デジタル処理プロセッサ共に、同
一のフラグに基づいて処理を実行するので、第２の出力
レジスタ回路に至る前において、これらデジタル処理プ
ロセッサ間の出力位相をも正確に合わせることができ
る。

【００２８】なお、本発明は、帯域分割符号化方式に従
うデジタル処理プロセッサを有する音声信号処理装置に
広く適用できるものである。すなわち、各帯域信号に対
する具体的な符号化方式は限定されるものではない。ま
た、帯域分割数も上記実施例のような２分割に限定され
るものではない。但し、基準サンプリング周波数の周期
でフェーズ処理が起動され、基準サンプリング周波数の
周期の整数倍の周期をもって、指示するフェーズを変更
するフェーズ管理信号を生成してデジタル処理プロセッ
サに入力することを要する。さらに、ステレオ音声信号
の処理を対象とするものに限定されるものではない。

【００２９】

【発明の効果】以上のように、本発明によれば、帯域分
割符号化方式に従う処理を実行するものにデジタル処理
プロセッサを適用し、このデジタル処理プロセッサによ
る処理を複数のフェーズ処理に分け、いずれかのフェー
ズ処理を基準サンプリング周波数の周期で起動すると共
に、この基準サンプリング周波数の周期の整数倍の周期
を有するフェーズ指示信号をデジタル処理プロセッサの
外部で生成してデジタル処理プロセッサに与え、デジタ
ル処理プロセッサからの出力符号をフェーズ指示信号に
基づいてラッチするようにしたので、安定した出力位相
が得られる音声信号処理装置を実現できる。

【図面の簡単な説明】

【図１】実施例の構成を示すブロック図である。

【図２】音声信号処理装置の基本的な機能構成を示すブ
ロック図である。

【図３】デジタル処理プロセッサを用いた場合の従来の
処理手順例（１）を示すフローチャートである。

【図４】デジタル処理プロセッサを用いた従来の処理
（２）を時間軸上で示した説明図である。

【図５】図４の処理の手順を示すフローチャートであ
る。

【図６】上記実施例のデジタル処理プロセッサの処理を
示すフローチャートである。

【図７】上記実施例の各部タイミングチャートである。

【符号の説明】

１１、２１…デジタル処理プロセッサ、１２、２２…第
１の出力レジスタ回路、１３、２３…第２の出力レジス
タ回路、３０…フラグ発生回路、ＣＫ…基準サンプリン
グ周波数を有するクロック信号、ＦＬＧ…基準サンプリ
ング周波数の１／２倍の周波数を有するフラグ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/12 G10H 7/00 H04B 14/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力された音声信号に対して帯域分割符
   号化方式に従う処理を実行するデジタル処理プロセッサ
   を備えた音声信号処理装置において、 上記デジタル処理プロセッサによる処理を複数のフェー
   ズ処理に分割すると共に、 基準サンプリング周波数を有するクロック信号を分周し
   て基準サンプリング周波数の周期の整数倍の周期を有す
   るフェーズ指示信号を発生するフェーズ指示信号発生手
   段と、上記デジタル処理プロセッサからの出力符号をフ
   ェーズ指示信号に基づいてラッチする出力レジスタ手段
   とを設け、 上記デジタル処理プロセッサが、上記クロック信号が与
   えられたときに、その際のフェーズ指示信号が指示する
   フェーズ処理を実行することを特徴とした音声信号処理
   装置。