JP2780727B2 - 音声信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル処理プロセッ
サ（ＤＳＰ）を用いて音声信号（音響信号を含む概念）
を符号化処理する音声信号処理装置に関するものであ
る。

【０００２】

【従来の技術】アナログ音声信号を伝送路に出力したり
記録媒体に記録したりするために音声信号を処理して符
号化する一方法として、帯域分割符号化方式（Sub-Band
Coding 方式）が提案されている（文献『ディジタル通
信回路』、pp99-103、畔柳功芳編、産業図書株式会社発
行、１９９１年２月）。

【０００３】帯域分割符号化方式は、音声信号を複数
（例えば２個）の周波数帯域に分割し、各帯域信号をそ
れぞれナイキスト速度でダウンサンプルすることにより
低域信号に変換し、その後に各帯域についてＡＤＰＣＭ
等により符号化を行ない、最後に各帯域についての音声
符号を多重して出力符号を形成する方式である。

【０００４】帯域を２分割する帯域分割符号化方式の従
来例は、機能的には図２に示す構成を有する。図２にお
いて、入力音声信号はアナログ／デジタル変換部１にお
いて、所定のサンプリング周波数ｆs でデジタル信号に
変換されて帯域分割部たるＱＭＦ(Quadrature Mirror F
ilter)２に与えられる。ＱＭＦ２は、バンドギャップが
生じることなく折返し成分がキャンセルできるように帯
域分割できるので、実際上、帯域分割部として広く用い
られている。ＱＭＦ２は、入力された音声信号を高域及
び低域に２分割し、さらに、分割された各帯域信号をサ
ンプリング周波数ｆs の１／２の周波数でサンプリング
することにより低域ナイキスト速度に変換して対応する
符号化器３及び４に出力する。高域符号化器３及び低域
符号化器４はそれぞれ、高域信号又は低域信号を所定の
符号化方式（例えばＡＤＰＣＭ符号化方式）に従って符
号化して高域符号又は低域符号をマルチプレクサ部５に
与える。マルチプレクサ部５は、高域符号及び低域符号
を多重して出力符号を形成する。

【０００５】ここで、ＱＭＦ２からマルチプレクサ部５
までの処理は、実際上、デジタル処理プロセッサ（ＤＳ
Ｐ）によるマイクロプログラム処理で実現されることが
多い。この場合において、図２に示すように、ＱＭＦ２
による処理を基準サンプリング周波数ｆs の周期で処理
し、その後の高域符号化器３、低域符号化器４及びマル
チプレクサ部５による信号処理をその１／２倍の周波数
ｆs ／２の周期で実施する必要があり、デジタル処理プ
ロセッサで少なくとも２つのナイキスト速度の周期処理
を実行させる技術が必要となる。すなわち、周期２／ｆ
s の間に、ＱＭＦ処理を２回、高域符号化処理、低域符
号化処理及び多重出力処理をそれぞれ１回実行しなけれ
ばならない。

【０００６】図３及び図４は、デジタル処理プロセッサ
によるこのような信号処理を実現する従来の手順例を示
した説明図である。この手順例は、図３に示すように、
周期２／ｆs を半分の周期１／ｆs に２分し、前半の周
期（以下、フェーズ０と呼ぶ）でＱＭＦ処理及び高域符
号化処理を行ない、後半の周期（以下、フェーズ１と呼
ぶ）でＱＭＦ処理、低域符号化処理及び多重出力処理を
行なうものである。ここで、フェーズ管理は、デジタル
処理プロセッサの内部に設けられたフラグにより行な
う。すなわち、周期１／ｆs 毎に、図４に示す一連の処
理の起動がかかると、内部に設けられたフラグの状態を
判定し（ステップ１００）、このフラグがフェーズ０を
指示していると、デジタル処理プロセッサは、ＱＭＦ処
理（ステップ１０１）及び高域符号化処理（ステップ１
０２）を順に行なって次の起動を待受け、上述したフラ
グがフェーズ１を指示していると、デジタル処理プロセ
ッサは、ＱＭＦ処理（ステップ１０３）、低域符号化処
理（ステップ１０４）及び多重出力処理（ステップ１０
５）を順に行なって次の起動を待受ける。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の処理においては、フェーズ０とフェーズ１の動
作を開始するタイミングが定まっており、フェーズ０の
処理及びフェーズ１の処理は共に時間的制約があり、そ
のため、マイクロプログラムのステップ数の制約があっ
た。その結果、処理精度が低下することもあった。ま
た、一方のフェーズの処理時間は他方のフェーズの処理
時間にくいこむことは許されず、図３のように、必ずア
イドル時間を設けなければならず、デジタル処理プロセ
ッサ内のハードウエアの処理能力を十分に生かせないと
いう問題もあった。フェーズ０及びフェーズ１で処理が
一巡するものであるので、フェーズ０からフェーズ１へ
の移行には本来アイドル期間が不要なものであり、かか
る問題は特にフェーズ０からフェーズ１への移行時に大
きいものである。

【０００８】また、上述した従来の処理では出力位相に
関する問題があった。すなわち、フェーズ０とフェーズ
１の順序が逆転する場合が発生し、外部からみた場合に
外部のタイミングと多重出力処理における出力点の関係
を規定できず、フェーズ１での出力点が外部タイミング
と一致させることができない場合が発生するという問題
があった。また、ステレオ音声信号を処理する場合にお
いて、Ｌチャンネル信号用デジタル処理プロセッサと、
Ｒチャンネル信号用デジタル処理プロセッサとの出力位
相を合わせることが難しいという問題があった。

【０００９】本発明は、以上の点を考慮してなされたも
のであり、デジタル処理プロセッサの処理能力及び処理
精度を向上させることができる音声信号処理装置を提供
しようとするものである。また、本発明は、さらに、外
部のタイミングに対して出力位相を規定できる音声音響
信号処理装置を提供しようとするものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、入力された音声信号に対して帯
域分割符号化方式に従う処理を実行するデジタル処理プ
ロセッサを備えた音声信号処理装置を、以下のように構
成した。

【００１１】すなわち、基準サンプリング周波数を有す
るクロック信号に基づいて、入力音声信号をラッチして
デジタル処理プロセッサに与える入力レジスタ手段と、
クロック信号が供給されるゲート手段と、デジタル処理
プロセッサによって割込可能状態又は割込不可状態が選
択的にセットされ、このセット状態に応じてゲート手段
を制御する割込マスク手段とを備える。また、デジタル
処理プロセッサは、ゲート手段を通過したクロック信号
によって割込起動がかけられたときに、基準サンプリン
グ周波数の周期のＮ（Ｎは２以上の整数）倍の期間内
で、基準サンプリング周波数に従う第１のデジタル信号
処理を１回、基準サンプリング周波数のＮ分の１のサン
プリング周波数に従う第２のデジタル信号処理をＮ回を
実行し、かつ、少なくともこれらの実行期間では、割込
マスク手段を割込不可状態にすることとした。

【００１２】ここで、クロック信号を分周して基準サン
プリング周波数の周期のＮ倍を周期とするフラグを発生
するフラグ発生手段を設け、デジタル処理プロセッサに
対して割込起動がかけられた場合、フラグが所定値のと
きにのみ帯域分割符号化処理を実行するようにすること
が好ましい。

【００１３】また、デジタル処理プロセッサからの出力
符号を、フラグに同期させる出力レジスタ手段を設ける
ことが好ましい。

【００１４】

【作用】従来、帯域分割符号化処理を複数のフェーズに
分けて各フェーズ毎に起動を掛けているために欠点が生
じていると考えらえる。そこで、本発明においては、フ
ェーズに関係なく帯域分割符号化処理を実行することと
した。この場合、一連の処理の周期は、基準サンプリン
グ周波数の周期の整数倍となる。従って、この１周期の
間には複数のクロック信号が発生する。各クロック信号
毎に一連の帯域分割符号化処理を起動することはできな
い。そこで、本発明においては、クロック信号の通過を
制御するゲート手段と、デジタル処理プロセッサによっ
て割込可能状態又は割込不可状態がセットされてセット
状態に応じてゲート手段の通過状態を制御する割込マス
ク手段とを設け、これらの動作によって、基準サンプリ
ング周波数の周期の整数倍の周期毎のクロック信号をゲ
ート手段を通過させて、デジタル処理プロセッサを割込
起動させることとした。

【００１５】ここで、所定数毎のクロック信号によって
割込起動が掛かるのでクロック信号だけによっては外部
装置との同期を確立することはできない。そこで、クロ
ック信号を分周して基準サンプリング周波数の周期の整
数倍を周期とするフラグを発生するフラグ発生手段を設
け、デジタル処理プロセッサがクロック信号によって割
込起動されてもフラグが所定値のときにのみ帯域分割符
号化処理を実行することとし、このフラグをも用いて外
部装置との同期を確立することが好ましい。さらに、出
力符号をフラグと同期させることで外部装置との同期確
立が正確なものとなる。

【００１６】

【実施例】（１）第１実施例 以下、本発明の第１実施例を図面を参照しながら詳述す
る。ここで、図１はこの第１実施例の構成を示すブロッ
ク図であり、図５はそのデジタル処理プロセッサによる
処理手順を示すフローチャートであり、図６は各部タイ
ミングチャートである。

【００１７】図１において、アナログ／デジタル変換さ
れた音声信号は、例えばＤ型フリップフロップ回路で構
成された入力レジスタ回路１０に入力される。この入力
レジスタ回路１０には、基準サンプリング周波数ｆs を
有するクロック信号ＣＫが入力され、入力レジスタ回路
１０は、このクロック信号ＣＫに基づいて音声信号を取
り込む。

【００１８】入力レジスタ回路１０にラッチされた音声
信号は、デジタル処理プロセッサ１１に与えられる。こ
のデジタル処理プロセッサ１１は、後述する図５に示す
ような帯域分割符号化方式に従う一連の処理を実行す
る。デジタル処理プロセッサ１１の割込入力端子ＩＮＴ
には、上述したクロック信号ＣＫがアンド回路でなるゲ
ート回路１２を介して与えられる。すなわち、開状態の
ゲート回路１２を通過したクロック信号ＣＫがデジタル
処理プロセッサ１１に与えられる。デジタル処理プロセ
ッサ１１はこのとき図５に示す一連の処理を起動する。

【００１９】また、デジタル処理プロセッサ１１は、セ
ット出力端子ＳＥＴ及びリセット出力端子ＲＥＳＥＴを
有し、これら端子は割込マスク回路１３のセット入力端
子Ｓ及びリセット入力端子Ｒに接続されている。デジタ
ル処理プロセッサ１１は、後述するように、一連の処理
の中で適宜セット信号やリセット信号を出力する。割込
マスク回路１３は、例えばＲＳ型フリップフロップ回路
で構成されているものである。割込マスク回路１３は、
論理“１”が割込不可状態を、論理“０”が割込可能状
態を意味する出力信号を上述したゲート回路１２に入力
する。

【００２０】これにより、ゲート回路１２は、開状態又
は閉状態に制御されてクロック信号ＣＫの通過を制御す
る。

【００２１】デジタル処理プロセッサ１１が一連の処理
で形成した出力符号は、例えばＤ型フリップフロップ回
路で構成された出力レジスタ回路１４に与えられる。デ
ジタル処理プロセッサ１１は、出力符号の送出に同期し
てライト信号も対応する出力レジスタ回路１４のクロッ
ク入力端子に与える。このようにして出力レジスタ回路
１４にラッチされた出力符号が、当該音声信号処理装置
からの出力符号として後段の回路に与えられる。

【００２２】次に、図５を用いて、デジタル処理プロセ
ッサ１１による処理を説明する。

【００２３】デジタル処理プロセッサ１１は、ゲート回
路１２を通過したクロック信号ＣＫが割込入力端子ＩＮ
Ｔに入力されると、図５に示した処理を開始し、まず、
割込マスク回路１３に対してセット信号を出力して割込
をマスクさせる（ステップ２００）。

【００２４】そして、帯域分割符号化方式に従う各種の
処理を順に実行する。すなわち、デジタル処理プロセッ
サ１１は、入力レジスタ回路１０にラッチされている入
力信号を取り込んだ後（ステップ２０１）、ＱＭＦ処理
（ステップ２０２）及び高域符号化処理（ステップ２０
３）を順に行なう。さらに続いて、デジタル処理プロセ
ッサ１１は、入力レジスタ回路１０にラッチされている
入力信号を取り込んだ後（ステップ２０４）、ＱＭＦ処
理（ステップ２０５）、低域符号化処理（ステップ２０
６）及び多重出力処理（ステップ２０７）を順に行な
う。

【００２５】このようにして帯域分割符号化方式に従う
各種の処理を順に実行し終えると、割込マスク回路１３
に対してリセット信号を出力して、割込不可状態を解除
させて次の割込起動を待受ける（ステップ２０８）。

【００２６】なお、従来のフェーズ０の処理に相当する
上述したステップ２０２及び２０３のＱＭＦ処理や高域
符号化処理には、多くのマイクロプログラムのステップ
数を割き、ステップ２０４の入力信号の読取り処理に入
る前には、当該一連の処理を起動したクロック信号の次
のクロック信号によって入力レジスタ回路１０がラッチ
動作を完了しているようになされている。

【００２７】次に、図６の各部タイミングチャートを用
いて、各種信号の変化を中心として動作を説明する。

【００２８】図６（Ａ）に示す基準サンプリング周波数
ｆs を有するあるクロック信号ＣＫがデジタル処理プロ
セッサ１１に入力されると、上述したようにデジタル処
理プロセッサ１１による一連の処理が起動されると共
に、割込マスク回路１３の出力信号は、図６（Ｂ）に示
すように割込不可状態となる。また、このときの図６
（Ｆ）に示す入力信号ＩＮ１が入力レジスタ回路１０に
取り込まれる。デジタル処理プロセッサ１１は、この直
前の入力信号ＩＮ０を取り込んだ後、ＱＭＦ処理及び高
域符号化処理を実行する。この高域符号化処理が終了す
る前に、次のクロック信号ＣＫが生じる。しかし、この
クロック信号ＣＫは、ゲート回路１２を通過することが
できず、このクロック信号ＣＫによってデジタル処理プ
ロセッサ１１が起動されることはない。他方、このクロ
ック信号ＣＫによっても、入力レジスタ回路１０は入力
信号ＩＮ１のラッチ動作を行なう。高域符号化処理が終
了すると、デジタル処理プロセッサ１１は、入力信号Ｉ
Ｎ１の取り込み、ＱＭＦ処理、低域符号化処理及び多重
出力処理を実行する。デジタル処理プロセッサ１１が出
力多重処理によって、図６（Ｇ）に示すように、出力符
号ＯＵＴ１を出力するときには、これと並行して出力レ
ジスタ回路１４に対する図６（Ｅ）に示すライト信号の
出力がなされる。これにより、出力レジスタ回路１４
は、出力符号ＯＵＴ１をラッチする。このような多重出
力処理を終了すると、デジタル処理プロセッサ１１は図
６（Ｂ）に示すように、割込マスク回路１３の出力信号
を割込可能状態にする。

【００２９】このような一連の処理が終了した後に与え
られる最初のクロック信号ＣＫによっては、再び、デジ
タル処理プロセッサ１１が起動され、上述と同様な処理
が実行される。

【００３０】ここで、デジタル処理プロセッサ１１は、
クロック信号ＣＫの２倍の周期で処理を行なっているこ
とになり、この周期に２回実行されるＱＭＦ処理は図６
（Ｃ）に示すようにクロック信号ＣＫの周期で実行し、
この周期に１回実行される高域符号化処理、低域符号化
処理及び多重出力処理は図６（Ｄ）に示すようにクロッ
ク信号ＣＫの２倍の周期で実行していることになる。

【００３１】従って、上述した第１実施例によれば、２
個のクロック信号ＣＫ毎にデジタル処理プロセッサ１１
を起動し、フェーズを意識することなく処理を実行させ
るようにしたので、デジタル処理プロセッサ１１のマイ
クロプログラムのステップ数を従来より多くすることが
でき、処理精度を向上させることができる。また、従来
におけるフェーズ０に相当する処理の時間をフェーズ１
に相当する処理の時間側にずらせることができ、デジタ
ル処理プロセッサ１１内のハードウエアの処理能力を十
分に生かせることができる。

【００３２】かくするにつき、ゲート回路１２を設けて
不要なクロック信号ＣＫがデジタル処理プロセッサ１１
に与えらえることを防止したので、上述した効果を得る
動作を確実なものとすることができる。

【００３３】（２）第２実施例 次に、本発明をステレオ音声信号の処理装置に適用した
第２実施例を図面を参照しながら詳述する。ここで、図
７はこの第２実施例の構成を示すブロック図であり、図
８はその各デジタル処理プロセッサの処理手順を示すフ
ローチャートであり、図９は各部タイミングチャートで
ある。

【００３４】図７において、アナログ／デジタル変換さ
れたＬチャンネル信号及びＲチャンネル信号はそれぞ
れ、例えばＤ型フリップフロップ回路で構成された対応
する入力レジスタ回路２０及び３０に入力される。これ
ら入力レジスタ回路２０及び３０には、基準サンプリン
グ周波数ｆs を有するクロック信号ＣＫが入力され、入
力レジスタ回路２０及び３０は、このクロック信号ＣＫ
に基づいてＬチャンネル信号又はＲチャンネル信号を取
り込む。

【００３５】入力レジスタ回路２０及び３０にラッチさ
れたＬチャンネル信号及びＲチャンネル信号はそれぞ
れ、対応するＬチャンネル用デジタル処理プロセッサ２
１又はＲチャンネル用デジタル処理プロセッサ３１に与
えられる。これらチャンネル用のデジタル処理プロセッ
サ２１、３１は、後述する図８に示すような帯域分割符
号化方式に従う一連の処理を実行する。両デジタル処理
プロセッサ２１及び３１の割込入力端子ＩＮＴには、上
述したクロック信号ＣＫが、アンド回路でなる対応する
ゲート回路２２又は３２を介して与えられる。すなわ
ち、開状態のゲート回路２２又は３２を通過したクロッ
ク信号ＣＫがデジタル処理プロセッサ２１又は３１に与
えられ、各デジタル処理プロセッサ２１、３１はこのと
き図８に示す処理を起動する。

【００３６】また、各デジタル処理プロセッサ２１、３
１は、セット出力端子ＳＥＴ及びリセット出力端子ＲＥ
ＳＥＴを有し、これら端子は対応する割込マスク回路２
３又は３３のセット入力端子Ｓ及びリセット入力端子Ｒ
に接続されている。各デジタル処理プロセッサ２１又は
３１は、後述するように、一連の処理の中で適宜セット
信号やリセット信号を出力する。各割込マスク回路２３
又は３３は、例えばＲＳ型フリップフロップ回路で構成
されているものである。各割込マスク回路２３又は３３
は、論理“１”が割込不可状態を、論理“０”が割込可
能状態を意味する出力信号を対応したゲート回路２２又
は３２に入力する。

【００３７】これにより、各ゲート回路２２、３２は、
開状態又は閉状態に制御されてクロック信号ＣＫの通過
を制御する。

【００３８】また、各デジタル処理プロセッサ２１、３
１はフラグ読取端子ＦＬＧＲＤを備えており、このフラ
グ読取端子ＦＬＧＲＤには、フラグ発生回路４０が発生
した符号化処理実行管理フラグＦＬＧが入力される。各
デジタル処理プロセッサ２１、３１は、このフラグＦＬ
Ｇの内容に応じて、帯域分割符号化処理を実際に実行し
たり実行しなかったりする。フラグ発生回路４０は例え
ばＤ型フリップフロップ回路を利用した１／２分周回路
でなる。フラグ発生回路４０は、上述したクロック信号
ＣＫを１／２分周することで上述したフラグＦＬＧを発
生する。

【００３９】なお、図示は省略しているが、フラグ発生
回路４０は、当該装置を有するシステムの電源投入時
に、他の装置と同期を取れる値にプリセットされるもの
であり、これ以降は上述したようにクロック信号ＣＫが
与えられる毎に分周処理してフラグを発生するものであ
る。

【００４０】各デジタル処理プロセッサ２１、３１から
出力された出力符号はそれぞれ、例えばＤ型フリップフ
ロップ回路で構成された対応する第１の出力レジスタ回
路２４又は３４に与えられる。各デジタル処理プロセッ
サ２１、３１は、出力符号の送出に同期してライト信号
も対応する第１の出力レジスタ回路２４又は３４のクロ
ック入力端子に与える。

【００４１】このようにして各第１の出力レジスタ回路
２４、３４にラッチされた出力符号はそれぞれ、例えば
Ｄ型フリップフロップ回路で構成された対応する第２の
出力レジスタ回路２５又は３５に与えられる。各第２の
出力レジスタ回路２５又は３５のクロック入力端子に
は、上述したフラグ発生回路４０が出力したフラグＦＬ
Ｇが与えらえる。これにより、各第２の出力レジスタ回
路２５又は３５は、フラグＦＬＧのタイミングに基づい
て出力符号をラッチする。このようにラッチされたＬチ
ャンネル及びＲチャンネルの出力符号が、当該音声信号
処理装置からの出力符号として後段の回路に与えられ
る。

【００４２】なお、クロック信号ＣＫやフラグＦＬＧ
は、図示は省略しているが、外部装置に同期用として供
給されるものである。

【００４３】次に、図８を用いて、各デジタル処理プロ
セッサ２１、３１の処理を説明する。なお、各デジタル
処理プロセッサ２１、３１の処理は同様であるので、区
別することなく説明する。

【００４４】デジタル処理プロセッサ２１又は３１は、
ゲート回路２２又は３２を通過したクロック信号ＣＫが
割込入力端子ＩＮＴに入力されると、図８に示した処理
を開始し、まず、フラグ発生回路４０が発生したフラグ
ＦＬＧを取り込んでその内容を判定する（ステップ３０
０、３０１）。フラグＦＬＧが論理“０”であると、処
理を直ちに終了して次の割込起動を待受ける。

【００４５】他方、フラグＦＬＧが論理“１”である
と、第１実施例の場合と同様な一連の処理を行なう。す
なわち、割込マスク回路２３又は３３に対してセット信
号を出力して割込をマスクさせ（ステップ３０２）、そ
の後に、デジタル処理プロセッサ２１又は３１は、入力
レジスタ回路２０又は３０にラッチされている入力信号
を取り込んだ後（ステップ３０３）、ＱＭＦ処理（ステ
ップ３０４）及び高域符号化処理（ステップ３０５）を
順に行ない、さらに続いて、デジタル処理プロセッサ２
１又は３１は、入力レジスタ回路２０又は３０にラッチ
されている入力信号を取り込んだ後（ステップ３０
６）、ＱＭＦ処理（ステップ３０７）、低域符号化処理
（ステップ３０８）及び多重出力処理（ステップ３０
９）を順に行ない、最後に、割込マスク回路２３又は３
３に対してリセット信号を出力して、割込不可状態を解
除させて次の割込起動を待受ける（ステップ３１０）。

【００４６】従って、この第２実施例の場合、起動割込
みのマスク制御だけでなく、フラグＦＬＧによっても帯
域分割符号化処理の実行を制御している。

【００４７】次に、図９の各部タイミングチャートを用
いて、各種信号の変化を中心として動作を説明する。

【００４８】図９（Ａ）に示す基準サンプリング周波数
ｆs を有するあるクロック信号ＣＫがデジタル処理プロ
セッサ２１又は３１に入力されると、上述したようにデ
ジタル処理プロセッサ２１又は３１による一連の処理が
起動されると共に、割込マスク回路２３又は３３の出力
信号は、図９（Ｃ）に示すように割込不可状態となる。
また、このときの図９（Ｈ）に示す入力信号ＩＮ１が入
力レジスタ回路２０又は３０に取り込まれ、図９（Ｂ）
に示すフラグＦＬＧは論理“０”から“１”に反転す
る。

【００４９】デジタル処理プロセッサ２１又は３１は、
割込起動があるとまずフラグＦＬＧを判別するが、論理
“１”であるので、入力信号ＩＮ１を取り込んだ後、Ｑ
ＭＦ処理及び高域符号化処理を実行する。この高域符号
化処理が終了する前に、次のクロック信号ＣＫが生じ
る。しかし、このクロック信号ＣＫは、ゲート回路２２
又は３２を通過することができず、この信号によってデ
ジタル処理プロセッサ２１又は３１が起動されることは
ない。他方、このクロック信号ＣＫによっても、入力レ
ジスタ回路２０又は３０は入力信号ＩＮ２のラッチ動作
を行なう。高域符号化処理が終了すると、デジタル処理
プロセッサ２１又は３１は、入力信号ＩＮ２の取り込
み、ＱＭＦ処理、低域符号化処理及び多重出力処理を実
行する。デジタル処理プロセッサ２１又は３１が出力多
重処理によって、出力符号ＯＵＴ１を出力するときに
は、これと並行して第１の出力レジスタ回路２４又は３
４に対する図９（Ｆ）に示すライト信号の出力がなされ
る。これにより、第１の出力レジスタ回路２４又は３４
は出力符号ＯＵＴ１をラッチする。このような多重出力
処理を終了すると、デジタル処理プロセッサ２１又は３
１は図９（Ｃ）に示すように、割込マスク回路２３又は
３３の出力信号を割込可能状態にする。

【００５０】なお、第１の出力レジスタ回路２４又は３
４にラッチされた出力符号は、フラグＦＬＧの立上がり
によって第２の出力レジスタ回路２５又は３５にラッチ
され、かくして、最終的な出力符号は図９（Ｇ）に示す
ようにフラグＦＬＧに同期したもの（従ってクロック信
号ＣＫに同期したもの）となる。

【００５１】このような一連の処理が終了した後に与え
られる最初のクロック信号ＣＫのパルスによっては、再
び、デジタル処理プロセッサ２１又は３１が起動され、
上述と同様な処理が実行される。

【００５２】ここで、デジタル処理プロセッサ２１又は
３１は、クロック信号ＣＫの２倍の周期で処理を行なっ
ていることになり、この周期に２回実行されるＱＭＦ処
理は図９（Ｄ）に示すようにクロック信号ＣＫの周期で
実行し、この周期に１回実行される高域符号化処理、低
域符号化処理及び多重出力処理は図９（Ｅ）に示すよう
にクロック信号ＣＫの２倍の周期で実行していることに
なる。

【００５３】従って、上述した第２実施例によっても、
２個のクロック信号ＣＫ毎にデジタル処理プロセッサ２
１又は３１を起動し、フェーズを意識することなく処理
を実行させるようにしたので、デジタル処理プロセッサ
２１又は３１のマイクロプログラムのステップ数を従来
より多くすることができ、処理精度を向上させることが
できる。また、従来におけるフェーズ０に相当する処理
の時間をフェーズ１に相当する処理の時間側にずらせる
ことができ、デジタル処理プロセッサ２１又は３１内の
ハードウエアの処理能力を十分に生かせることができ
る。

【００５４】かくするにつき、ゲート回路２２又は３２
を設けて不要なクロック信号がデジタル処理プロセッサ
２１又は３１に与えらえることを防止したので、上述し
た効果を得る動作を確実なものとすることができる。

【００５５】また、ノイズ等、不要なクロック信号が、
誤ってデジタル処理プロセッサ２１又は３１に与えらえ
るときにはフラグＦＬＧによって帯域分割符号化処理を
実行させないようにしたので、誤動作を防止できると共
に、デジタル処理プロセッサ２１又は３１の処理位相を
確実なものとすることができる。すなわち、外部装置と
同期した帯域分割符号化処理を実行させることができ
る。また、一旦位相同期が乱れたとしても直ちに復旧す
ることができる。

【００５６】さらに、第２の出力レジスタ回路２５及び
３５を設けて、出力符号をクロック信号ＣＫから形成さ
れたフラグＦＬＧに同期させるようにしたので、出力符
号の位相をも外部装置と同期させることができる。この
ことはまた、Ｌチャンネル信号に対する出力符号と、Ｒ
チャンネル信号に対する出力符号とを同期させているこ
とを意味する。

【００５７】（３）他の実施例 なお、本発明は、帯域分割符号化方式に従うデジタル処
理プロセッサを有する音声信号処理装置に広く適用でき
るものである。すなわち、各帯域信号に対する具体的な
符号化方式は限定されるものではない。また、帯域分割
数も上記実施例のような２分割に限定されるものではな
い。さらに、ステレオ音声信号の処理を対象とするもの
に限定されるものではない。

【００５８】また、デジタル処理プロセッサがセット信
号及びリセット信号を出力するタイミングは、上記実施
例のものに限定されるものではなく、要は、帯域分割符
号化処理の実行中に到来するクロック信号をマスクでき
るタイミングで出力すれば良い。

【００５９】

【発明の効果】以上のように、第１の本発明（請求項１
が対応）によれば、基準サンプリング周波数を有するク
ロック信号に基づいて、入力音声信号をラッチしてデジ
タル処理プロセッサに与える入力レジスタ手段と、クロ
ック信号が供給されるゲート手段と、デジタル処理プロ
セッサによって割込可能状態又は割込不可状態が選択的
にセットされ、このセット状態に応じてゲート手段を制
御する割込マスク手段とを備えると共に、デジタル処理
プロセッサは、ゲート手段を通過したクロック信号によ
って割込起動がかけられたときに、基準サンプリング周
波数の周期のＮ（Ｎは２以上の整数）倍の期間内で、基
準サンプリング周波数に従う第１のデジタル信号処理を
１回、基準サンプリング周波数のＮ分の１のサンプリン
グ周波数に従う第２のデジタル信号処理をＮ回を実行
し、かつ、少なくともこれらの実行期間では、割込マス
ク手段を割込不可状態にするので、デジタル処理プロセ
ッサが異なるサンプリング周波数に従う複数のデジタル
信号処理を実行するものであっても、デジタル処理プロ
セッサの処理能力及び処理精度を向上させることができ
る音声信号処理装置を実現できる。

【００６０】また、第２の本発明（請求項２が対応）に
よれば、第１の本発明の構成に加えて、クロック信号を
分周して基準サンプリング周波数の周期の整数倍を周期
とするフラグを発生するフラグ発生手段を設け、デジタ
ル処理プロセッサがこのフラグが所定値のときにのみ帯
域分割符号化方式に従う処理を開始するようにしたの
で、第１の本発明の効果に加えて、外部ノイズ等による
処理位相の乱れから容易に復旧させることができ、安定
した出力位相を実現することができる。

【図面の簡単な説明】

【図１】第１実施例の構成を示すブロック図である。

【図２】音声信号処理装置の基本的な機能構成を示すブ
ロック図である。

【図３】デジタル処理プロセッサを用いた従来の処理例
を時間軸上で示した説明図である。

【図４】図３の処理の手順を示すフローチャートであ
る。

【図５】上記第１実施例のデジタル処理プロセッサによ
る処理を示すフローチャートである。

【図６】上記第１実施例の各部タイミングチャートであ
る。

【図７】第２実施例の構成を示すブロック図である。

【図８】上記第２実施例のデジタル処理プロセッサによ
る処理を示すフローチャートである。

【図９】上記第２実施例の各部タイミングチャートであ
る。

【符号の説明】

１１…デジタル処理プロセッサ、１２…ゲート回路、１
３…割込マスク回路、１４…出力レジスタ回路、ＣＫ…
基準サンプリング周波数を有するクロック信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−114999（ＪＰ，Ａ) 特開 昭59−146325（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 7/30 G10H 7/00 H03M 1/12 G10L 1/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力された音声信号に対して帯域分割符
   号化方式に従う処理を実行するデジタル処理プロセッサ
   を備えた音声信号処理装置において、基準サンプリング周波数を有するクロック信号に基づい
   て、入力音声信号をラッチして上記デジタル処理プロセ
   ッサに与える入力レジスタ手段と、 上記クロック信号が供給される ゲート手段と、 上記デジタル処理プロセッサによって割込可能状態又は
   割込不可状態が選択的にセットされ、このセット状態に
   応じて上記ゲート手段を制御する割込マスク手段とを備
   えると共に、 上記デジタル処理プロセッサは、上記ゲート手段を通過
   したクロック信号によって割込起動がかけられたとき
   に、上記基準サンプリング周波数の周期のＮ（Ｎは２以
   上の整数）倍の期間内で、上記基準サンプリング周波数
   に従う第１のデジタル信号処理を１回、上記基準サンプ
   リング周波数のＮ分の１のサンプリング周波数に従う第
   ２のデジタル信号処理をＮ回を実行し、かつ、少なくと
   もこれらの実行期間では、上記割込マスク手段を割込不
   可状態にする ことを特徴とした音声信号処理装置。
2. 【請求項２】 上記クロック信号を分周して上記基準サ
   ンプリング周波数の周期のＮ倍を周期とするフラグを発
   生するフラグ発生手段を設け、 上記デジタル処理プロセッサに対して割込起動がかけら
   れた場合、上記フラグが所定値のときにのみ帯域分割符
   号化処理を実行するようにしたことを特徴とする請求項
   １に記載の音声信号処理装置。
3. 【請求項３】 上記デジタル処理プロセッサからの出力
   符号を、上記フラグに同期させる出力レジスタ手段を設
   けたことを特徴とする請求項２に記載の音声信号処理装
   置。