JP3077197B2

JP3077197B2 - Semiconductor device

Info

Publication number: JP3077197B2
Application number: JP02326934A
Authority: JP
Inventors: 明男中山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-27
Filing date: 1990-11-27
Publication date: 2000-08-14
Anticipated expiration: 2015-08-14
Also published as: JPH04192912A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体装置、時にリングオッシレータに関
するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor device, and sometimes to a ring oscillator.

[Conventional technology]

第３図は従来のリングオッシレータにおけるCMOSイン
バータ１段構造を示す断面図である。FIG. 3 is a sectional view showing a one-stage structure of a CMOS inverter in a conventional ring oscillator.

図において、（１）はインバータへの入力電圧Vin、
（２）はGND電極、（３）はインバータの出力Vout、
（４）は電源電圧V_CC、（５）はＮチャンネルMOSトラン
ジスタのソース、（６）はＮチャンネルMOSトランジス
タのゲート酸化膜、（７）はゲート電極、（８）はドレ
イン、（９）はＰチャンネルMOSトランジスタのドレイ
ン、（10）はＰチャンネルMOSトランジスタのゲート酸
化膜、（11）はゲート電極、（12）はソース、（13）は
Ｎ−ウエル（15）中のＮ型拡散層で、電源電圧V
_CC（４）に接続されている。（14）はP^-ウエル、（16）
はP^-基板、（27）はP^-基板（16）中に設けられたP⁺拡散
層で、基板バイアス電圧V_BB（29）が印加されている。
これが従来のCMOSインバータで、このCMOSインバータを
用いてリングオッシレータを構成したものが第２図であ
る。図において、（17）〜（21）はＰチャンネルMOSト
ランジスタ、（22）〜（26）はＮチャンネルMOSトラン
ジスタである。In the figure, (1) is the input voltage Vin to the inverter,
(2) is the GND electrode, (3) is the output Vout of the inverter,
(4) is the power supply voltage V _CC , (5) is the source of the N-channel MOS transistor, (6) is the gate oxide film of the N-channel MOS transistor, (7) is the gate electrode, (8) is the drain, and (9) is The drain of a P-channel MOS transistor, (10) a gate oxide film of a P-channel MOS transistor, (11) a gate electrode, (12) a source, and (13) an N-type diffusion layer in an N-well (15). , Power supply voltage V
Connected to _CC (4). (14) P ^- well, (16)
The P ^- substrate (27) P ^- with P ⁺ diffusion layer provided in the substrate (16), the substrate bias voltage V _BB (29) is applied.
FIG. 2 shows a conventional CMOS inverter in which a ring oscillator is formed using this CMOS inverter. In the figure, (17) to (21) are P-channel MOS transistors, and (22) to (26) are N-channel MOS transistors.

次に動作について説明する。第２図において、トラン
ジスタ（17）及び（22）のゲートに、Highレベルの入力
があると、その出力はLowレベルとなって、その出力が
トランジスタ（18）及び（23）の入力となり、その出力
はHighとなる。従ってトランジスタ（19）、（24）の入
力はHighとなり、出力はLowとなる。このインバータは
奇数段設けられているため、第２図のようにトランジス
タ（21）、（26）の出力をトランジスタ（17）及び（2
2）の入力とすると、最初Highレベルであったものが、L
owレベルの入力に変わる。リングオッシレータではトラ
ンジスタ（17）、及び（22）の入力が、周期的にHighか
らLow、LowからHighへと変化する。Next, the operation will be described. In FIG. 2, when a high level input is present at the gates of the transistors (17) and (22), the output thereof becomes a low level, and the output becomes an input of the transistors (18) and (23). The output becomes High. Therefore, the inputs of the transistors (19) and (24) become High, and the outputs become Low. Since this inverter is provided in an odd number of stages, the outputs of the transistors (21) and (26) are connected to the transistors (17) and (2) as shown in FIG.
Assuming the input of 2), what was initially at the High level becomes L
Changes to ow level input. In the ring oscillator, the inputs of the transistors (17) and (22) periodically change from High to Low and from Low to High.

[Problems to be solved by the invention]

従来の半導体装置は以上のように構成されていたの
で、リングオッシレータの発振周期は電源電圧V_CCや基
板バイアス電源V_BB、トランジスタのゲート長や、ゲー
ト巾によって変化し、従来の半導体記憶装置ではＮチャ
ンネルトランジスタのバックゲートには、基板バイアス
電圧V_BBが印加されているが、この基板バイアス電圧V_BB
は、基板上に設けられたバイアス電圧発生回路で作って
いるため、プロセスのばらつきや温度による影響を受
け、従って基板バイアス電圧の値がばらつくため、リン
グオッシレータの発振周期もばらついてくるという問題
点があった。Since the conventional semiconductor device is configured as described above, the oscillation cycle of the ring oscillator changes according to the power supply voltage V _CC , the substrate bias power supply V _BB , the gate length and the gate width of the transistor, and the conventional semiconductor memory device in the back gate of the N-channel transistors, but the substrate bias voltage V _BB is applied, the substrate bias voltage V _BB
Is made by the bias voltage generation circuit provided on the substrate, it is affected by process variations and temperature. There was a point.

この発明は上記の様な問題点を解決するためになされ
たもので、リングオッシレータの発振周期のばらつきを
小さくすることができる半導体装置を得ることを目的と
する。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to obtain a semiconductor device capable of reducing variation in the oscillation cycle of a ring oscillator.

[Means for solving the problem]

この発明に係る半導体装置は、奇数段のインバータで
構成されるリングオッシレータを有する半導体装置であ
って、第１のＰ型領域と、前記インバータを構成するＮ
型トランジスタが形成される第２のＰ型領域と、前記イ
ンバータを構成するＰ型トランジスタが形成されるＮ型
領域とを備え、前記第１のＰ型領域と前記第２のＰ型領
域は相互に隣接せず、前記第１のＰ型領域には前記半導
体装置に設けられたバイアス電圧発生回路で作られる電
圧が与えられ、前記第２のＰ型領域にはGND電圧が与え
られるものである。A semiconductor device according to the present invention is a semiconductor device having a ring oscillator composed of an odd number of stages of inverters, comprising a first P-type region and an N constituting the inverter.
A second P-type region in which a P-type transistor is formed, and an N-type region in which a P-type transistor forming the inverter is formed, wherein the first P-type region and the second P-type region are mutually A voltage generated by a bias voltage generating circuit provided in the semiconductor device is applied to the first P-type region, and a GND voltage is applied to the second P-type region. .

〔作用〕この発明における半導体装置は、基板バイアス電圧V
_BBの影響を受けないＮチャンネルMOSトランジスタとＰ
チャンネルMOSトランジスタでCMOSインバータを構成し
て、このインバータを奇数段接続してリングオッシレー
タを構成したので、リングオッシレータの発振周期がV
_BBの影響を受けず安定する。[Operation] In the semiconductor device according to the present invention, the substrate bias voltage V
N-channel MOS transistor and P not affected by _BB
Since a CMOS inverter is composed of channel MOS transistors and this inverter is connected in an odd number of stages to form a ring oscillator, the oscillation cycle of the ring oscillator is V
Stable without being affected by _BB .

〔Example〕

以下この発明の一実施例を図について説明する。第１
図において、図中符号（１）〜（16）は前記従来のもの
と全く同一であるのでその説明は省略する。（28）はＰ
−ウエル（14）中に設けたP⁺拡散層で、GND（２）とＰ
−ウエル（14）に接続される。（29）は基板バイアス電
圧V_BBである。第２図は前記従来のものでも述べたがリ
ングオッシレータで、図は従来と全く同じである。ただ
し、１つのインバータの構成が第１図のものとなるだけ
である。An embodiment of the present invention will be described below with reference to the drawings. First
In the figure, reference numerals (1) to (16) in the figure are completely the same as those of the conventional one, so that the description thereof will be omitted. (28) is P
− P ⁺ diffusion layer provided in the well (14).
Connected to the well (14); (29) is the substrate bias voltage _VBB . FIG. 2 shows a ring oscillator as described in the above-mentioned conventional one, and the figure is exactly the same as the conventional one. However, the configuration of one inverter is only that of FIG.

次に動作について説明する。基本的なリングオッシレ
ータの動作は前記従来のものと同一である。第１図にお
いて、ＮチャンネルMOSトランジスタは、Ｐ−ウエル（1
4）中に形成される。このＰ−ウエル（14）はP⁺拡散層
（28）を通じ、GND（２）に固定される。このＰ−ウエ
ル（14）は、Ｎウエル（15）中に形成され、Ｎ−ウエル
が、N⁺拡散層（13）を通じ、Vcc（４）に固定される。P
^-基板（16）はP⁺拡散層（27）を通じV_BB（29）に固定さ
れる。ここでＰ−ウエル（14）はP^-基板（16）とＮ−ウ
エル（15）によって分離され、その電位はGNDレベルと
なる。従って、Ｎチャンネルトランジスタのバックゲー
トはGNDレベルであるため基板電位V_BB（29）の影響を受
けない。このＮチャンネルトランジスタをCMOSインバー
タに用いることによって、リングオッシレータの発振周
期は、基板電位の影響を受けず安定する。Next, the operation will be described. The basic operation of the ring oscillator is the same as the conventional one. In FIG. 1, the N-channel MOS transistor is a P-well (1
4) formed during. This P-well (14) is fixed to GND (2) through a P ⁺ diffusion layer (28). The P-well (14) is formed in the N-well (15), and the N-well is fixed to Vcc (4) through the N ⁺ diffusion layer (13). P
^The substrate (16) is fixed to V _BB (29) through the P ⁺ diffusion layer (27); Here, the P-well (14) is separated by the P ^- substrate (16) and the N-well (15), and its potential is at the GND level. Therefore, since the back gate of the N-channel transistor is at the GND level, it is not affected by the substrate potential V _BB (29). By using this N-channel transistor in a CMOS inverter, the oscillation cycle of the ring oscillator is stabilized without being affected by the substrate potential.

〔The invention's effect〕

以上の様にこの発明によれば、リングオッシレータの
発振周期が、基板バイアス電圧V_BBの影響を受けず、安
定するという効果がある。According to the present invention as described above, the oscillation period of the ring oscillator is not affected by the substrate bias voltage V _BB, it has the effect of stabilizing.

[Brief description of the drawings]

第１図はこの発明の一実施例であるリングオッシレータ
におけるCMOSインバータの断面図、第２図は従来及びこ
の発明共通のリングオッシレータの回路図、第３図は従
来のリングオッシレータにおけるCMOSインバータの断面
図である。図において、（１）は入力電圧Vin、（２）
はGND、（３）は出力電圧Vout、（４）は電源電圧V_CC、
（５）、（８）、（13）はN⁺拡散層、（９）、（12）、
（27）、（28）はP⁺拡散層、（６）、（10）はトランジ
スタのゲート酸化膜、（７）、（11）はゲート電極、
（14）はＰ−ウエル、（15）はＮ−ウエル、（16）はP^-
基板を示す。なお、図中、同一符号は同一、または相当
部分を示す。FIG. 1 is a sectional view of a CMOS inverter in a ring oscillator according to one embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional ring oscillator common to the present invention and FIG. 3 is a CMOS circuit in a conventional ring oscillator. It is sectional drawing of an inverter. In the figure, (1) is the input voltage Vin, (2)
Is GND, (3) is the output voltage Vout, (4) is the power supply voltage V _CC ,
(5), (8), (13) are N ⁺ diffusion layers, (9), (12),
(27) and (28) are P ⁺ diffusion layers, (6) and (10) are gate oxide films of transistors, (7) and (11) are gate electrodes,
(14) is P- well, (15) N- well, (16) P ^-
1 shows a substrate. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims

(57) [Claims]

1. A semiconductor device having a ring oscillator including an odd number of stages of inverters, wherein the semiconductor device includes a first P-type region and an N-type transistor forming the inverter. 2 P-type regions, and an N-type region in which a P-type transistor constituting the inverter is formed, wherein the first P-type region and the second P-type region are not adjacent to each other, A semiconductor device, wherein a voltage generated by a bias voltage generation circuit provided in the semiconductor device is applied to one P-type region, and a GND voltage is applied to the second P-type region.