JP3077139B2

JP3077139B2 - Solid-state imaging device

Info

Publication number: JP3077139B2
Application number: JP63031384A
Authority: JP
Inventors: 潤長谷川; 徳治石田; 寿夫糊田
Original assignee: ミノルタ株式会社
Priority date: 1988-02-10
Filing date: 1988-02-10
Publication date: 2000-08-14
Anticipated expiration: 2015-08-14
Also published as: JPH01205679A

Description

【発明の詳細な説明】＜産業上の利用分野＞この発明は、カメラの自動焦点検出装置などに用いら
れる固体撮像装置に関する。Description: TECHNICAL FIELD The present invention relates to a solid-state imaging device used for an automatic focus detection device of a camera.

＜従来の技術＞固体撮像装置においては、光電変換部に発生した電荷
を蓄積部に蓄積して積分を行なうが、その積分時間は光
電変換部に入射する光量に応じて調節する必要がある。
そのため、固体撮像装置は光電変換部に照射される光量
をモニタする輝度モニタ用フォトダイオードを備えてい
る。<Prior Art> In a solid-state imaging device, charge generated in a photoelectric conversion unit is accumulated in a storage unit and integration is performed. The integration time needs to be adjusted according to the amount of light incident on the photoelectric conversion unit.
Therefore, the solid-state imaging device includes a luminance monitoring photodiode that monitors the amount of light emitted to the photoelectric conversion unit.

そして、従来、このような固体撮像装置は、整列した
画素に対応して整列された光電変換部のうちの使用画素
に対応する一部に照射される光量をモニタするフォトダ
イオードを設けて、使用画素の一部の出力のみをモニタ
して、積分時間を定めるようにしたものがある（特開昭
60−125817号公報）。Conventionally, such a solid-state imaging device is provided with a photodiode for monitoring the amount of light emitted to a part corresponding to a used pixel among the photoelectric conversion units aligned corresponding to the aligned pixels. There is one in which only an output of a part of a pixel is monitored to determine an integration time (Japanese Patent Laid-Open No.
No. 60-125817).

＜発明が解決しようとする課題＞しかしながら、上記従来の固体撮像装置では、使用画
素すなわち有効画素領域の一部の出力のみをフォトダイ
オードでモニタしているため、光電変換部の使用画素全
体の出力レベルをモニタすることができないという問題
がある。<Problems to be Solved by the Invention> However, in the above-described conventional solid-state imaging device, only the output of a part of the used pixel, that is, the effective pixel area is monitored by the photodiode, and thus the output of the entire used pixel of the photoelectric conversion unit is output. There is a problem that the level cannot be monitored.

また、光電変換部の使用画素領域全体をモニタするた
めに、画素に対応して整列された光電変換部の整列方向
を長手方向としてフォトダイオードを配置し、そして、
システム上使用しない不使用画素に対応する箇所にはフ
ォトダイオードを形成せず、使用画素に対応する両フォ
トダイオードを金属配線で接続する構造のものも考えら
れている。In addition, in order to monitor the entire use pixel area of the photoelectric conversion unit, a photodiode is arranged with the alignment direction of the photoelectric conversion unit aligned with the pixel as the longitudinal direction, and
A structure in which a photodiode is not formed at a position corresponding to an unused pixel that is not used in the system and both photodiodes corresponding to the used pixel are connected by metal wiring has been considered.

しかし、このようにフォトダイオードを金属配線で接
続した場合、フォトダイオードと金属配線とのコンタク
ト部分で暗時出力が増大するという問題がある。However, when the photodiodes are connected by metal wiring in this way, there is a problem that the dark output increases at the contact portion between the photodiode and the metal wiring.

そこで、この発明の目的は、使用画素に対応する光電
変換部全体をモニタすることができて、確実に使用画素
領域の平均出力レベルをモニタでき、しかもフォトダイ
オードを金属配線で接続する必要がなくて暗時出力を低
減することができる固体撮像装置を提供することにあ
る。Therefore, an object of the present invention is to monitor the entire photoelectric conversion unit corresponding to a used pixel, to reliably monitor an average output level of a used pixel area, and to eliminate the need to connect a photodiode with a metal wiring. To provide a solid-state imaging device capable of reducing the dark output.

＜課題を解決するための手段＞上記目的を達成するため、この発明の固体撮像装置
は、第1,2図に例示するように、システム上使用しない
不使用画素とシステム上使用する使用画素とからなる整
列された複数の画素に対応して整列させられ、入射光の
照度に応じて電荷を発生する複数の光電変換部（PD）
と、上記各光電変換部（PD）からの電荷を蓄積する蓄積
部（ST）と、上記画素の整列方向を長手方向として配置
され、入射光の照度に応じて電荷を発生して上記光電変
換部（PD）に照射される光量をモニタすると共に、上記
不使用画素に対応する出力が得られる部分が遮光されて
いる輝度モニタ手段（９）と、上記輝度モニタ手段
（９）の出力に基づいて輝度を判定する輝度判定手段
（24）と、上記輝度判定手段（24）からの出力に基づい
て、上記光電変換部（PD）からの電荷を蓄積部（ST）で
蓄積する積分時間を制御する積分時間制御部（20）とを
備えたことを特徴としている。<Means for Solving the Problems> In order to achieve the above object, the solid-state imaging device according to the present invention includes, as illustrated in FIGS. 1 and 2, unused pixels not used in the system and used pixels used in the system. A plurality of photoelectric conversion units (PD) that are aligned according to a plurality of aligned pixels and generate charges according to the illuminance of incident light
A storage unit (ST) for storing charges from each of the photoelectric conversion units (PD); and a storage unit (ST) that is arranged with the pixel alignment direction as a longitudinal direction and generates charges in accordance with the illuminance of incident light to perform the photoelectric conversion. A luminance monitor means (9) for monitoring the amount of light radiated to the section (PD) and shielding a portion from which an output corresponding to the unused pixel is obtained, based on the output of the luminance monitor means (9); (24) for controlling the integration time for accumulating the electric charge from the photoelectric conversion unit (PD) in the accumulation unit (ST) based on the output from the luminance judgment unit (24). And an integration time control unit (20).

＜作用＞光電変換部（PD）に光が照射されると、その光量に応
じた電荷が発生し、蓄積部（ST）に蓄えられる。<Operation> When light is irradiated to the photoelectric conversion unit (PD), charges corresponding to the light amount are generated and stored in the storage unit (ST).

一方、輝度モニタ手段（９）は光電変換部（PD）の整
列方向すなわち画素の整列方向を長手方向にして配置さ
れ、システム上使用しない不使用画素に対応する部分が
遮光されている。したがって、輝度モニタ手段（９）は
光電変換部（PD）の使用画素領域に照射される光量をモ
ニタし、使用画素領域の平均出力レベルを正確にモニタ
することになる。また、上記不使用画素に対応する部分
は遮光されているため、輝度モニタ手段（９）のこの部
分からは出力がなく、また、従来のように金属配線で輝
度モニタ手段同志を接続することがないので、暗時出力
が低減される。On the other hand, the luminance monitor means (9) is arranged with the longitudinal direction of the arrangement direction of the photoelectric conversion units (PD), that is, the arrangement direction of the pixels, and portions corresponding to unused pixels not used in the system are shielded from light. Therefore, the luminance monitor means (9) monitors the amount of light applied to the used pixel area of the photoelectric conversion unit (PD), and accurately monitors the average output level of the used pixel area. Further, since the portion corresponding to the unused pixels is shielded from light, there is no output from this portion of the luminance monitor means (9), and the luminance monitor means can be connected to each other by metal wiring as in the prior art. As a result, the dark output is reduced.

輝度判定手段（24）は輝度モニタ手段（９）の出力に
基づいて光電変換部（PD）に照射される光量を判定し、
この輝度判定手段（24）からの出力に基づいて、積分時
間制御部（20）は蓄積部（ST）における光電変換部（P
D）からの電荷を蓄積する積分時間を制御する。The luminance determining means (24) determines the amount of light applied to the photoelectric conversion unit (PD) based on the output of the luminance monitoring means (9),
Based on the output from the luminance judging means (24), the integration time control section (20) sets the photoelectric conversion section (P
Control the integration time to accumulate the charge from D).

＜実施例＞以下、この発明を図示の実施例により詳細に説明す
る。<Example> Hereinafter, the present invention will be described in detail with reference to an illustrated example.

まず、第１実施例について説明する。第１図にCCDと
して作製されたイメージセンサ（13）の構成を示す。
（１）は入射する光量に応じた電荷を発生する複数の光
電変換手段としてのフォトダイオード（PD）からなるフ
ォトダイオードアレイ、（ST）はフォトダイオード（P
D）により発生する電荷を蓄積する蓄積部、（BG）はフ
ォトダイオード（PD）と蓄積部（ST）の間に設けられた
ゲートである電界効果トランジスタ（以下、FETとい
う。）からなるバリアゲートであり、このバリアゲート
（BG）は電圧印加時にはフォトダイオード（PD）と蓄積
部（ST）を接続して、フォトダイオード（PD）で発生し
た電荷を蓄積部（ST）へ流入させる一方、電圧を印加し
ない時にはフォトダイオード（PD）と蓄積部（ST）を分
析し、フォトダイオード（PD）で発生した電荷の蓄積部
（ST）への流入を中止する。また、（RG）は二相駆動に
より図面左から右へ電荷の転送を行う転送レジスタ、
（SH）は蓄積部（ST）と転送レジスタ（RG）との間に設
けられたゲートであるFETからなる移送ゲートである。
この移送ゲート（SH）は電圧印加時には蓄積部（ST）と
転送レジスタ（RG）とを接続して、蓄積部（ST）に蓄積
された電荷を転送レジスタ（RG）へ移送する一方、電圧
を印加しない時には蓄積部（ST）と転送レジスタ（RG）
を分断し、蓄積部（ST）に蓄積された電荷が転送レジス
タ（RG）へ流入しないようにする。また、（RGICG）は
ゲートであるFETからなる積分クリアゲートである。こ
の積分クリアゲート（RGICG）は、電圧印加時には転送
レジスタ（RG）とオーバーフロードレイン（OD1）を接
続して、積分に先立ち、各画素のフォトダイオード（P
D）および蓄積部（ST）の不要電荷を転送レジスタ（R
G）からオーバーフロードレイン（OD1）へ排出する。上
記オーバーフロードレイン（ODl）は電源電圧ＶDDに接
続され、最も低いポテンシャルになっている。First, a first embodiment will be described. FIG. 1 shows the configuration of an image sensor (13) manufactured as a CCD.
(1) is a photodiode array composed of a plurality of photodiodes (PD) as photoelectric conversion means for generating electric charges according to the amount of incident light, and (ST) is a photodiode (P).
D) A storage section for storing the charges generated by (D), a barrier gate composed of a field effect transistor (hereinafter referred to as FET) which is a gate provided between the photodiode (PD) and the storage section (ST). The barrier gate (BG) connects the photodiode (PD) to the storage unit (ST) when a voltage is applied, and allows the charge generated by the photodiode (PD) to flow into the storage unit (ST) while the voltage is applied. When is not applied, the photodiode (PD) and the storage unit (ST) are analyzed, and the flow of the charge generated by the photodiode (PD) into the storage unit (ST) is stopped. Also, (RG) is a transfer register that transfers charges from left to right in the drawing by two-phase driving,
(SH) is a transfer gate composed of an FET which is a gate provided between the storage section (ST) and the transfer register (RG).
When a voltage is applied, the transfer gate (SH) connects the storage unit (ST) and the transfer register (RG), and transfers the charge stored in the storage unit (ST) to the transfer register (RG), while transferring the voltage. When not applied, storage unit (ST) and transfer register (RG)
To prevent the charge accumulated in the accumulation unit (ST) from flowing into the transfer register (RG). (RGICG) is an integral clear gate composed of an FET as a gate. This integration clear gate (RGICG) connects the transfer register (RG) and overflow drain (OD1) when voltage is applied, and performs photodiode (P) of each pixel prior to integration.
D) and unnecessary charges in the storage section (ST) are transferred to the transfer register (R
Drain from G) to overflow drain (OD1). The overflow drain (ODl) is connected to the power supply voltage VDD and has the lowest potential.

一方、上記フォトダイオード（PD）とオーバーフロー
ドレイン（OD2）との間には、オーバーフローゲート（O
G）を設けており、このオーバーフローゲート（OG）に
は電圧を印加せず、常に電圧無印加時のバリアゲート
（BG）のポテンシャルよりも低いポテンシャルに固定し
ている。上記転送レジスタ（RG）へ移送された各画素の
電荷は転送クロークφ₁,φ_２により図面上右側からコン
デンサ（８−１）に順次転送される。コンデンサ（８−
１）は、電荷が転送されるのに先立ち、FET（８−３）
のゲートに与えられるOSRS信号により電源電圧に充電リ
セットされる。その後、コンデンサ（８−１）は転送さ
れた電荷分だけ、充電電圧から電位が下がる。このコン
デンサ（８−１）の端子間電圧はバッファ（８−２）に
よりOS信号として取り出される。なお、ここで（８−
１）を説明の便宜上コンデンサであると説明したが、ダ
イオードのPN接合に置換できるものであり、回路を集積
化する場合は、このコンデンサはダイオードとして作製
する。以下、コンデンサという場合は同様である。On the other hand, an overflow gate (O2) is provided between the photodiode (PD) and the overflow drain (OD2).
G) is provided, and no voltage is applied to the overflow gate (OG), and the potential is always fixed to a potential lower than the potential of the barrier gate (BG) when no voltage is applied. Charges of each pixel transferred to the transfer register (RG) is sequentially transferred to the capacitor (8-1) from the drawing right by the transfer cloak φ _1, φ _2. Capacitor (8-
1) Before the electric charge is transferred, the FET (8-3)
Is reset to the power supply voltage by the OSRS signal applied to the gate of the transistor. Thereafter, the potential of the capacitor (8-1) drops from the charging voltage by the amount of the transferred charges. The voltage between the terminals of the capacitor (8-1) is extracted as an OS signal by the buffer (8-2). Here, (8-
Although 1) has been described as a capacitor for convenience of description, it can be replaced with a PN junction of a diode. When a circuit is integrated, this capacitor is manufactured as a diode. Hereinafter, the same applies to the case of a capacitor.

上記フォトダイオードアレイ（１）の端の複数のフォ
トダイオード（PD）上には、遮光用Al膜（１−１）を、
後述の黒基準画素出力を取り出すために設けている。上
記フォトダイオードアレイ（１）は、自動焦点検出シス
テム上必要な画素を中央付近を除く両側のブロックによ
って検出するので、上記フォトダイオードアレイ（１）
の中央付近は自動焦点検出システム上不要な不使用画素
に対応する。このため、上記不使用画素に対応するフォ
トダイオードアレイ（１）の中央のフォトダイオード
（PD）を除去して、この除去した部分に後述する輝度モ
ニタ用フォトダイオード（９）の出力処理のための回路
の一部を挿入している（第21図参照）。On the plurality of photodiodes (PD) at the end of the photodiode array (1), a light-shielding Al film (1-1) is provided.
It is provided to extract a black reference pixel output described later. Since the photodiode array (1) detects pixels required for the automatic focus detection system by blocks on both sides except for the vicinity of the center, the photodiode array (1)
Near the center corresponds to unused pixels that are unnecessary in the automatic focus detection system. Therefore, the photodiode (PD) at the center of the photodiode array (1) corresponding to the unused pixel is removed, and the removed portion is used for output processing of a luminance monitoring photodiode (9) described later. Part of the circuit is inserted (see Fig. 21).

また、上記イメージセンサ（13）の積分時間を制御す
るために、上記フォトダイオード（PD）へ入射する光量
をモニタする輝度モニタ手段である輝度モニタ用フォト
ダイオード（９）を設けている。この輝度モニタ用フォ
トダイオード（９）は、自動焦点検出システム上必要な
画素を検知するフォトダイオードアレイ（１）の両側の
２つのブロックにまたがって形成しているので、細長い
形状をしている。また、この輝度モニタ用フォトダイオ
ード（９）は、上記不使用画素に対応する領域に照射さ
れる光量をモニタしないように、上記不使用画素に対応
する部分にはAl膜（９−１）で遮光がなされている。こ
のように輝度モニタ用フォトダイオード（９）はフォト
ダイオードアレイ（１）の整列方向を長手方向として配
置され、そのフォトダイオードアレイ（１）の両端の２
つのブロックにまたがって構成されると共に、不使用画
素に対応する部分をAl膜（９−１）で覆っているので、
使用画素に対応する部分の平均出力レベルを正確にモニ
タするができる。この輝度モニタ用フォトダイオード
（９）の出力処理のための回路の一部は第21図に示すよ
うに、フォトダイオードアレイ（１）のフォトダイオー
ド（PD）を除去した中央に挿入している。Further, in order to control the integration time of the image sensor (13), a brightness monitoring photodiode (9) is provided as brightness monitoring means for monitoring the amount of light incident on the photodiode (PD). Since the luminance monitoring photodiode (9) is formed over two blocks on both sides of the photodiode array (1) for detecting pixels required for the automatic focus detection system, it has an elongated shape. The luminance monitor photodiode (9) has an Al film (9-1) on a portion corresponding to the unused pixel so as not to monitor the amount of light applied to the area corresponding to the unused pixel. Light is shielded. As described above, the brightness monitoring photodiodes (9) are arranged with the alignment direction of the photodiode array (1) as the longitudinal direction, and two ends at both ends of the photodiode array (1).
And the portion corresponding to the unused pixels is covered with the Al film (9-1).
An average output level of a portion corresponding to a used pixel can be accurately monitored. As shown in FIG. 21, a part of a circuit for output processing of the luminance monitoring photodiode (9) is inserted at the center of the photodiode array (1) from which the photodiode (PD) is removed.

上記輝度モニタ用フォトダイオード（９）は前述の如
く、細長い形状をしているが、その長さをｌとし、その
一端から出力を取り出す場合、一般に長さｌと応答時間
τとの間にはτ∝l²という関係が成り立ち、長さｌが長
くなる程、応答性が急速に悪化する。したがって、応答
性悪化を防ぐために、輝度モニタ用フォトダイオード
（９）の中央付近の取出電極から出力を取り出してい
る。このため、応答時間はフォトダイオード（９）の端
にコンタクトを設けた場合に比べて、下記の式のよう
に、1/4となっている。As described above, the luminance monitoring photodiode (9) has an elongated shape, and its length is l. When an output is taken out from one end, generally, the length between the length l and the response time τ is The relationship of τ∝l ² holds, and the longer the length l, the quicker the response becomes. Therefore, in order to prevent the deterioration of the response, the output is taken out from the take-out electrode near the center of the luminance monitor photodiode (9). For this reason, the response time is 1/4 compared to the case where the contact is provided at the end of the photodiode (9), as shown in the following equation.

このように、中央付近に取出電極を設けて、輝度モニ
タ用フォトダイオード（９）の応答性が早いために、輝
度モニタ用フォトダイオード（９）の出力に基づいて積
分時間を定めても過度に蓄積部（ST）に電荷を蓄える過
剰積分を行うことがなく、適正な積分を行うことができ
る。 As described above, since the extraction electrode is provided near the center and the response of the luminance monitoring photodiode (9) is fast, even if the integration time is determined based on the output of the luminance monitoring photodiode (9), it is excessive. Appropriate integration can be performed without performing excessive integration for storing charges in the storage unit (ST).

上記輝度モニタ用フォトダイオード（９）には蓄積手
段であるコンデンサ（10−１）が接続されており、イメ
ージセンサ（13）の積分に先立ち、FET（10−３）のゲ
ートにAGCRS信号が印加されると、上記コンデンサ（10
−１）は電源電圧ＶDDに充電される。AGCRS信号の除去
後は、光照射に応じて発生する電荷により、コンデンサ
（10−１）における電位が降下する。この電位は出力手
段であるバッファ（10−２）を介してAGCOS信号として
出力される。A capacitor (10-1) as a storage means is connected to the luminance monitor photodiode (9), and an AGCRS signal is applied to the gate of the FET (10-3) prior to integration of the image sensor (13). Then, the above capacitor (10
-1) is charged to the power supply voltage VDD. After the removal of the AGCRS signal, the potential at the capacitor (10-1) drops due to charges generated in response to light irradiation. This potential is output as an AGCOS signal via a buffer (10-2) which is an output means.

補償用ダイオード（11）は輝度モニタ用フォトダイオ
ード（９）の暗時出力を除去するために設けられたもの
であり、この上には遮光用Al膜（11−１）が設けられて
いる。この補償用ダイオード（11）は輝度モニタ用フォ
トダイオード（９）の暗時出力と同量の出力が得られる
ように設計されているが、輝度モニタ用フォトダイオー
ド（９）と同構造とした場合には、輝度モニタ用フォト
ダイオード（９）と同じ面積を必要とし、チップサイズ
の増大を招いてしまう。このため、この補償用ダイオー
ド（11）は、第７図（ａ）に示すように、Ｎ型部を互い
に分離され一定間隔をおいて整列された多数の部分から
なるようにし、これらをＰ型部に埋め込むことによっ
て、暗時出力の発生源である表面におけるPN接合部の長
さ（周辺長）Laを増大させて、輝度モニタ用フォトダイ
オード（９）より小さなサイズで同量の暗時出力が得ら
れるように設計している。The compensating diode (11) is provided to remove the dark output of the luminance monitoring photodiode (9), and a light-shielding Al film (11-1) is provided thereon. The compensating diode (11) is designed so that the same amount of output as the dark output of the luminance monitor photodiode (9) can be obtained. Requires the same area as the luminance monitoring photodiode (9), which leads to an increase in chip size. For this reason, as shown in FIG. 7 (a), this compensating diode (11) is composed of a plurality of N-type portions which are separated from each other and are arranged at regular intervals, and these are divided into P-type portions. By increasing the length (peripheral length) La of the PN junction on the surface, which is the source of the dark output, by embedding it in the portion, the dark output of the same amount with a smaller size than the luminance monitor photodiode (9) Is designed to obtain

上記補償用ダイオード（11）はコンデンサ（12−１）
に接続している。このコンデンサ（12−１）はイメージ
センサ（13）の積分に先立ち、FET（12−３）のゲート
に印加されるAGCRS信号によって、電源電圧ＶDDに充電
される。しかし、AGCRS信号の除去後は、補償用ダイオ
ード（11）の暗時出力電荷により、コンデンサ（12−
１）の電位は徐々に下がる。この電位はバッファ（12−
３）を介してDOS信号として出力される。以上でイメー
ジセンサ（13）の構成の説明を終了する。The compensation diode (11) is a capacitor (12-1)
Connected to This capacitor (12-1) is charged to the power supply voltage VDD by the AGCRS signal applied to the gate of the FET (12-3) prior to integration of the image sensor (13). However, after the AGCRS signal is removed, the capacitor (12-
The potential of 1) gradually decreases. This potential is applied to the buffer (12-
It is output as a DOS signal via 3). This is the end of the description of the configuration of the image sensor (13).

次に、第２図のブロック図に沿って全体のハードウェ
ア構成を説明する。第２図中右の（14）は上記イメージ
センサ（13）の駆動制御を行う演算制御手段であるマイ
クロコンピュータ（μCom）である。このマイクロコン
ピュータ（14）のイメージセンサ制御部（16）は、イメ
ージセンサ（13）の後述する４つのモードを切り換える
ための２つの信号MD₁,MD₂の出力および動作タイミング
を与えるための２つの信号NB₁,NB₂の出力を行うと共
に、I/Oバッファ（22）より、積分完了か否かを示すＴI
NT信号とイメージセンサ出力のA/D変換開始を示すADS信
号との論理和であるADT信号が入力され、またゲイン情
報G1,G3信号が、NB₁,NB₂信号の信号ラインを用いて入力
される。Next, the overall hardware configuration will be described with reference to the block diagram of FIG. The numeral (14) on the right in FIG. 2 is a microcomputer (μCom) which is an arithmetic control means for controlling the driving of the image sensor (13). The image sensor control unit (16) of the microcomputer (14) includes two signals MD ₁ and MD ₂ for switching four modes of the image sensor (13) described later and two signals for giving operation timing. While outputting the signals NB ₁ and NB ₂ , the I / O buffer (22) outputs a TI indicating whether or not the integration is completed.
An ADT signal, which is a logical sum of an NT signal and an ADS signal indicating the start of A / D conversion of an image sensor output, is input, and gain information G1 and G3 signals are input using signal lines of NB ₁ and NB ₂ signals. Is done.

上記マイクロコンピュータ（14）より左側の回路は、
１チップのIC上に構成されている。この内で、上記I/O
バッファ（22）は次の機能を有する。すなわち、上記Ｔ
INT信号とADS信号のオアを取り、マイクロコンピュータ
（14）にADT信号として出力する機能、NB₁,NB₂信号の信
号ラインの入出力を切り換えて入力時にはNB₁,NB₂信号
をマイクロコンピュータ（14）から入力し、出力時には
G1,G3信号をマイクロコンピュータ（14）へ出力する機
能、さらに、マイクロコンピュータ（14）の信号レベル
と、分周回路（19），積分時間制御部（20），信号処理
タイミング発生部（21）および転送クロック発生部（3
0）等の回路内の信号レベルとのインターフェース機能
を有している。The circuit on the left side of the microcomputer (14)
It is configured on a one-chip IC. Among them, the above I / O
The buffer (22) has the following functions. That is, the above T
Take the OR of the INT signal and ADS signal, the microcomputer function of outputting a signal ADT to _{(14), NB 1, NB} 2 NB 1 the signal at the input by switching the input and output of a signal line, NB ₂ signal a microcomputer ( 14) Input and output
The function of outputting the G1 and G3 signals to the microcomputer (14), the signal level of the microcomputer (14), the frequency divider (19), the integration time controller (20), and the signal processing timing generator (21) And transfer clock generator (3
0) has an interface function with a signal level in the circuit.

一方、モード選択回路（23）は、MD₁,MD₂信号をデコ
ードし、下記の４つのモードのうち１つのモードを選択
する回路である。MD₁＝“L",MD₂＝“L"の場合、モード
選択回路（23）はINI信号のみを“H"とし、INIモードを
選択する。INIモードはイメージセンサ（13）のイニシ
ャライズ動作を行うモードである。MD₁＝“L",MD₂＝
“H"の場合、モード選択回路（23）をINT信号のみを
“H"とし、INTモードを選択する。INTモードはイメージ
センサ（13）の積分を行うモードである。MD₁＝“H",MD
₂＝“H"の場合、モード選択回路（23）はDD1信号のみを
“H"とし、DD1モードを選択する。DD1モードはイメージ
センサ（13）の読み出しを開始するモードであり、ま
た、NB₁,NB₂信号により、後述の黒基準画素のサンプル
ホールドを行うモードでもある。MD₁＝“H",MD₂＝“L"
の場合、モード選択回路（23）はDD2信号のみを“H"と
し、DD2モードを選択する。DD2モードはイメージセンサ
（13）の読み出しを行い、読み出され、処理を加えられ
たイメージセンサ（13）の出力をマイクロコンピュータ
（14）のA/D変換部（15）へ送信するモードである。各
モードの動作および機能に関しては後述する。On the other hand, the mode selection circuit (23) is a circuit that decodes the MD ₁ and MD ₂ signals and selects one of the following four modes. MD ₁ = "L", when the MD ₂ = "L", the mode selection circuit (23) is only INI signal and "H", selects the INI mode. The INI mode is a mode for performing an initialization operation of the image sensor (13). MD ₁ = “L”, MD ₂ =
In the case of "H", the mode selection circuit (23) sets only the INT signal to "H" to select the INT mode. The INT mode is a mode for integrating the image sensor (13). MD ₁ = “H”, MD
_{When 2} = “H”, the mode selection circuit (23) sets only the DD1 signal to “H” and selects the DD1 mode. DD1 mode is a mode to start reading of the image sensor (13) and by NB _1, NB ₂ signal is also a mode performs sample hold black reference pixel will be described later. MD ₁ = “H”, MD ₂ = “L”
In the case of, the mode selection circuit (23) sets only the DD2 signal to "H" and selects the DD2 mode. The DD2 mode is a mode in which the image sensor (13) is read, and the output of the read and processed image sensor (13) is transmitted to the A / D converter (15) of the microcomputer (14). . The operation and function of each mode will be described later.

上記分周回路（19）はマイクロコンピュータ（14）の
クロック発生部（18）で発生した基準クロックCPの分周
を行い、イメージセンサ（13）の転送クロックφ₁,φ_２
の元となるクロックφ_０を発生すると共に、積分時間制
御部（20）と信号処理タイミング発生部（21）にてクロ
ックφ_０と同期を取るためのタイミングクロックφを発
生している。上記クロックφ_０は転送クロック発生部
（30）へ送られ、ここで、積分時間制御部（20）から送
信されるSH信号、RGICG信号とクロックφ_０により、ク
ロックφ₁,φ_２を作り出し、イメージセンサ（13）の転
送クロックとしている。積分時間制御部（20）はINIモ
ード,INTモードの時、マイクロコンピュータ（14）から
送信されるタイミング信号NB₁,NB₂に基づき、分周回路
（19）から送られるクロックφと同期を取ってAGCRS信
号,BG信号,SH信号,RGICG信号を発生し、積分の開始動作
を行う。上記各信号は第１図に示したイメージセンサ
（13）の各部に与えられる。また、積分時間制御部（2
0）は、イメージセンサ（13）の積分が適正となった時
“L"→“H"となる減算手段である輝度判定回路（24）か
らの積分完了信号VFLG、またはモード選択回路（23）か
らのDD1信号が“H"となっている時に送信されるタイミ
ング信号NB₁,NB₂によって、BG信号を発生し、積分の終
了動作を行う。さらに、この積分時間制御部（20）はDD
1信号が“H"となっている時、タイミング信号NB₁,NB₂に
よってSH信号を発生し、蓄積部（ST）から出力の読み出
し開始動作を行う。このとき、輝度判定回路（24）に対
して、後述の輝度情報を得るための信号、SH信号および
φa,φb,φc,φｄ信号を送信している。上記輝度判定回
路（24）はイメージセンサ（13）より送られるAGCOS信
号とDOS信号によりイメージセンサ（13）に照射される
光量をモニタし、積分が適正なレベルに達したと判断さ
れた場合に、VFLG信号を反転する機能と、低輝度時に積
分をVFLG信号反転前に終了した場合、積分のレベルを判
定し、そのレベルに応じてイメージセンサ（13）のゲイ
ンを切り換えるためのG1,G3信号を出力する機能を有し
ている。The frequency divider (19) divides the frequency of the reference clock CP generated by the clock generator (18) of the microcomputer (14), and transfers the transfer clocks φ ₁ and φ _{2 of the} image sensor (13).
Together to generate a clock phi ₀ as the original, and generates a timing clock phi for synchronizing the integration time controlling unit (20) signal processing timing generation section at (21) the clock phi ₀ and. The clock phi ₀ is fed to the transfer clock generating section (30), wherein, creating SH signal transmitted from the integral time controller (20), by RGICG signal and a clock phi _0, clock phi _1, the phi _2, The transfer clock of the image sensor (13) is used. In the INI mode and the INT mode, the integration time control unit (20) synchronizes with the clock φ sent from the frequency dividing circuit (19) based on the timing signals NB ₁ and NB ₂ sent from the microcomputer (14). To generate an AGCRS signal, a BG signal, a SH signal, and an RGICG signal, and perform an integration start operation. Each of the above signals is given to each part of the image sensor (13) shown in FIG. In addition, the integration time control unit (2
0) is the integration completion signal VFLG from the luminance determination circuit (24), which is a subtraction means that changes from “L” to “H” when the integration of the image sensor (13) becomes appropriate, or the mode selection circuit (23) A BG signal is generated based on the timing signals NB ₁ and NB ₂ transmitted when the DD1 signal is “H”, and the operation of terminating the integration is performed. Further, this integration time control unit (20)
When one signal is “H”, an SH signal is generated by the timing signals NB ₁ and NB ₂ , and an operation of starting reading output from the storage unit (ST) is performed. At this time, a signal for obtaining luminance information described later, the SH signal, and the φa, φb, φc, and φd signals are transmitted to the luminance determination circuit (24). The luminance determination circuit (24) monitors the amount of light applied to the image sensor (13) based on the AGCOS signal and the DOS signal sent from the image sensor (13), and when it is determined that the integration has reached an appropriate level. , The function of inverting the VFLG signal, and the G1 and G3 signals for determining the level of integration and switching the gain of the image sensor (13) according to the level when integration is completed before inverting the VFLG signal at low brightness Output function.

AGC差動増幅回路（25）はイメージセンサ（13）から
送られてきた出力信号OSを増幅する回路である。このAG
C差動増幅回路（25）ではOSRS信号によってオンとなっ
たイメージセンサ（13）のFET（８−３）によりコンデ
ンサ（８−１）が充電された直後の電位OSを、信号処理
タイミング発生部（21）より送られるRSS/H信号によっ
てサンプルホールドした後、この電位OSを転送クロック
に従ってコンデンサ（８−１）に転送される各画素の発
生電荷により降下したコンデンサ（８−１）の電位OSと
の差動を取り、これを増幅して、信号Vos′として減算
手段であるOB減算AGC差動増幅回路（26）へ出力してい
る。このOB減算AGC差動増幅回路（26）の増幅時のゲイ
ンは輝度判定回路（24）より出力されるG3信号により切
り換えられる。上記OB減算AGC増幅回路（26）では、黒
基準画素の出力と、Al遮光のない通常画素つまり有効画
素の出力との差動増幅と、出力Vos′のサンプルホール
ドを行っている。フォトダイオード（PD）は、常に暗時
出力を伴うため、Al遮光を施したフォトダイオード（P
D）によって検出される画素を黒基準画素として、暗時
出力の基準画素とし、通常画素の出力からその黒基準画
素成分を減算して得られた値をイメージセンサ（13）の
出力としている。上記OB減算AGC増幅回路（26）は、AGC
差動増幅回路（25）からの出力Vos′が転送クロックに
同期しながら繰り返し入力されるため、信号処理タイミ
ング発生部（21）より送られるOSS/H信号により、有効
画素の信号出力Vos′のレベルをサンプルホールドし、
また信号処理タイミング発生部（21）より送られるOBS/
H信号により、黒基準画素出力中に、その出力Vos′をサ
ンプルホールドする。上記OB減算AGC増幅回路（26）は
サンプルホールドした有効画素の信号出力レベルVos′
からサンプルホールドした黒基準画素出力レベルVos′
を減算し、また、輝度判定回路（24）より出力されるG3
信号によって切り換えられるゲインをかけて、信号Vos
としてアナログ参照電圧Vrefより下側に出力する。The AGC differential amplifier circuit (25) is a circuit that amplifies the output signal OS sent from the image sensor (13). This AG
In the C differential amplifier circuit (25), the potential OS immediately after the capacitor (8-1) is charged by the FET (8-3) of the image sensor (13) turned on by the OSRS signal is used as a signal processing timing generator. After sampling and holding by the RSS / H signal sent from (21), the potential OS of the capacitor (8-1) dropped by the generated charge of each pixel transferred to the capacitor (8-1) in accordance with the transfer clock. , And amplifies the result, and outputs the amplified signal to the OB subtraction AGC differential amplifier circuit (26) as a subtraction means. The gain at the time of amplification of the OB subtraction AGC differential amplifier circuit (26) is switched by the G3 signal output from the luminance determination circuit (24). The OB subtraction AGC amplifier circuit (26) performs differential amplification between the output of the black reference pixel and the output of a normal pixel without Al light shielding, that is, the output of an effective pixel, and performs sample hold of the output Vos'. Since the photodiode (PD) always has a dark output, the photodiode (P
The pixel detected by D) is set as a black reference pixel, a reference pixel for dark output, and a value obtained by subtracting the black reference pixel component from the output of the normal pixel is used as the output of the image sensor (13). The OB subtraction AGC amplifier circuit (26) is an AGC
Since the output Vos 'from the differential amplifier circuit (25) is repeatedly input in synchronization with the transfer clock, the OSS / H signal sent from the signal processing timing generator (21) causes the signal output Vos' of the effective pixel to be output. Sample and hold the level,
OBS / Sent from the signal processing timing generator (21)
The output Vos' is sampled and held during the black reference pixel output by the H signal. The OB subtraction AGC amplifier circuit (26) outputs the signal output level Vos' of the effective pixel sampled and held.
Black reference pixel output level Vos' sampled and held from
, And G3 output from the luminance determination circuit (24).
Multiply the gain switched by the signal to get the signal Vos
And outputs it below the analog reference voltage Vref.

定範囲電圧出力手段である温度検出部（27）は、第13
図に示される抵抗分割回路で温度の検出を行っている。
この抵抗分割回路（27）は、拡散により形成された拡散
抵抗（32）とポリシリコン（Poly−Si）で形成された抵
抗（33）を備え、これらは常温で等しい抵抗値となるよ
う設計されている。各抵抗（32），（33）は温度係数が
異なるため、それらの接続点からバッファ（34）を介し
て出力される出力ＶTMPは、Vref/2を中心として温度に
応じたものとなる。なお、アナログスイッチ（31）は、
DD2モードでは▲▼＝“L"となり、アナログスイ
ッチ（31）をオフとすることで消費電流の低減を図って
いる。一方、第２図に示すアナログスイッチ（28）はDD
2モード、すなわちDD2＝“H"の場合、オンとなり、逆に
アナログスイッチ（29）はDD2＝“L"の場合にオンとな
る。これによってDD2モードの時は、出力Voutとして信
号Vosを出力し、DD2モード以外では出力Voutとして信号
ＶTMPを出力する。上記信号Voutはマイクロコンピュー
タ（14）中のA/D変換部（15）へ入力され、ここでアナ
ログ参照電圧Vrefより低電圧側のアナログ出力のA/D変
換をADT信号で開始し、ディジタルデータに変換してい
る。The temperature detector (27), which is a constant range voltage output means,
The temperature is detected by the resistance dividing circuit shown in the figure.
This resistance dividing circuit (27) includes a diffusion resistance (32) formed by diffusion and a resistance (33) formed of polysilicon (Poly-Si), and these are designed to have the same resistance value at normal temperature. ing. Since the resistances (32) and (33) have different temperature coefficients, the output VTMP output from the connection point through the buffer (34) depends on the temperature with Vref / 2 as the center. The analog switch (31)
In the DD2 mode, ▲ = “L”, and the current consumption is reduced by turning off the analog switch (31). On the other hand, the analog switch (28) shown in FIG.
In two modes, that is, when DD2 = “H”, the analog switch (29) is turned on. Conversely, when DD2 = “L”, the analog switch (29) is turned on. As a result, the signal Vos is output as the output Vout in the DD2 mode, and the signal VTMP is output as the output Vout in modes other than the DD2 mode. The signal Vout is input to an A / D converter (15) in the microcomputer (14), where A / D conversion of an analog output on a lower voltage side than the analog reference voltage Vref is started by an ADT signal, and digital data is output. Has been converted to.

このように、アナログスイッチ（28.29）を切り替え
て、OB減算AGC差動増幅回路（26）が使用画素に対応す
る信号Vosを出力している場合は、その信号をA/D変換部
（15）に入力する一方、それ以外の場合は、温度検出部
（27）から一定範囲内の電圧ＶTMPをA/D変換部（15）に
入力しているので、OB減算AGC差動増幅回路（26）から
不使用画素に対応する出力から黒基準画素に対応する出
力の減算による生じる負出力や、画素の読み出し終了後
における使用画素の出力から黒基準画素の出力の減算に
より生じる負の出力が生じても、これらはA/D変換部（1
5）に入力されることがなく、温度検出部（27）から一
定範囲内の電圧ＶTMPがA/D変換部（15）に入力される。
したがって、A/D変換部（15）は入力ダイナミックレン
ジを越えることがなく、破壊する恐れがない。As described above, when the analog switch (28.29) is switched and the OB subtraction AGC differential amplifier circuit (26) outputs the signal Vos corresponding to the used pixel, the signal is converted to the A / D converter (15). In other cases, the voltage VTMP within a certain range is input to the A / D converter (15) from the temperature detector (27), so that the OB subtraction AGC differential amplifier circuit (26) A negative output resulting from subtraction of the output corresponding to the black reference pixel from an output corresponding to the unused pixel, and a negative output resulting from subtraction of the output of the black reference pixel from the output of the used pixel after pixel reading is completed. These are the A / D converter (1
The voltage VTMP within a certain range is input from the temperature detector (27) to the A / D converter (15) without being input to 5).
Therefore, the A / D conversion section (15) does not exceed the input dynamic range and does not break.

以上でハードウェア構成の説明を終了する。 This is the end of the description of the hardware configuration.

次に、前述したイメージセンサ（13）の各モードにお
ける動作を詳細に説明する。Next, the operation of each mode of the image sensor (13) described above will be described in detail.

まず、イニシャライズモードについて説明する。 First, the initialization mode will be described.

マイクロコンピュータ（14）がMD1＝“L",MD2＝“L"
を出力すると、モード選択回路（23）はINI信号のみを
“H"とし、積分時間制御部（20）にイニシャライズモー
ド（INIモード）であることを告知する。INIモードはイ
メージセンサ（13）の電源投入後、直ちにイメージセン
サ（13）の不要電荷を排出するためのモードである。イ
メージセンサ（13）は電源投入後はポテンシャル井戸で
あるフォトダイオード（PD），蓄積部（ST），転送レジ
スタ（RG）の各々に不要電荷が溜まっており、これを素
早く排出して、イメージセンサ（13）が使用可能な状態
になるよう立ち上げる必要がある。そこで、不要電荷の
排出を迅速に行うためにINIモードを設定すると共に、
イメージセンサ（13）のポテンシャル構造を第３図の構
造とした。The microcomputer (14) is MD1 = "L", MD2 = "L"
Is output, the mode selection circuit (23) sets only the INI signal to "H" and notifies the integration time control unit (20) that the mode is the initialization mode (INI mode). The INI mode is a mode for immediately discharging the unnecessary charge of the image sensor (13) immediately after the power of the image sensor (13) is turned on. After the power is turned on, the image sensor (13) stores unnecessary charges in each of the photodiode (PD), the storage unit (ST), and the transfer register (RG), which are potential wells, and quickly discharges the unnecessary charges. It is necessary to start up (13) so that it can be used. Therefore, in addition to setting the INI mode to quickly discharge unnecessary charges,
The potential structure of the image sensor (13) was the structure shown in FIG.

以下、第３図のポテンシャル図と第４図のタイムチャ
ートに沿って説明する。第３図（ａ）にて左側からオー
バーフロードレイン（OD2），オーバーフローゲート（O
G），フォトダイオード（PD），バリアゲート（BG），
蓄積部（ST），移送ゲート（SH），転送レジスタ（R
G），積分クリアゲート（RGICG），オーバーフロードレ
イン（OD1）となっている。バリアゲート（BG），移送
ゲート（SH），積分クリアゲート（RGICG）の各ゲート
および転送レジスタ（RG）に電圧を印加した場合（転送
レジスタ（RG）にはφ_１が印加される）、第３図（ｂ）
に示すように、PD＞BG＞ST＞SH＞RG＞RGICG＞OD1となる
ようにそのポテンシャルが設計され、フォトダイオード
（PD），蓄積部（ST），転送レジスタ（RG）の不要電荷
はこのときにオーバーフロードレイン（OD1）へ排出さ
れるようになっている。タイムチャートに沿ってこの動
作を説明する。Hereinafter, description will be given with reference to the potential diagram of FIG. 3 and the time chart of FIG. In FIG. 3 (a), the overflow drain (OD2) and overflow gate (O
G), photodiode (PD), barrier gate (BG),
Storage unit (ST), transfer gate (SH), transfer register (R
G), integral clear gate (RGICG), and overflow drain (OD1). Barrier gate (BG), the transfer gate (SH), (φ ₁ is applied to the transfer register (RG)) when a voltage is applied to the respective gates and transfer register of the integration clear gate (RGICG) (RG), first Fig. 3 (b)
As shown in the figure, the potential is designed so that PD>BG>ST>SH>RG>RGICG> OD1, and the unnecessary charges of the photodiode (PD), storage unit (ST), and transfer register (RG) are Sometimes it is discharged to the overflow drain (OD1). This operation will be described with reference to a time chart.

第４図（ａ）の状態が第３図（ａ）に対応している。
このとき、NB₁＝“L",NB₂＝“L"の状態で、バリアゲー
ト（BG），移送ゲート（SH），積分クリアゲート（RGIC
G）の各ゲートには電圧は印加されておらず、またフォ
トダイオード（PD），蓄積部（ST），転送レジスタ（R
G）各部には不要電荷が蓄積されている。NB₁,NB₂が共に
“L"の場合には、イメージセンサ（13）を制御する積分
時間制御部（20）はイメージセンサ（13）に対して何も
動作はしない。FIG. 4A corresponds to FIG. 3A.
At this time, with NB ₁ = “L” and NB ₂ = “L”, the barrier gate (BG), transfer gate (SH), and integration clear gate (RGIC
G), no voltage is applied to each gate, and the photodiode (PD), storage unit (ST), transfer register (R
G) Unnecessary charges are accumulated in each part. When both NB ₁ and NB ₂ are “L”, the integration time control unit (20) that controls the image sensor (13) does not operate the image sensor (13).

マイクロコンピュータ（14）がNB₁＝“H",NB₂＝“L"
を出力すると、積分時間制御部（20）は分周回路（19）
から送られるクロックφ_０と同期を取って、第４図
（ｂ）に示すように、SH＝“H",BG＝“H",RGICG＝“H"
をイメージセンサ（13）に出力する。さらに、SH信号、
RGICG信号は転送クロック発生部（30）にも送信され、
転送クロック発生部（30）ではSH信号とクロックφ_０の
オア出力を転送クロックφ_１とし、またRGICG信号とφ
_０のノア出力を転送クロックφ_２として、SH＝“H",RGI
CG＝“H"の場合には、φ_１＝“H",φ_２＝“L"の状態で
イメージセンサ（13）への転送クロックを停止させてい
る。そして、イメージセンサ（13）はSH,BG,RGICG,φ₁,
φ_２の各信号により、第３図（ｂ）に示されるように、
フォトダイオード（PD），蓄積部（ST），転送レジスタ
（RG）の不要電荷を排出する。A microcomputer (14) _{NB 1 = "H", NB} 2 = "L"
Is output, the integration time control unit (20)
In synchronization with the clock phi ₀ sent from, as shown in FIG. 4 (b), SH = "H ", BG = "H", RGICG = "H"
Is output to the image sensor (13). In addition, SH signal,
The RGICG signal is also transmitted to the transfer clock generator (30),
Transfer clock generating section (30) in the OR output of the SH signal and the clock phi ₀ as the transfer clock phi _1, also RGICG signal and phi
₀ of the NOR output as the transfer clock _{φ 2, SH = "H"} , RGI
When CG = “H”, the transfer clock to the image sensor (13) is stopped in the state of φ ₁ = “H” and φ ₂ = “L”. And the image sensor (13) is SH, BG, RGICG, φ ₁ ,
The respective signals phi _2, as shown in FIG. 3 (b),
Unnecessary charges in the photodiode (PD), storage unit (ST), and transfer register (RG) are discharged.

マイクロコンピュータ（14）は続いてNB₁＝“H",NB₂
＝“H"を出力した後、NB₁＝“L",NB₂＝“H"を出力す
る。これを受けて積分時間制御部（20）はクロックφ_０
と同期を取り、SH信号およびBG信号を“L"に戻す（第３
図（ｃ），第４図（ｃ））。一方、転送クロック発生部
（30）ではSH信号が“L"に戻ったことにより転送クロッ
クφ_１が動き始め、転送クロックφ_２は“L"である。こ
のとき転送レジスタ（RG）とオーバーフロードレイン
（OD1）のポテンシャル段差が大きくなり、転送レジス
タ（RG）の不要電荷の排出が促進され、完全にオーバー
フロードレイン（OD1）へ排出される（第３図（ｄ），
第４図（ｄ））。また、このとき、転送クロックφ_２は
“L"で停止したままなので、上記転送レジスタ（RG）に
隣接し、転送クロックφ_２が印加されている別の転送レ
ジスタ（RG）に上記レジスタ（RG）の不要電荷が流れ込
むことはない。The microcomputer (14) subsequently proceeds with NB ₁ = “H”, NB ₂
= After outputting the _{"H", NB 1 = "} L", and outputs the NB ₂ = "H". In response, the integration time control unit (20) sets the clock φ ₀
And return the SH signal and BG signal to “L” (3rd
FIG. 4 (c), FIG. 4 (c)). On the other hand, SH signal in the transfer clock generating section (30) starts to move the transfer clock phi ₁ by returns to "L", the transfer clock phi ₂ is "L". At this time, the potential step between the transfer register (RG) and the overflow drain (OD1) becomes large, and the discharge of the unnecessary charges of the transfer register (RG) is promoted and completely discharged to the overflow drain (OD1) (FIG. 3 ( d),
(FIG. 4 (d)). At this time, since the remains stopped at the transfer clock phi ₂ is "L", adjacent to the transfer register (RG), another transfer register transfer clock phi ₂ is applied (RG) in the register (RG ) Does not flow.

タイマーが所定時間経過したことを計時した後、マイ
クロコンピュータ（14）は、NB₁,NB₂を共に“L"に戻
す。積分時間制御部（20）は、これによりφ_０と同期し
てRGICG信号を“L"とする。そうすると、イメージセン
サ（13）のRGICG端子に印加された電圧が零になり、こ
の積分クリアゲート（RGICG）は閉じる。それと同時
に、転送クロック発生部（30）ではRGICG信号が“L"に
なったことで、転送クロックφ_２も動き始める（第３図
（ｅ），第４図（ｅ））。以上で不要電荷排出動作の１
サイクルが終了する。After counting the elapse of the predetermined time by the timer, the microcomputer (14) returns both NB ₁ and NB ₂ to “L”. Integration time control unit (20), thereby to "L" to RGICG signal in synchronization with the phi _0. Then, the voltage applied to the RGICG terminal of the image sensor (13) becomes zero, and the integration clear gate (RGICG) closes. At the same time, RGICG signal in the transfer clock generating section (30) that becomes to "L", the transfer clock phi ₂ also start moving (FIG. 3 (e), Figure 4 (e)). This is one of the unnecessary charge discharging operations.
The cycle ends.

通常、イメージセンサ（13）のイニシャライズを行う
際は、上記不要電荷排出動作を数サイクル繰り返した
後、イニシャライズモードを終了する。本発明において
は、各レジスタ（RG）に積分クリアゲート（RGICG）を
接続した構造により、各レジスタ（RG）の不要電荷の排
出をレジスタ（RG）からの転送により行う必要がなくな
るので、１回の不要電荷排出動作の１サイクルの時間を
短縮し、イニシャライズモードに割り当てる時間を短縮
することができる。Normally, when the image sensor (13) is initialized, the unnecessary charge discharging operation is repeated for several cycles, and then the initialization mode is ended. In the present invention, the structure in which the integration clear gate (RGICG) is connected to each register (RG) eliminates the need to discharge unnecessary charges from each register (RG) by transferring from the register (RG). Can reduce the time required for one cycle of the unnecessary charge discharging operation, and can reduce the time allocated to the initialization mode.

次に、第２のモード、積分モードについて説明する。 Next, the second mode and the integration mode will be described.

マイクロコンピュータ（14）がMD₁＝“L",MD₂＝“H"
を出力すると、モード選択回路（23）はINT信号のみを
“H"とし、積分時間制御部（20）へ積分モード（INTモ
ード）であることを告知する。INTモードはイメージセ
ンサ（13）の積分開始および高輝度時の積分の終了動作
を行う。A microcomputer (14) _{MD 1 = "L", MD} 2 = "H"
Is output, the mode selection circuit (23) sets only the INT signal to "H" and notifies the integration time control unit (20) of the integration mode (INT mode). In the INT mode, the integration operation of the image sensor (13) is started and the integration operation at the time of high brightness is completed.

第５図、第６図に沿って動作説明を行う。積分の開始
動作はイニシャライズ時の不要電荷の排出動作と、BG信
号を除いて全く同じである。BG信号はNB₁＝“H",NB₂＝
“L"をマイクロコンピュータ（14）が出力した後、積分
時間制御部（20）によりφ_０（図ではφ_１の立上りの時
期である）と同期を取って“H"に立ち上げられる。これ
はINIモードの場合と同一である。ただし、マイクロコ
ンピュータ（14）がNB₁＝“L",NB₂＝“H"を出力した場
合、INIモードではφ_０と同期を取って再びBG信号を
“L"に戻しているが、INTモードではBG信号は“H"のま
まである。BG信号は後述する積分終了時に“L"となる。The operation will be described with reference to FIGS. The operation of starting integration is exactly the same as the operation of discharging unnecessary charges at the time of initialization except for the BG signal. The BG signal is NB ₁ = “H”, NB ₂ =
After the microcomputer (14) outputs "L", it is raised to "H" by the integration time control unit (20) in synchronization with φ ₀ (the timing of the rise of φ _{1 in} the figure). This is the same as in INI mode. However, when the microcomputer (14) outputs NB ₁ = “L” and NB ₂ = “H”, the BG signal is returned to “L” again in synchronization with φ _{0 in the} INI mode. In the mode, the BG signal remains “H”. The BG signal becomes “L” at the end of the integration described below.

第５図（ｃ），第６図（ｃ）の時点で移送ゲート（S
H）のゲート電圧が零になると、移送ゲート（SH）はフ
ォトダイオード（PD），蓄積部（ST），オーバーフロー
ゲート（OG）より高いポテンシャルに復帰し、この時点
から、フォトダイオード（PD）で発生した電荷は蓄積部
（ST）へ流入し、蓄積部（ST）で蓄積され始め、イメー
ジセンサ（13）において積分が開始される。At the time of FIGS. 5 (c) and 6 (c), the transfer gate (S
When the gate voltage of H) becomes zero, the transfer gate (SH) returns to a higher potential than the photodiode (PD), storage unit (ST), and overflow gate (OG). The generated charges flow into the storage unit (ST), start to be stored in the storage unit (ST), and integration is started in the image sensor (13).

一方、積分終了の時点は輝度モニタ用フォトダイオー
ド（９）の出力によりモニタしている。以下、輝度判定
回路（24）の動作を説明し、積分終了動作の説明を行
う。On the other hand, the end of the integration is monitored by the output of the luminance monitoring photodiode (9). Hereinafter, the operation of the luminance determination circuit (24) will be described, and the integration end operation will be described.

積分時間制御部（20）は積分開始時のSH信号と同一の
タイミングでAGCRS信号をイメージセンサ（13）に出力
する。第１図に示されるように、AGCRS信号は、輝度モ
ニタ用フォトダイオード（９）に接続されたコンデンサ
（10−１）に接続されたFET（10−３）のゲートと、補
償用ダイオード（11）に接続されたコンデンサ（12−
１）に接続されたFET（12−３）のゲートに印加され
る。上記AGCRS信号が印加されることにより、上記コン
デンサ（10−１），（12−１）は略電源電圧ＶDDに充電
される。SH信号と同一タイミングでAGCRS信号が“L"に
なると、電源の供給は断たれ、これ以降は輝度モニタ用
フォトダイオード（９）は照射される光量に応じた電荷
を発生し、これに接続されたコンデンサ（10−１）は発
生した電荷に応じてその電位が降下し始める。一方、補
償用ダイオード（11）は、その暗時出力による電荷を発
生し、これに接続されたコンデンサ（12−１）も発生し
た電荷に応じてその電位が降下し始める。各々の電位は
各バッファ（10−２），（12−２）を介して、第２図の
輝度判定回路（24）の第８図に示したアナログ回路へ出
力される。第８図において、AGCOS信号はオペレーショ
ナルアンプリファイア（以下、オペアンプという。）
（43）のプラス入力へ入力され、DOS信号はオペアンプ
（43）のマイナス入力へ入力され、その差動を取った出
力がオペアンプ（43）から出力される。オペアンプ（4
3）の出力V₄₃は下式で表わされる。The integration time control section (20) outputs an AGCRS signal to the image sensor (13) at the same timing as the SH signal at the start of integration. As shown in FIG. 1, the AGCRS signal is supplied to the gate of the FET (10-3) connected to the capacitor (10-1) connected to the luminance monitor photodiode (9) and the compensation diode (11 ) Connected to the capacitor (12−
This is applied to the gate of the FET (12-3) connected to 1). When the AGCRS signal is applied, the capacitors (10-1) and (12-1) are substantially charged to the power supply voltage VDD. When the AGCRS signal becomes “L” at the same timing as the SH signal, the power supply is cut off, and thereafter, the luminance monitoring photodiode (9) generates a charge corresponding to the amount of light irradiated, and is connected to this. The potential of the capacitor (10-1) starts to drop in accordance with the generated charge. On the other hand, the compensating diode (11) generates a charge due to its dark output, and the capacitor (12-1) connected thereto starts to drop its potential according to the generated charge. Each potential is output to the analog circuit shown in FIG. 8 of the luminance judgment circuit (24) in FIG. 2 via the buffers (10-2) and (12-2). In FIG. 8, the AGCOS signal is an operational amplifier (hereinafter, referred to as an operational amplifier).
The DOS signal is input to the plus input of (43), the DOS signal is input to the minus input of the operational amplifier (43), and the differential output is output from the operational amplifier (43). Operational amplifiers (4
The output V ₄₃ of 3) is expressed by the following equation.

V₄₃＝Vref−（DOS−AGCOS）この出力V₄₃は輝度判定手段である一つのコンパレー
タ（45）のマイナス入力に入力されている。一方、上記
コンパレータ（45）のプラス入力には基準電圧発生回路
（RVC）におけるFET（46,47,48,49）による抵抗分割に
より発生した定電圧が供給されている。積分中はφｄの
みが“H"となっており、FET（49）がオンとなり、供給
される定電圧はV₄₉＝（Vref−Vth）である。コンパレー
タ（45）の出力はV₄₃＜V₄₉のとき“H"となる。すなわ
ち、 Vref−（DOS−AGCOS）＜Vref−Vth DOS−AGCOS＞Vth となったときに“H"となる。V ₄₃ = Vref− (DOS−AGCOS) This output V ₄₃ is input to the minus input of one comparator (45) which is a luminance determination means. On the other hand, a constant voltage generated by resistance division by the FETs (46, 47, 48, 49) in the reference voltage generation circuit (RVC) is supplied to the plus input of the comparator (45). During integration, only φd is “H”, the FET (49) is turned on, and the supplied constant voltage is V ₄₉ = (Vref−Vth). The output of the comparator (45) becomes “H” when V ₄₃ <V ₄₉ . That is, it becomes "H" when Vref- (DOS-AGCOS) <Vref-Vth DOS-AGCOS> Vth.

（DOS−AGCOS）は輝度モニタ用フォトダイオード
（９）の光照射により降下した電圧を示している（暗時
出力成分は補償用ダイオード（11）の出力により補償さ
れている）。積分開始直後は輝度モニタ用フォトダイオ
ード（９）への光照射量が不足しており、DOS−AGCOS
０であり、コンパレータ（45）の出力（VFLG）は“L"に
なっている。積分中に（DOS−AGCOS）がVthの電圧より
大きくなる時点で、イメージセンサ（13）に対する積分
が適正となり、コンパレータ（45）の出力（VFLG）は
“L"から“H"へと反転する。第６図のタイムチャートに
示されるように、積分時間制御部（20）は、コンパレー
タ（45）の出力VFLGが反転した時点で、BG信号を“L"に
する。BG信号が“L"になると、第５図（ｅ）に示される
ように、バリアゲート（BG）のポテンシャルがフォトダ
イオード（PD）のポテンシャルより大きくなり、フォト
ダイオード（PD）で発生した電荷が蓄積部（ST）へ流入
することを防ぎ、蓄積部（ST）に蓄積された電荷は、VF
LG信号が“H"、即ちBG信号が“L"となった時点で保持さ
れ、積分が終了する。積分終了後発生する電荷はフォト
ダイオード（PD）に蓄積され、その蓄積が進んでも、第
５図（ｅ）に示されるように、バリアゲート（BG）より
ポテンシャルの低いオーバーフローゲート（OG）を越
え、オーバーフロードレイン（OD2）へ排出されるた
め、蓄積部（ST）へ流入することはない。(DOS-AGCOS) indicates the voltage dropped by the light irradiation of the luminance monitoring photodiode (9) (the dark output component is compensated by the output of the compensation diode (11)). Immediately after the start of the integration, the amount of light irradiation on the luminance monitor photodiode (9) is insufficient, and the DOS-AGCOS
0, and the output (VFLG) of the comparator (45) is "L". When (DOS-AGCOS) becomes larger than the voltage of Vth during the integration, the integration for the image sensor (13) becomes appropriate, and the output (VFLG) of the comparator (45) is inverted from "L" to "H". . As shown in the time chart of FIG. 6, the integration time control section (20) sets the BG signal to "L" when the output VFLG of the comparator (45) is inverted. When the BG signal becomes "L", the potential of the barrier gate (BG) becomes larger than the potential of the photodiode (PD), as shown in FIG. The charge stored in the storage unit (ST) is prevented from flowing into the storage unit (ST).
When the LG signal becomes “H”, that is, when the BG signal becomes “L”, the integration is completed. The charge generated after the end of the integration is accumulated in the photodiode (PD), and even if the accumulation proceeds, as shown in FIG. 5 (e), the charge exceeds the overflow gate (OG) having a lower potential than the barrier gate (BG). Is discharged to the overflow drain (OD2) and does not flow into the storage section (ST).

また、積分時間制御部（20）はBG信号を“L"にすると
同時に、ＴINT信号を“L"にし、マイクロコンピュータ
（14）にADT端子を介してＴINT信号の反転を告知する。
以上で積分モードにおける積分開始動作、および高輝度
時の積分終了の動作の説明を終了する。The integration time control unit (20) sets the BG signal to "L" and at the same time, sets the TINT signal to "L" and notifies the microcomputer (14) of the inversion of the TINT signal via the ADT terminal.
This concludes the description of the integration start operation in the integration mode and the integration end operation at high luminance.

次に、第３のモード、データ読み出しモード１（DD1
モード）について説明する。Next, a third mode, data read mode 1 (DD1
Mode).

マイクロコンピュータ（14）がMD₁＝“H",MD₂＝“H"
を出力すると、モード選択回路（23）はDD1信号のみを
“H"とし、積分時間制御部（20）へDD1モードであるこ
とを告知する。DD1モードは低輝度時に積分終了動作を
行い、また、イメージセンサ（13）の各画素データの読
み出し開始動作を行うモードである。A microcomputer (14) _{MD 1 = "H", MD} 2 = "H"
Is output, the mode selection circuit (23) sets only the DD1 signal to "H" and notifies the integration time control unit (20) of the DD1 mode. The DD1 mode is a mode in which the integration end operation is performed when the luminance is low, and the readout operation of each pixel data of the image sensor (13) is performed.

まず、低輝度時の積分終了動作について第22図のタイ
ムチャートに基づいて説明する。被写体輝度が低い場合
には、輝度判定回路（24）により適正積分時間に達した
と判定されるまで、長時間を要する場合がある。積分を
長時間行うと、暗時出力が増大し、S/N比の劣化を招
く。また、システム上、極端に長い積分時間は不都合で
ある。例えば、カメラの焦点検出装置に用いるときに
は、焦点検出サイクルが長くなり、被写体の動きに焦点
検出が追随していけないといった不都合が起こる。この
ため、予めマイクロコンピュータ（14）内で許容し得る
最長の積分時間を設定し、この時間を超えてなおADT端
子に出力されるＴINT信号が反転していない場合には、M
D₁＝“H",MD₂＝“H"を出力し、DD1モードへ移行し、DD1
モードにて積分の終了動作を行う。積分時間制御部（2
0）はDD1モードにて、NB₁＝“H",NB₂＝“L"の信号をマ
イクロコンピュータ（14）から受けると、直ちにBG信号
を“L"とする。これにより先の場合と同様に、第１図に
示すバリアゲート（BG）のポテンシャルがフォトダイオ
ード（PD）より高くなり、フォトダイオード（PD）で発
生する電荷の蓄積部（ST）への流入が停止し、積分が終
了する（第22図）。First, the integration termination operation at the time of low luminance will be described based on the time chart of FIG. When the brightness of the subject is low, it may take a long time before the brightness determination circuit (24) determines that the appropriate integration time has been reached. If the integration is performed for a long time, the dark output increases, causing a deterioration in the S / N ratio. In addition, an extremely long integration time is disadvantageous in the system. For example, when used in a focus detection device of a camera, the focus detection cycle becomes long, which causes a disadvantage that the focus detection cannot follow the movement of the subject. For this reason, the longest allowable integration time in the microcomputer (14) is set in advance, and if the TINT signal output to the ADT terminal has not been inverted after this time, M
D ₁ = "H", and outputs the MD ₂ = "H", the process proceeds to DD1 mode, DD1
The integration end operation is performed in the mode. Integration time control unit (2
0) In the DD1 mode, when the signals of NB ₁ = “H” and NB ₂ = “L” are received from the microcomputer (14), the BG signal is immediately set to “L”. As a result, as in the previous case, the potential of the barrier gate (BG) shown in FIG. 1 becomes higher than that of the photodiode (PD), and the charge generated in the photodiode (PD) flows into the storage section (ST). The operation stops and the integration ends (FIG. 22).

次に、イメージセンサ（13）の各画素データ読み出し
開始動作について説明する。低輝度時，高輝度時にかか
わらず、DD1モードにてマイクロコンピュータ（14）がN
B₁＝“H",NB₂＝“L"を出力すると、積分時間制御部（2
0）は転送クロックφ_０に同期し、転送クロックφ_０が
“H"のタイミングでSH信号パルスを発生する（第６図ま
たは第22図）。これにより、第５図（ｆ），（ｇ）に示
されるように、イメージセンサ（13）のSHゲートにパル
ス電圧が印加され、各蓄積部（ST）に蓄積された各画素
の信号電荷が転送レジスタ（RG）へ移送される。その後
は転送クロックφ₁,φ_２により、各画素の信号電荷は転
送され、読み出される。各蓄積部（ST）に蓄積された信
号電荷の転送レジスタ（RG）への移送は、マイクロコン
ピュータ（14）がDD1モードにてNB₁＝“H",NB₂＝“L"を
出力したときに行なわれるが、このとき、転送レジスタ
（RG）が積分開始後の非定常状態から復帰し、定常状態
となっていることが必要である。定常状態では各転送レ
ジスタ（RG）に暗電荷が第23図に示されるように蓄積さ
れている。この暗電荷は、各転送レジスタ（RG）のポテ
ンシャル井戸で発生する暗電荷と順次転送される前段レ
ジスタの暗電荷の和となっている。積分の開始時に、積
分クリアゲート（RGICG）のゲート端子に電圧を印加
し、転送レジスタ（RG）とオーバーフロードレイン（OD
1）間の積分クリアゲート（RGICG）がオンとなり、転送
レジスタ（RG）の暗電荷が全てクリアされている。積分
クリアゲート（RGICG）がオフとなった後、転送クロッ
クφ_１が１周期経過するたびに第23図の左側から転送レ
ジスタ（RG）の暗電荷が定常状態となっていく。全ての
転送レジスタ（RG）が定常状態に復帰する迄には画素数
（Ｎ）×転送クロック１周期（Ｔ）の時間がかかる。Next, the reading operation of each pixel data of the image sensor (13) will be described. The microcomputer (14) is set to N in the DD1 mode regardless of whether the brightness is low or high.
When B ₁ = “H” and NB ₂ = “L” are output, the integration time control unit (2
0) is synchronized with the transfer clock phi _0, the transfer clock phi ₀ generates a SH signal pulse at the timing of "H" (Figure 6 or Figure 22). As a result, as shown in FIGS. 5 (f) and 5 (g), a pulse voltage is applied to the SH gate of the image sensor (13), and the signal charge of each pixel stored in each storage section (ST) is reduced. Transferred to transfer register (RG). Thereafter, the signal charges of each pixel are transferred and read by the transfer clocks φ ₁ and φ ₂ . The signal charge stored in each storage unit (ST) is transferred to the transfer register (RG) when the microcomputer (14) outputs NB ₁ = “H” and NB ₂ = “L” in the DD1 mode. At this time, it is necessary that the transfer register (RG) returns from the unsteady state after the start of integration and is in the steady state. In the steady state, dark charges are accumulated in each transfer register (RG) as shown in FIG. This dark charge is the sum of the dark charge generated in the potential well of each transfer register (RG) and the dark charge of the preceding register that is sequentially transferred. At the start of integration, a voltage is applied to the gate terminal of the integration clear gate (RGICG), and the transfer register (RG) and overflow drain (OD
The integration clear gate (RGICG) during 1) is turned on, and all dark charges in the transfer register (RG) are cleared. After accumulation clear gate (RGICG) is turned off, the dark charges in the transfer register from the left side of FIG. 23 (RG) each time a transfer clock phi ₁ has passed one cycle will become the steady state. It takes time for the number of pixels (N) × one cycle (T) of the transfer clock until all the transfer registers (RG) return to the steady state.

非定常状態でSHパルスを発生した場合、出力として取
り出される電荷中の転送レジスタ（RG）の暗電荷成分は
画素によって非定常状態のものもあるため、正しい信号
が取り出させない。このため、SHパルスを発生するのは
少なくともRGICG信号が“H"から“L"になった後、さら
に画素数×転送クロック１周期（Ｎ×Ｔ）経過してから
でなければならない。When an SH pulse is generated in an unsteady state, a dark signal component of the transfer register (RG) in the charge extracted as an output may be in an unsteady state depending on a pixel, and thus a correct signal cannot be extracted. Therefore, the SH pulse must be generated at least after the number of pixels × one cycle of the transfer clock (N × T) has elapsed after the RGICG signal has changed from “H” to “L”.

高輝度時には１周期（Ｎ×Ｔ）以内に積分が完了する
ことが少なくないが、バリアゲート（BG）を閉じること
で積分は終了されるため、１周期（Ｎ×Ｔ）経過後迄、
SHパルスの発生を待たせることが可能である。In many cases, the integration is completed within one cycle (N × T) at high brightness, but the integration is terminated by closing the barrier gate (BG).
It is possible to make the generation of the SH pulse wait.

次に、読み出された画素出力の処理に関し、第11図，
第12図に沿って以下に説明する。Next, regarding the processing of the read pixel output, FIG.
This will be described below with reference to FIG.

イメージセンサ（13）の各画素の信号電荷は、φ_１＝
“L",φ_２＝“H"のタイミングで、第１図に示すコンデ
ンサ（８−１）に転送される。信号処理タイミング発生
部（21）では、この信号電荷の転送に先立ち、第12図に
示されるように、φ_１＝“H",φ_２＝“L"のタイミング
でOSRS信号パルスを発し、第１図に示すFET（８−３）
のゲートにこのパルスを印加して、コンデンサ（８−
１）を略電源電圧に充電してリセットする。φ_１＝
“L",φ_２＝“H"となった時点で信号電荷の転送が行わ
れると、このコンデンサ（８−１）の電圧は、信号電荷
により低下し、イメージセンサ（13）の出力OSは第12図
に示されるように出力される。AGC差動増幅回路（25）
では、信号処理タイミング発生部（21）より送られるRS
S/H信号により、リセット時の電圧レベルを第11図のFET
（52），コンデンサ（53），バッファ（51）からなるサ
ンプルホールド回路により、記憶し、オペアンプ（54）
のプラス入力へ入力する。一方、OS信号はバッファ（5
0）を介してオペアンプ（54）のマイナス入力に入力さ
れており、FET（55,56,57,58）のゲートに入力されるG
1,G2信号により定められるゲイン（第11図参照）で差動
増幅された出力がオペアンプ（54）からVos′として出
力される（第12図参照）。The signal charge of each pixel of the image sensor (13) is φ ₁ =
At the timing of “L”, φ ₂ = “H”, the signal is transferred to the capacitor (8-1) shown in FIG. Prior to this signal charge transfer, the signal processing timing generator (21) issues an OSRS signal pulse at the timing of φ ₁ = “H”, φ ₂ = “L”, as shown in FIG. FET shown in Fig. 1 (8-3)
This pulse is applied to the gate of the capacitor (8-
1) is charged to approximately the power supply voltage and reset. φ ₁ =
When the signal charge is transferred when “L”, φ ₂ = “H”, the voltage of the capacitor (8-1) decreases due to the signal charge, and the output OS of the image sensor (13) becomes The output is as shown in FIG. AGC differential amplifier circuit (25)
Then, the RS sent from the signal processing timing generator (21)
The S / H signal sets the voltage level at reset to the FET shown in Fig. 11.
(52), a sample and hold circuit consisting of a capacitor (53) and a buffer (51), which stores and stores an operational amplifier (54)
To the plus input of. On the other hand, the OS signal is buffered (5
0) is input to the negative input of the operational amplifier (54), and G is input to the gate of the FET (55, 56, 57, 58).
The output that has been differentially amplified with a gain determined by the G1 signal (see FIG. 11) is output from the operational amplifier (54) as Vos' (see FIG. 12).

次に、積分レベルの判定について説明する。 Next, the determination of the integration level will be described.

低輝度時に強制的に積分を終了させた場合、イメージ
センサ（13）の画素出力のレベルは当然適正時に比べ低
下してしまう。そこで、この場合、前述の輝度判定回路
（24）を用いて積分のレベルの検知を行って、その結果
に応じてイメージセンサ（13）の出力にゲインをかけ、
常に適正なレベルの出力が得られるようにしている。When the integration is forcibly terminated at the time of low luminance, the level of the pixel output of the image sensor (13) naturally becomes lower than that at the appropriate time. Therefore, in this case, detection of the level of integration is performed using the above-described luminance determination circuit (24), and a gain is applied to the output of the image sensor (13) according to the detection result.
An appropriate level of output is always obtained.

以下、第８図の輝度判定アナログ回路、第９図のパル
スタイミングチャート、第10図の輝度判定ロジック回路
および第24図の真理表に沿って説明する。なお、この輝
度判定アナログ回路と輝度判定ロジック回路とで、上記
輝度判定回路（23）が構成される。第８図に示すよう
に、オペアンプ（43）からは入照する光量に応じた出力
V₄₃＝Vref−（DOS−AGCOS）が出力され、輝度判定手段
である一つのコンパレータ（45）のマイナス入力に入力
されている。積分時間判定時には第９図に示されるよう
にφｄが印加されており、基準電圧発生回路（RVC）のF
ET（49）がオンとなり、コンパレータ（45）のプラス入
力には（Vref−Vth）が入力されている。いま、SHパル
スが発生すると、第10図のラッチ１（73），ラッチ２
（74），ラッチ３（75）の全てがリセットされる。その
後、第９図に示すように、φｃパルスが発生すると、第
８図のFET（48）がオンとなり、コンパレータ（45）の
プラス入力には（Vref−Vth/2）が入力される。ここ
で、もし（DOS−AGCOS）＞Vth/2 であれば、コンパレータ（45）の出力VFLGは“H"とな
り、第10図に示すアンド（AND）ゲート（70）の出力が
“H"となり、ラッチ１（73）がセットされる。その後、
第９図で示されるように、φｂパルスが発生すると第８
図のFET（47）がオンとなり、コンパレータ（45）のプ
ラス入力には（Vref−Vth/4）が入力される。ここで、
もし（DOS−AGCOS）＞Vth/4 であれば、コンパレータ（45）の出力VFLGは“H"とな
り、第10図において、ANDゲート（71）の出力が“H"と
なり、ラッチ２（74）がセットされる。さらに、その
後、第９図に示すように、φａパルスが発生すると、第
８図のFET（46）がオンとなり、コンパレータ（45）の
プラス入力には（Vref−Vth/8）が入力される。ここ
で、（DOS−AGCOS）＞Vth/8 であれば、コンパレータ（45）の出力VFLGは“H"とな
り、第10図に示すANDゲート（72）の出力が“H"とな
り、ラッチ３（75）がセットされる。以上の各場合につ
いて、第24図の真理表の通りにG1,G3信号が発生する。
この信号に基づき、ゲインは次の表のように選択され、
それぞれ略適正レベルのVosが得られる。Hereinafter, description will be made with reference to the luminance determination analog circuit of FIG. 8, the pulse timing chart of FIG. 9, the luminance determination logic circuit of FIG. 10, and the truth table of FIG. The luminance determination analog circuit and the luminance determination logic circuit constitute the luminance determination circuit (23). As shown in FIG. 8, the output from the operational amplifier (43) according to the amount of incident light
V ₄₃ = Vref− (DOS−AGCOS) is output, and is input to the minus input of one comparator (45) that is the luminance determination means. At the time of the integration time determination, φd is applied as shown in FIG. 9, and F of the reference voltage generation circuit (RVC) is
The ET (49) is turned on, and (Vref-Vth) is input to the plus input of the comparator (45). Now, when the SH pulse is generated, latch 1 (73) and latch 2 in FIG.
(74), all of the latch 3 (75) are reset. Thereafter, as shown in FIG. 9, when the φc pulse is generated, the FET (48) in FIG. 8 is turned on, and (Vref−Vth / 2) is input to the plus input of the comparator (45). Here, if (DOS−AGCOS)> Vth / 2, the output VFLG of the comparator (45) becomes “H”, and the output of the AND gate (70) shown in FIG. 10 becomes “H”. , Latch 1 (73) is set. afterwards,
As shown in FIG. 9, when the φb pulse occurs,
The FET (47) in the figure is turned on, and (Vref-Vth / 4) is input to the plus input of the comparator (45). here,
If (DOS−AGCOS)> Vth / 4, the output VFLG of the comparator (45) becomes “H”, and in FIG. 10, the output of the AND gate (71) becomes “H” and the latch 2 (74) Is set. Then, as shown in FIG. 9, when the φa pulse is generated, the FET (46) in FIG. 8 is turned on, and (Vref−Vth / 8) is input to the plus input of the comparator (45). . Here, if (DOS-AGCOS)> Vth / 8, the output VFLG of the comparator (45) becomes “H”, the output of the AND gate (72) shown in FIG. 10 becomes “H”, and the latch 3 ( 75) is set. In each of the above cases, G1 and G3 signals are generated as shown in the truth table of FIG.
Based on this signal, the gain is selected as shown in the following table,
A Vos of a substantially appropriate level is obtained for each.

このように、FET（49,48,47,46）を逐次オンにするこ
とによって、基準電圧発生回路（RVC）が複数の基準電
圧を発生するので、一つのコンパレータ（45）で複数段
に輝度を判定でき、イメージセンサ（13）と同一チップ
上に形成されるコンパレータの数を削減できる。 As described above, by sequentially turning on the FETs (49, 48, 47, 46), the reference voltage generation circuit (RVC) generates a plurality of reference voltages. Can be determined, and the number of comparators formed on the same chip as the image sensor (13) can be reduced.

第８図に示すFET（44）はINTモードおよびDD1モード
の時のみ抵抗分割回路すなわち基準電圧発生回路（RV
C）に電源を供給するためのスイッチである。このFET
（44）によって、基準電圧発生回路（RVC）は輝度判定
が必要なときのみに通電され、消費電流が低減される。
この電流消費の節減効果は、高輝度には積分時間が読み
出し時間に比して短くなるため大きくなる。The FET (44) shown in FIG. 8 has a resistance dividing circuit, that is, a reference voltage generating circuit (RV) only in the INT mode and the DD1 mode.
This is a switch for supplying power to C). This FET
According to (44), the reference voltage generation circuit (RVC) is energized only when luminance judgment is necessary, and current consumption is reduced.
The effect of reducing the current consumption is greater for high luminance because the integration time is shorter than the reading time.

第11図に示すように、信号Vos′はFET（60），コンデ
ンサ（62），バッファ（64）からなるサンプルホールド
回路によりホールドされ、オペアンプ２（65）のマイナ
ス入力に入力される。この信号Vos′のホールディング
は信号処理タイミング発生部（21）からφ_１＝“L",φ
２＝“H"の信号電荷転送時のタイミングで発生するOSS/
Hパルス信号によって行なわれる。また、信号Vos′はFE
T（59），コンデンサ（61），バッファ（63）からなる
サンプルホールド回路にも入力される。このサンプルホ
ールド回路では第１図で示したAl遮光を施した黒基準画
素出力のサンプルホールドを行う。サンプルホールドの
タイミングを与えるパルスは第12図に示すOBS/H信号で
あり、これは以下に示すシーケンスで発生させる。As shown in FIG. 11, the signal Vos' is held by a sample and hold circuit including an FET (60), a capacitor (62), and a buffer (64), and is input to the minus input of the operational amplifier 2 (65). The holding of this signal Vos' is performed by the signal processing timing generator (21) from φ ₁ = “L”, φ
2 = OSS / generated at the timing of “H” signal charge transfer
This is performed by the H pulse signal. Also, the signal Vos' is FE
It is also input to the sample and hold circuit consisting of T (59), capacitor (61) and buffer (63). In this sample and hold circuit, the sample and hold of the black reference pixel output subjected to Al light shielding shown in FIG. 1 is performed. The pulse that gives the sample hold timing is the OBS / H signal shown in FIG. 12, which is generated in the following sequence.

第2,12図に示すように、INTモードからDD1モードに移
行した後、ADT信号には、A/D変換開始のタイミングを与
えるADS信号が現われる。マイクロコンピュータ（14）
はこの信号をモニタしながら、黒基準画素出力のサンプ
ルホールドのタイミングを計っている。マイクロコンピ
ュータ（14）は黒基準画素の出力中に、NB₁＝“H",NB₂
＝“H"を出力し、信号処理タイミング発生部（21）は、
これによってOBS/H信号を“H"とする。引き続き、マイ
クロコンピュータ（14）は次のADS信号が立ち上がる迄
にNB₁＝“L",NB₂＝“H"を出力し、信号処理タイミング
発生部（21）はこれによってOBS/H信号を“L"とする。
以上によって第11図に示すFET（59），コンデンサ（6
1），バッファ（63）からなるサンプルホールド回路は
入力される黒基準画素出力をホールドし、これをオペア
ンプ２（65）のマイナス入力へ入力する。黒基準画素の
サンプルホールド後は、オペアンプ２（65）の出力はホ
ールドされた黒基準画素出力に対応する分を減算され、
FET（66）〜（68）のゲートに接続されたG3,G4信号によ
って定められるゲイン（第11図別表）で増幅され、信号
Vosとして出力される（第12図）。As shown in FIGS. 2 and 12, after shifting from the INT mode to the DD1 mode, the ADT signal appears in the ADT signal to give the timing of starting the A / D conversion. Microcomputer (14)
Measures the timing of sampling and holding of the black reference pixel output while monitoring this signal. The microcomputer (14) outputs NB ₁ = “H”, NB ₂ during output of the black reference pixel.
= “H”, and the signal processing timing generator (21)
This sets the OBS / H signal to "H". Subsequently, the microcomputer (14) outputs NB ₁ = “L” and NB ₂ = “H” until the next ADS signal rises, and the signal processing timing generator (21) thereby outputs the OBS / H signal to “ L ".
Thus, the FET (59) and capacitor (6
The sample and hold circuit 1) and the buffer (63) hold the input black reference pixel output, and input this to the minus input of the operational amplifier 2 (65). After the sample hold of the black reference pixel, the output of the operational amplifier 2 (65) is subtracted by an amount corresponding to the held black reference pixel output,
The signal is amplified by the gain determined by the G3 and G4 signals connected to the gates of the FETs (66) to (68) (Table 11).
It is output as Vos (Fig. 12).

以上の如く、イメージセンサ（13）の出力信号OSはAG
C差動増幅回路（25）およびOB減算AGC差動増幅回路（2
6）において２重サンプリングされ、その信号レベルか
らリセットレベルが減算され、リセットノイズの影響の
ない信号が取り出されて、さらに、リセットノイズの影
響のない信号から黒基準レベルが減算されて、各画素の
出力から暗時出力が除去された出力Vosが得られる。さ
らに、この出力Vosは、イメージセンサ（13）の出力OS
に対して、AGC差動増幅回路（25）およびOB減算AGC差動
増幅回路（26）において各画素出力の平均レベルに応じ
て、後述するように、×８〜×64のゲインをかけて作成
されている。このように、２つの増幅回路（25,26）で
２段で増幅するので１つの増幅回路で増幅する場合に比
してオペアンプ（54,64）に接続する抵抗の値の範囲は
小さくてよく、抵抗の占める面積が小さくなる。As described above, the output signal OS of the image sensor (13) is AG
C differential amplifier circuit (25) and OB subtraction AGC differential amplifier circuit (2
In 6), double sampling is performed, the reset level is subtracted from the signal level, a signal free from the influence of reset noise is taken out, and the black reference level is subtracted from the signal free from the reset noise. An output Vos from which the dark output is removed is obtained from the output of. Furthermore, this output Vos is the output OS of the image sensor (13).
In contrast, the AGC differential amplifier circuit (25) and the OB subtraction AGC differential amplifier circuit (26) apply a gain of × 8 to × 64 according to the average level of each pixel output, as described later. Have been. As described above, since the amplification is performed in two stages by the two amplifier circuits (25, 26), the range of the value of the resistor connected to the operational amplifiers (54, 64) may be smaller than when the amplification is performed by one amplifier circuit. , The area occupied by the resistance is reduced.

次に、第11図に示すAGC差動増幅回路（25）のオペア
ンプ（54）のゲインとOB減算AGC差動増幅回路（26）の
オペアンプ（65）のゲインについて述べる。ここではイ
メージセンサ（13）の出力OSに対して、×8,×16,×32,
×64のゲインを切り換えるため、オペアンプ１（54）で
２段階、オペアンプ２（65）で２段階のゲイン切り換え
を行うようにしている。この場合、オペアンプ（54），
（65）には常にオフセットの問題がある。２段階でゲイ
ンをかける場合、初段のゲインをGN1、後段のゲインをG
N2とし、各オペアンプのオフセットを△Ｖ、入力をVi、
出力をVoとすれば、出力は下式で表わされる。Next, the gain of the operational amplifier (54) of the AGC differential amplifier circuit (25) and the gain of the operational amplifier (65) of the OB subtraction AGC differential amplifier circuit (26) shown in FIG. 11 will be described. Here, for the output OS of the image sensor (13), × 8, × 16, × 32,
In order to switch the × 64 gain, the operational amplifier 1 (54) switches the gain in two stages and the operational amplifier 2 (65) switches the gain in two stages. In this case, the operational amplifier (54),
(65) always has an offset problem. When applying gain in two stages, the first stage gain is GN1 and the second stage gain is G
N2, offset of each operational amplifier is △ V, input is Vi,
If the output is Vo, the output is represented by the following equation.

Vo＝｛（Vi＋△Ｖ）×GN1＋△Ｖ｝×GN2 ＝Vi×GN1×GN2＋△Ｖ・（GN1×GN2＋GN2）＝（Vi＋△Ｖ）×GN1×GN2＋△Ｖ×GN2 ２段のオペアンプのトータルのゲインGN1×GN2が変わ
らない場合には、上式の第２項（△Ｖ×GN2）でGN2によ
るオフセットが現われる。すなわち、GN2を小さくした
方がトータルのオフセットが小さくなる。Vo = ｛(Vi + △ V) × GN1 + △ V｝ × GN2 = Vi × GN1 × GN2 + △ V · (GN1 × GN2 + GN2) = (Vi + △ V) × GN1 × GN2 + △ V × GN2 Total of two-stage operational amplifier If the gain GN1 × GN2 does not change, an offset due to GN2 appears in the second term (上 V × GN2) of the above equation. That is, the smaller the GN2 is, the smaller the total offset is.

したがって、初段のゲインGN1を後段のゲインGN2より
も高く選ぶことによってオフセットは抑えられるが、こ
の手段によっても、オフセットは残る。このため、後段
のオペアンプ２（65）は、第11図に示すように、参照電
圧Vrefからバイアス手段であるダイオード（99）１個分
電位降下した電圧を基準としてレベルシフトするため、
常にA/D変換可能なように、オフセットが参照電圧Vref
より低電圧側に出るようにしている。Therefore, the offset can be suppressed by selecting the first-stage gain GN1 higher than the second-stage gain GN2, but the offset remains by this means. Therefore, as shown in FIG. 11, the operational amplifier 2 (65) at the subsequent stage shifts the level with reference to a voltage that is one voltage drop from the reference voltage Vref by one diode (99) as a reference.
The offset is equal to the reference voltage Vref so that A / D conversion can always be performed.
It is set to go to the lower voltage side.

OB減算AGC差動増幅回路（26）には、黒基準画素を表
す信号のサンプルホールド後、有効画素を表す信号の出
力に先立ち、Al遮光を施した第２の黒基準画素を表す信
号を出力している。この第２の黒基準画素を表す出力か
らは、先にホールドされた黒基準画素が減算されるた
め、オペアンプのオフセットがなければ参照電圧Vrefと
一致した出力が得られる。しかし、オペアンプ２（65）
の出力は常に参照電圧Vrefより低電圧側にオフセットVo
ffsetが生ずるために、出力は（Vref−Voffset）とな
る。これをA/D変換すると、Voffsetに相当する信号がデ
ィジタルデータとして得られる。以降有効画素の出力は
このVoffset分をマイクロコンピュータ（14）の演算に
よって減算されるので、マイクロコンピュータ（14）に
入力されるデータは実質的にはオフセット成分を除去し
たデータと同じことになる。After sampling and holding the signal representing the black reference pixel, the OB subtraction AGC differential amplifier circuit (26) outputs a signal representing the second black reference pixel subjected to Al shading before outputting the signal representing the effective pixel. doing. Since the previously held black reference pixel is subtracted from the output representing the second black reference pixel, an output that matches the reference voltage Vref is obtained if there is no offset of the operational amplifier. However, operational amplifier 2 (65)
Output is always lower than reference voltage Vref by an offset Vo
Since ffset occurs, the output is (Vref-Voffset). When this is A / D converted, a signal corresponding to Voffset is obtained as digital data. Thereafter, the output of the effective pixel is subtracted from the Voffset by the operation of the microcomputer (14), so that the data input to the microcomputer (14) is substantially the same as the data from which the offset component has been removed.

次に、DD2モードについて説明を行う。 Next, the DD2 mode will be described.

DD2モードにおいては、イメージセンサ（13）に対し
て能動的な動作を行わせることはない。このため、I/O
バッファ（22）に接続されたNB₁,NB₂の信号の入出力を
切り換え、NB₁にG1信号、NB₂にG3信号を出力し、マイク
ロコンピュータ（14）にイメージセンサ（13）の出力の
ゲイン情報を告知している。このI/O切り換えはDD2信号
で行われる。In the DD2 mode, the active operation of the image sensor (13) is not performed. Because of this, I / O
Switching the output of the connected NB _1, NB ₂ signal into a buffer (22), G1 signal NB _1, NB ₂ to output a G3 signal, image sensor to the microcomputer (14) of the output (13) Announces gain information. This I / O switching is performed by the DD2 signal.

DD2モードにおいてのみ、Voutとして出力される信号
はイメージセンサ（13）の出力Vosである。Only in the DD2 mode, the signal output as Vout is the output Vos of the image sensor (13).

このシステム上使用する画素はイメージセンサ（13）
の２つの分離した領域において検出される画素であり、
２つの領域の間にはフォトダイオード（PD）を設けてい
ない。これらの画素の出力をVoutとしてA/D変換部（1
5）へ出力する際には後述する問題点があるため、DD2モ
ードとDD1モードの切り換えによって、有効画素の出力
時のみ、VoutとしてVosを出力している。AGC差動増幅回
路（25）の出力Vos′は有効画素の出力時には、光信号
に対応する出力成分Vos′（sig）と暗時出力成分Vos′
（dark）の和として表わされる（Vos′＝Vos′（sig）
＋Vos′（dark））。OB減算AGC差動増幅回路（26）にて
Vos′（dark）に相当する成分の減算を行い、 Vos＝Vref−GN2×（Vos′−Vos′（dark））としてA/D変換部（15）に出力している。The pixels used in this system are image sensors (13)
Pixels detected in two separate areas of
No photodiode (PD) is provided between the two regions. A / D converter (1
Since there is a problem described below when outputting to 5), Vos is output as Vout only when valid pixels are output by switching between DD2 mode and DD1 mode. The output Vos' of the AGC differential amplifying circuit (25) has an output component Vos' (sig) corresponding to the optical signal and a dark output component Vos' at the output of the effective pixel.
(Vos '= Vos' (sig)
+ Vos' (dark)). OB subtraction AGC differential amplifier circuit (26)
The component corresponding to Vos '(dark) is subtracted, and the result is output to the A / D converter (15) as Vos = Vref-GN2 × (Vos'-Vos' (dark)).

このとき、フォトダイオード（PD）を除去した画素の
出力は光信号に対応する出力も暗時出力成分もないた
め、Vos′＝０となる。ここでOB減算AGC差動増幅（26）
にてVos′（dark）の減算を行うと、 Vos＝Vref−GN2×（０−Vos′（dark））＞Vref となり、A/D変換可能な参照電圧Vrefより低電圧側とは
逆に、Vosが参照電圧Vrefより高電圧となってしまい、A
/D変換のダイナミックレンジを越え、A/D変換部（15）
の破壊を招くおそれがある。このために、有効画素の出
力以外では、アナログスイッチ（28），（29）を切り替
えて、常にA/D変換可能な温度検出出力ＶTMPを出力して
いる。このように、有効画素の出力時のみDD2＝“H"と
してVosの出力を行い、無効画素の出力時はDD2＝“L"と
してＶTMPの出力を行なうことによって、常にA/D変換の
ダイナミックレンジ内でA/D変換を行うようにしてい
る。At this time, the output of the pixel from which the photodiode (PD) has been removed has Vos' = 0 since there is no output corresponding to the optical signal and no output component at dark. Here OB subtraction AGC differential amplification (26)
When Vos' (dark) is subtracted, Vos = Vref−GN2 × (0−Vos ′ (dark))> Vref, and conversely to the reference voltage Vref that can be A / D converted, Vos becomes higher than the reference voltage Vref, and A
A / D converter (15), exceeding the dynamic range of / D conversion
There is a risk of causing the destruction of. For this reason, except for the output of the effective pixel, the analog switches (28) and (29) are switched to always output the temperature detection output VTMP capable of A / D conversion. As described above, the output of Vos is performed by setting DD2 = “H” only when valid pixels are output, and the output of VTMP is set by setting DD2 = “L” when outputting invalid pixels. Thus, the dynamic range of A / D conversion is always maintained. A / D conversion is performed inside.

以上でDD2モードの説明を終了し、第１実施例の説明
を終了する。This concludes the description of the DD2 mode, and ends the description of the first embodiment.

次に、上記第１実施例における暗時出力成分の除去手
段を変形した第２の実施例について説明する。ここで
は、第１の実施例と異なる点のみについて、第14図のブ
ロック図，第15図のAGC差動増幅回路の回路図で説明す
る。Next, a description will be given of a second embodiment in which the dark output component removing means in the first embodiment is modified. Here, only differences from the first embodiment will be described with reference to the block diagram of FIG. 14 and the circuit diagram of the AGC differential amplifier circuit of FIG.

まず、第２の実施例を示す第14図のブロック図と第１
の実施例を示す第２図のブロック図の相違によって示さ
れるように、第２の実施例はアナログ参照電圧Vref′が
AGC差動増幅回路（125）から出力されている点で第１の
実施例と相違する。また、第14図では第１の実施例にお
けるOB減算AGC差動増幅回路が除去されている。第15図
にて第２の実施例の動作を説明する。第１の実施例と同
様に、有効画素の出力に先立ち、イメージセンサ（13）
は黒基準画素の出力を出力する。ここで、AGC差動増幅
回路（125）中のFET（159），コンデンサ（161）および
バッファ（163）からなるサンプルホールド回路ではOBS
/Hパルスによって黒基準画素の出力をサンプルホールド
する。第１の実施例では、ホールドされた出力をオペア
ンプ２（65）のマイナス入力に接続し、オペアンプ２
（65）で減算を行っていたが、第２の実施例では、ホー
ルドされた出力をVref′として出力している。このVre
f′はA/Dコンバータ（115）にアナログ参照電圧として
供給され、A/D変換部（115）では、この電圧を基準とし
て、入力された電圧をA/D変換する。すなわち、入力Vou
tと参照電圧Vref′の差動を取ってディジタル値に変換
するため、A/D変換部（115）内で黒基準画素出力の減算
を行うことと等価となる。First, the block diagram of FIG. 14 showing the second embodiment and FIG.
As shown by the difference in the block diagram of FIG. 2 showing the embodiment, the second embodiment has an analog reference voltage Vref '.
The difference from the first embodiment is that the signal is output from the AGC differential amplifier circuit (125). In FIG. 14, the OB subtraction AGC differential amplifier circuit in the first embodiment is omitted. The operation of the second embodiment will be described with reference to FIG. As in the first embodiment, prior to the output of the effective pixel, the image sensor (13)
Outputs the output of the black reference pixel. Here, in the sample-and-hold circuit including the FET (159), the capacitor (161) and the buffer (163) in the AGC differential amplifier circuit (125), OBS is used.
The output of the black reference pixel is sampled and held by the / H pulse. In the first embodiment, the held output is connected to the minus input of the operational amplifier 2 (65),
Although the subtraction was performed in (65), in the second embodiment, the held output is output as Vref '. This Vre
f ′ is supplied as an analog reference voltage to the A / D converter (115), and the A / D converter (115) performs A / D conversion of the input voltage based on this voltage. That is, the input Vou
Since the difference between t and the reference voltage Vref 'is taken and converted into a digital value, it is equivalent to subtracting the black reference pixel output in the A / D converter (115).

また、FET（160），コンデンサ（162）およびバッフ
ァ（164）からなるサンプルホールド回路によってサン
プルホールドされる黒基準画素の出力も各有効画素の出
力もオペアンプ２（165）の出力となっており、これら
の差動をA/D変換部（115）内で取るため、オペアンプ２
（165）のオフセットは完全に除去される。よって第２
の実施例においてはイメージセンサ（13）の暗時出力の
除去と同時にオペアンプ２（165）のオフセットの除去
が行われる。Also, the output of the black reference pixel and the output of each effective pixel sampled and held by the sample and hold circuit including the FET (160), the capacitor (162), and the buffer (164) are the outputs of the operational amplifier 2 (165). To obtain these differentials in the A / D converter (115), the operational amplifier 2
The offset of (165) is completely removed. Therefore the second
In the embodiment, the offset of the operational amplifier 2 (165) is removed simultaneously with the removal of the dark output of the image sensor (13).

次に、第３の実施例について、第16,17,18図を参照し
ながら説明する。この第３の実施例は暗時出力除去手段
が第1,2の実施例と異なる。まず、第３の実施例のブロ
ック図（第16図）と、第１の実施例のブロック図（第２
図）との違いについて述べる。Next, a third embodiment will be described with reference to FIGS. The third embodiment differs from the first and second embodiments in the dark output removal means. First, a block diagram of the third embodiment (FIG. 16) and a block diagram of the first embodiment (FIG. 16)
Figure) is described.

第３の実施例では、黒基準画素のサンプルホールドパ
ルスOBS/HはA/D変換部（215）に入力されており、OB減
算AGC差動増幅回路は除去されている。この第３の実施
例では、黒基準画素の減算はA/D変換部（215）内で行わ
れる。第18図はA/D変換部（215）を示し、このA/D変換
部（215）はA/D変換回路（206）とそれと同一チップ上
に設けられた内部回路を有する。第18図でVinとして入
力されるイメージセンサの出力は黒基準画素とこれに続
く有効画素の出力からなる。黒基準画素の出力はOBS/H
パルスにて、FET（201），コンデンサ（202）およびバ
ッファ（203）からなるサンプルホールド回路によって
サンプルホールドされる。そして以降入力される有効画
素出力はオペアンプ（205）により、サンプルホールド
された黒基準画素出力分を減算された後、A/D変換回路
（206）へ入力される。In the third embodiment, the sample hold pulse OBS / H of the black reference pixel is input to the A / D converter (215), and the OB subtraction AGC differential amplifier circuit is eliminated. In the third embodiment, the subtraction of the black reference pixel is performed in the A / D converter (215). FIG. 18 shows an A / D conversion unit (215), which has an A / D conversion circuit (206) and an internal circuit provided on the same chip as the A / D conversion circuit (206). In FIG. 18, the output of the image sensor input as Vin is composed of the output of the black reference pixel and the effective pixel that follows. Output of black reference pixel is OBS / H
The pulse is sampled and held by a sample and hold circuit including an FET (201), a capacitor (202), and a buffer (203). The effective pixel output that is input thereafter is subtracted from the sample-held black reference pixel output by the operational amplifier (205), and then input to the A / D conversion circuit (206).

第17図はAGC差動増幅回路（225）を示す。第１の実施
例では黒基準画素の出力に対するサンプルホールド回路
があったが、第３の実施例では、これは除去されてい
る。また、第２の実施例と同様に、黒基準画素出力も有
効画素出力も同一のオペアンプ（165）から出力される
ため、このオペアンプ（165）のオフセットは完全にキ
ャンセルされる。FIG. 17 shows an AGC differential amplifier circuit (225). In the first embodiment, there is a sample-and-hold circuit for the output of the black reference pixel, but in the third embodiment, this is removed. Further, as in the second embodiment, since the black reference pixel output and the effective pixel output are output from the same operational amplifier (165), the offset of the operational amplifier (165) is completely canceled.

次に、暗時出力の除去手段が前述の実施例と異なる第
４の実施例を説明する。第19図は、この第４の実施例に
係るハードウェアブロック図である。これは第３の実施
例のブロック図である第16図とは、参照電圧VrefがA/D
変換部（315）に入力されていないという点が異なって
おり、AGC差動増幅回路（225）は第３の実施例と全く同
一の構成である。Next, a description will be given of a fourth embodiment in which the dark output removing means is different from the above-described embodiment. FIG. 19 is a hardware block diagram according to the fourth embodiment. This is different from FIG. 16, which is a block diagram of the third embodiment, in that the reference voltage Vref is A / D
The difference is that it is not input to the converter (315), and the AGC differential amplifier circuit (225) has exactly the same configuration as that of the third embodiment.

第20図のA/D変換部（315）を示し、このA/D変換部（3
15）はA/D変換回路（405）とそれと同一チップ上に設け
られた内部回路を有する。イメージセンサ（13）が黒基
準画素の出力を行っている間にA/D変換部（315）にはOB
S/Hパルスが与えられ、端子Vinに入力されている黒基準
画素の出力がFET（401），コンデンサ（402），バッフ
ァ（403）からなるサンプルホールド回路によって、サ
ンプルホールドされる。ホールドされた黒基準画素出力
はアナログ参照電圧（Vref′）としてA/D変換回路（40
5）に入力される。それ以降、端子Vinに入力されるイメ
ージセンサ（13）の有効画素出力は、第２の実施例と同
様、ホールドされた黒基準画素の出力（Vref′）が減算
された後、A/D変換される。これにより暗時出力成分が
除去される。FIG. 20 shows the A / D converter (315) shown in FIG.
15) has an A / D conversion circuit (405) and an internal circuit provided on the same chip as the A / D conversion circuit (405). While the image sensor (13) is outputting the black reference pixel, the A / D converter (315) outputs
The S / H pulse is applied, and the output of the black reference pixel input to the terminal Vin is sampled and held by the sample and hold circuit including the FET (401), the capacitor (402), and the buffer (403). The held black reference pixel output is used as an analog reference voltage (Vref ′) as an A / D conversion circuit (40
Entered in 5). Thereafter, as in the second embodiment, the effective pixel output of the image sensor (13) input to the terminal Vin is obtained by subtracting the output (Vref ') of the held black reference pixel from the A / D conversion. Is done. As a result, the dark output component is removed.

＜発明の効果＞以上より明らかなように、この発明の固体撮像装置
は、整列された複数の画素に対応して整列された複数の
光電変換部と、上記画素の整列方向を長手方向として配
置され、上記光電変換部に照射される光量をモニタする
と共に、システム上使用しない不使用画素に対応する出
力が得られる部分が遮光されている輝度モニタ手段と、
この輝度モニタ手段の出力に基づいて輝度を判定する輝
度判定手段と、この輝度判定手段からの出力に基づいて
積分時間を制御する積分時間制御部とを備えているの
で、使用画素に対応する光電変換部に照射される光量を
全体的にモニタすることができ、しかも、従来の如く輝
度モニタ手段同士を金属配線で接続することがないた
め、暗時出力を低減できる。<Effects of the Invention> As is apparent from the above description, the solid-state imaging device according to the present invention includes a plurality of photoelectric conversion units arranged corresponding to a plurality of aligned pixels, and the arrangement direction of the pixels is set as a longitudinal direction. And a luminance monitor unit that monitors the amount of light irradiated to the photoelectric conversion unit, and blocks a portion where an output corresponding to an unused pixel not used in the system is obtained from being shielded,
Since there are provided a luminance determining means for determining the luminance based on the output of the luminance monitoring means, and an integration time control section for controlling the integration time based on the output from the luminance determining means, the The amount of light applied to the conversion section can be monitored as a whole, and the output of the dark state can be reduced because the brightness monitoring means is not connected to each other by metal wiring as in the related art.

また、この発明の固体撮像装置では、使用画素の領域
を変更した場合には、輝度モニタ手段の遮光を行なう領
域を例えばアルミニウムのパターンなどを変更するだけ
で行なうことができ、使用画素領域の変更に対して柔軟
に対処することができる。Further, in the solid-state imaging device according to the present invention, when the area of the used pixel is changed, the area where light is shielded by the luminance monitor means can be changed only by changing, for example, an aluminum pattern. Can be dealt with flexibly.

[Brief description of the drawings]

第１図はこの発明の固体撮像装置におけるイメージセン
サの構成図、第２図はこの発明の第１実施例の固定撮像
装置のブロック図、第３図はイニシャライズ時における
イメージセンサのポテンシャル構造を示す図、第４図は
上記第１実施例のイニシャライズモードにおける信号の
タイムチャート、第５図はイメージセンサの積分モード
時におけるポテンシャル構造を示す図、第６図は積分モ
ード時における信号のタイムチャート、第７図は補償用
ダイオードの構造図、第８図は輝度判定アナログ回路の
回路図、第９図は輝度判定時の信号のタイムチャート、
第10図は輝度判定ロジック回路の回路図、第11図は第１
実施例におけるAGC作動増幅回路およびOB減算AGC作動増
幅回路の回路図、第12図は画素出力の処理に関するタイ
ムチャート、第13図は温度検出部の回路図、第14図は第
２実施例の固体撮像装置のブロック図、第15図は第２実
施例のAGC作動増幅回路の回路図、第16図は第３実施例
の固体撮像装置のブロック図、第17図は第３実施例のAG
C作動増幅回路の回路図、第18図はA/D変換部の回路図、
第19図は第４実施例の固体撮像装置のブロック図、第20
図は第４実施例のA/D変換部の回路図、第21図はイメー
ジセンサの構造図、第22図は第４実施例の積分モードに
おける信号のタイムチャート、第23図は暗電荷の転送を
説明する図、第24図は輝度判定ロジック回路の真理表を
表わす図である。 PD,BG,ST……蓄積手段、 SH……シフトゲート、RG……転送レジスタ、 RGICG……積分クリアゲート、 14……マイクロコンピュータ、 20……積分時間制御部、23……モード選択回路、 24……輝度判定回路、30……転送クロック発生部。FIG. 1 is a block diagram of an image sensor in a solid-state imaging device of the present invention, FIG. 2 is a block diagram of a fixed imaging device of a first embodiment of the present invention, and FIG. 3 shows a potential structure of the image sensor at the time of initialization. FIG. 4 is a time chart of signals in the initialization mode of the first embodiment, FIG. 5 is a diagram showing a potential structure in the integration mode of the image sensor, FIG. 6 is a time chart of signals in the integration mode, FIG. 7 is a structural diagram of a compensation diode, FIG. 8 is a circuit diagram of a luminance determination analog circuit, FIG. 9 is a time chart of a signal at the time of luminance determination,
FIG. 10 is a circuit diagram of a luminance determination logic circuit, and FIG.
FIG. 12 is a circuit diagram of an AGC operation amplifying circuit and an OB subtraction AGC operation amplifying circuit in the embodiment, FIG. 12 is a time chart relating to processing of pixel output, FIG. 13 is a circuit diagram of a temperature detection unit, and FIG. FIG. 15 is a block diagram of the AGC operation amplifier circuit of the second embodiment, FIG. 16 is a block diagram of the solid-state imaging device of the third embodiment, and FIG. 17 is an AG of the third embodiment.
The circuit diagram of the C operation amplification circuit, FIG. 18 is the circuit diagram of the A / D converter,
FIG. 19 is a block diagram of a solid-state imaging device according to a fourth embodiment, and FIG.
FIG. 21 is a circuit diagram of an A / D converter of the fourth embodiment, FIG. 21 is a structural diagram of an image sensor, FIG. 22 is a time chart of signals in the integration mode of the fourth embodiment, and FIG. FIG. 24 is a diagram for explaining the transfer, and FIG. 24 is a diagram showing a truth table of the luminance judgment logic circuit. PD, BG, ST: storage means, SH: shift gate, RG: transfer register, RGICG: integration clear gate, 14: microcomputer, 20: integration time control unit, 23: mode selection circuit, 24: luminance judgment circuit, 30: transfer clock generator

───────────────────────────────────────────────────── フロントページの続き (72)発明者糊田寿夫大阪府大阪市東区安土町２丁目30番地大阪国際ビルミノルタカメラ株式会社内 (56)参考文献特開昭63−173470（ＪＰ，Ａ) 特開昭62−929（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/335 G02B 7/28 H04N 5/228 H04N 5/232 ──────────────────────────────────────────────────続き Continuation of the front page (72) Inventor Toshio Kaida 2-30-30 Azuchicho, Higashi-ku, Osaka-shi, Osaka Inside Osaka International Building Minolta Camera Co., Ltd. (56) References JP-A-63-173470 JP-A-62-929 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N 5/335 G02B 7/28 H04N 5/228 H04N 5/232

Claims

(57) [Claims]

1. A plurality of photoelectric elements which are aligned in correspondence with a plurality of pixels which are composed of unused pixels which are not used in a system and used pixels which are used in a system, and which generate electric charges according to the illuminance of incident light. A conversion unit, a storage unit that stores the charge from each of the photoelectric conversion units, and a longitudinal direction in which the alignment direction of the pixels is arranged. The charge is generated according to the illuminance of incident light, and the charge is applied to the photoelectric conversion unit. A luminance monitor means for monitoring a light amount of the light, and a part where an output corresponding to the unused pixel is obtained is shielded; a luminance judgment means for judging luminance based on an output of the luminance monitor means; A solid-state imaging device comprising: an integration time control unit that controls an integration time for accumulating charges from the photoelectric conversion unit in the accumulation unit based on an output from the means.