JP3075320B2 - Upc回路の制御装置 - Google Patents
Upc回路の制御装置Info
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- JP3075320B2 JP3075320B2 JP35743792A JP35743792A JP3075320B2 JP 3075320 B2 JP3075320 B2 JP 3075320B2 JP 35743792 A JP35743792 A JP 35743792A JP 35743792 A JP35743792 A JP 35743792A JP 3075320 B2 JP3075320 B2 JP 3075320B2
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- Japan
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- virtual path
- flag
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Description
【0001】
【産業上の利用分野】本発明は、B−ISDN(Broadb
and-Integrated Services Digital Network:広帯域I
SDN)の通信装置において、ユーザが契約されたトラ
フィック量を守っているかどうかを監視するためのUP
C(Usage Parameter Control :使用量パラメータ制
御)回路の制御装置に関するものである。
and-Integrated Services Digital Network:広帯域I
SDN)の通信装置において、ユーザが契約されたトラ
フィック量を守っているかどうかを監視するためのUP
C(Usage Parameter Control :使用量パラメータ制
御)回路の制御装置に関するものである。
【0002】
【従来の技術】B−ISDNは、セルと呼ばれるパケッ
ト単位で情報を伝送するATM(Acynchronous Transfe
r Mode:非同期転送網)技術により実現される。ATM
網のトラフィック制御では、VP(Virtual Path:仮想
パス)単位にセルをカウントし、そのトラフィックがユ
ーザとの契約に違反しているかどうかを監視しなければ
ならない。トラフィック監視の方法としては、Tセル周
期中にX個のセルまでなどと予めユーザが申告してお
き、Tセル周期中にX個を超えるセルが到着した場合に
はそれを廃棄するという制御を行う。
ト単位で情報を伝送するATM(Acynchronous Transfe
r Mode:非同期転送網)技術により実現される。ATM
網のトラフィック制御では、VP(Virtual Path:仮想
パス)単位にセルをカウントし、そのトラフィックがユ
ーザとの契約に違反しているかどうかを監視しなければ
ならない。トラフィック監視の方法としては、Tセル周
期中にX個のセルまでなどと予めユーザが申告してお
き、Tセル周期中にX個を超えるセルが到着した場合に
はそれを廃棄するという制御を行う。
【0003】かかる機能をUPC回路で実現するもので
あるが、このUPC回路に対する制御として必要な機能
の中にVP閉塞とVP全開がある。VP閉塞とは対象V
Pのセルを全て廃棄することであり、VP全開とは対象
VPのセルを全て通過させることである。
あるが、このUPC回路に対する制御として必要な機能
の中にVP閉塞とVP全開がある。VP閉塞とは対象V
Pのセルを全て廃棄することであり、VP全開とは対象
VPのセルを全て通過させることである。
【0004】
【発明が解決しようとする課題】ATM網は現在開発段
階にあり、このため上述のようなVP閉塞、VP全開な
どの制御を実現する方法あるいは装置は今のところ提案
されていない。
階にあり、このため上述のようなVP閉塞、VP全開な
どの制御を実現する方法あるいは装置は今のところ提案
されていない。
【0005】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、VP単位にVP閉塞
あるいはVP全開などを実現するための制御装置を新た
に提供することにある。
であり、その目的とするところは、VP単位にVP閉塞
あるいはVP全開などを実現するための制御装置を新た
に提供することにある。
【0006】
【課題を解決するための手段】図1は本発明に係る原理
説明図である。本発明による制御装置は、第1の形態と
して、Tセル周期中にX個を超えて到着したセルを廃棄
することにより仮想パス毎のトラフィックの監視・制御
を行う機能を有するUPC回路において、制御せんとす
る仮想パスについて、パラメータXを「0」にするか、
あるいはパラメータTをXに対して十分に大とすること
で、当該仮想パスを閉塞にするよう構成したものであ
る。
説明図である。本発明による制御装置は、第1の形態と
して、Tセル周期中にX個を超えて到着したセルを廃棄
することにより仮想パス毎のトラフィックの監視・制御
を行う機能を有するUPC回路において、制御せんとす
る仮想パスについて、パラメータXを「0」にするか、
あるいはパラメータTをXに対して十分に大とすること
で、当該仮想パスを閉塞にするよう構成したものであ
る。
【0007】また、本発明による制御装置は、第2の形
態として、Tセル周期中にX個を超えて到着したセルを
廃棄することにより仮想パス毎のトラフィックの監視・
制御を行う機能を有するUPC回路において、制御せん
とする仮想パスについて、パラメータXの値をT以上の
値とするか、パラメータTをX以下の値とすることで、
当該仮想パスを全開にするよう構成したものである。
態として、Tセル周期中にX個を超えて到着したセルを
廃棄することにより仮想パス毎のトラフィックの監視・
制御を行う機能を有するUPC回路において、制御せん
とする仮想パスについて、パラメータXの値をT以上の
値とするか、パラメータTをX以下の値とすることで、
当該仮想パスを全開にするよう構成したものである。
【0008】また本発明による制御装置は、第3の形態
として、Tセル周期中にX個を超えて到着したセルを廃
棄することにより仮想パス毎のトラフィックの監視・制
御を行う機能を有するUPC回路において、仮想パス識
別子対応に該パラメータT、Xを格納するパラメータテ
ーブルに仮想パス識別子対応のフラグ領域を設け、この
フラグ領域に閉塞フラグおよび/または全開フラグを設
定し、この閉塞フラグおよび/または全開フラグに従っ
て当該仮想パスを閉塞または全開にすることを特徴とす
るものである。
として、Tセル周期中にX個を超えて到着したセルを廃
棄することにより仮想パス毎のトラフィックの監視・制
御を行う機能を有するUPC回路において、仮想パス識
別子対応に該パラメータT、Xを格納するパラメータテ
ーブルに仮想パス識別子対応のフラグ領域を設け、この
フラグ領域に閉塞フラグおよび/または全開フラグを設
定し、この閉塞フラグおよび/または全開フラグに従っ
て当該仮想パスを閉塞または全開にすることを特徴とす
るものである。
【0009】
【作用】本発明による制御装置では、制御せんとする仮
想パスについて上記パラメータTおよび/またはXを変
更することにより当該仮想パスの通過セル量を制御する
ものであり、特に、第1の形態の制御装置では、制御せ
んとする仮想パスについてパラメータXを「0」にする
か、あるいはパラメータTをXに対して十分に大とする
ことで、当該仮想パスを閉塞にするものであり、また第
2の形態の制御装置では、制御せんとする仮想パスにつ
いてパラメータXの値をT以上の値とするか、パラメー
タTをX以下の値とすることで、当該仮想パスを全開に
するものである。
想パスについて上記パラメータTおよび/またはXを変
更することにより当該仮想パスの通過セル量を制御する
ものであり、特に、第1の形態の制御装置では、制御せ
んとする仮想パスについてパラメータXを「0」にする
か、あるいはパラメータTをXに対して十分に大とする
ことで、当該仮想パスを閉塞にするものであり、また第
2の形態の制御装置では、制御せんとする仮想パスにつ
いてパラメータXの値をT以上の値とするか、パラメー
タTをX以下の値とすることで、当該仮想パスを全開に
するものである。
【0010】また本発明による第3の形態の制御装置で
は、パラメータテーブルに仮想パス識別子対応に設けら
れたフラグ領域に、閉塞フラグおよび/または全開フラ
グを設定し、この閉塞フラグおよび/または全開フラグ
に従って当該仮想パスを閉塞または全開にするよう制御
するものである。
は、パラメータテーブルに仮想パス識別子対応に設けら
れたフラグ領域に、閉塞フラグおよび/または全開フラ
グを設定し、この閉塞フラグおよび/または全開フラグ
に従って当該仮想パスを閉塞または全開にするよう制御
するものである。
【0011】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図2には本発明の一実施例としてのUPC回路の
制御装置の構成例が示される。図中、VP識別子解読部
1では、入力セルのVP識別子を判別し、このVP識別
子に基づいて各VP毎にセル量をカウントする。
する。図2には本発明の一実施例としてのUPC回路の
制御装置の構成例が示される。図中、VP識別子解読部
1では、入力セルのVP識別子を判別し、このVP識別
子に基づいて各VP毎にセル量をカウントする。
【0012】パラメータテーブル3はRAMなどで構成
されるメモリであり、図3に示すように、VP識別子#
0〜#255をアドレスとし、そのアドレスに対応VP
のパラメータT、X等の値をデータとして格納する。こ
こで、パラメータT、Xはユーザが予め申告するパラメ
ータで、ユーザのVPに対しTセル周期中にX個のセル
まで伝送可能であることを表す。例えば、VP識別子#
1のVPについては、7セル周期中に2個のセルの割合
でセルの伝送が可能である。このパラメータの内容は外
部から書換え可能になっており、特にパラメータXを
「パラメータT以上の値」あるいは「0」に書き換え、
後に再びもとのパラメータXに戻すという処理を行える
ようになっている。この場合、もとのパラメータXは一
旦退避領域に退避させておくことになる。
されるメモリであり、図3に示すように、VP識別子#
0〜#255をアドレスとし、そのアドレスに対応VP
のパラメータT、X等の値をデータとして格納する。こ
こで、パラメータT、Xはユーザが予め申告するパラメ
ータで、ユーザのVPに対しTセル周期中にX個のセル
まで伝送可能であることを表す。例えば、VP識別子#
1のVPについては、7セル周期中に2個のセルの割合
でセルの伝送が可能である。このパラメータの内容は外
部から書換え可能になっており、特にパラメータXを
「パラメータT以上の値」あるいは「0」に書き換え、
後に再びもとのパラメータXに戻すという処理を行える
ようになっている。この場合、もとのパラメータXは一
旦退避領域に退避させておくことになる。
【0013】違反判定部2は、パラメータテーブル3の
内容を参照し、VP識別子解読部1からの情報により対
象VPが申告パラメータに違反であるか否か、すなわち
Tセル周期中にX個のセル量を超えているか否か、を判
定する。違反と判定された場合には廃棄制御部4に対し
て廃棄制御信号を送出する。廃棄制御部4では、廃棄制
御信号を受信したときには、その違反と判定されたVP
のセルを廃棄処理する。
内容を参照し、VP識別子解読部1からの情報により対
象VPが申告パラメータに違反であるか否か、すなわち
Tセル周期中にX個のセル量を超えているか否か、を判
定する。違反と判定された場合には廃棄制御部4に対し
て廃棄制御信号を送出する。廃棄制御部4では、廃棄制
御信号を受信したときには、その違反と判定されたVP
のセルを廃棄処理する。
【0014】この実施例回路の動作を図4を参照しつつ
以下に説明する。ここで図4はVP閉塞/VP全開の処
理を行ったときのパラメータテーブル3の格納内容の例
を示す。
以下に説明する。ここで図4はVP閉塞/VP全開の処
理を行ったときのパラメータテーブル3の格納内容の例
を示す。
【0015】まず、VP閉塞の動作について説明する。
UPC回路によるトラフィックの制御は、Tセル周期中
でX個を超えるセルを廃棄することにより行われるの
で、パラメータXの値を「0」にすることによりVP閉
塞を行うことができる。図4の例では、VP識別子#1
のパラメータXを、本来は「2」であるものをVP閉塞
時には「0」に書き換えている。これによりVP識別子
#1のセルは如何なる場合でも契約違反となって廃棄制
御部4で廃棄されるので、VP閉塞が実現できる。
UPC回路によるトラフィックの制御は、Tセル周期中
でX個を超えるセルを廃棄することにより行われるの
で、パラメータXの値を「0」にすることによりVP閉
塞を行うことができる。図4の例では、VP識別子#1
のパラメータXを、本来は「2」であるものをVP閉塞
時には「0」に書き換えている。これによりVP識別子
#1のセルは如何なる場合でも契約違反となって廃棄制
御部4で廃棄されるので、VP閉塞が実現できる。
【0016】VP全開の動作は、このパラメータXの値
をパラメータT以上の値に設定することにより実現され
る。図4の例ではVP識別子#3のパラメータXを、本
来は「3」であるものをVP全開時にはT=4を超える
「5」に書き換えている。これによりVP識別子#3の
セルは如何なる場合でも契約違反にはならないので、全
てのセルが廃棄制御部4で廃棄されることなく通過さ
れ、よってVP全開が実現できる。
をパラメータT以上の値に設定することにより実現され
る。図4の例ではVP識別子#3のパラメータXを、本
来は「3」であるものをVP全開時にはT=4を超える
「5」に書き換えている。これによりVP識別子#3の
セルは如何なる場合でも契約違反にはならないので、全
てのセルが廃棄制御部4で廃棄されることなく通過さ
れ、よってVP全開が実現できる。
【0017】本発明の実施にあたっては種々の変形形態
が可能である。例えば、上述の実施例ではパラメータX
を変更することによりVP閉塞とVP全開を実現した
が、本発明はこれに限られるものではなく、例えばパラ
メータTを変更するこによってもVP閉塞とVP全開の
動作を実現できる。すなわち、VP閉塞を実現するには
パラメータTの値をパラメータXの値に対してはるかに
大きくして実質的にパラメータXが0と見なせる(すな
わちX/T≒0)ようにすれば、実質的にVP閉塞を実
現できる。またパラメータTの値をパラメータXの値よ
り小さくなるようにすれば、VP閉塞を実現できる。
が可能である。例えば、上述の実施例ではパラメータX
を変更することによりVP閉塞とVP全開を実現した
が、本発明はこれに限られるものではなく、例えばパラ
メータTを変更するこによってもVP閉塞とVP全開の
動作を実現できる。すなわち、VP閉塞を実現するには
パラメータTの値をパラメータXの値に対してはるかに
大きくして実質的にパラメータXが0と見なせる(すな
わちX/T≒0)ようにすれば、実質的にVP閉塞を実
現できる。またパラメータTの値をパラメータXの値よ
り小さくなるようにすれば、VP閉塞を実現できる。
【0018】さらに、パラメータTとXの値を適当に調
整して例えばX/T=0.2、X/T=0.5などとす
れば20%開、50%開などの制御をすることもでき
る。
整して例えばX/T=0.2、X/T=0.5などとす
れば20%開、50%開などの制御をすることもでき
る。
【0019】上述の実施例で8パラメータの設定により
VP閉塞、VP全開などを実現するものであったが、こ
うした場合には、以前に設定していたパラメータが書き
換えられてしまうので、VP閉塞、VP全開などの状態
から以前のパラメータ値に戻すためには以前の値を別の
退避領域に記憶しておく必要があり、退避処理と記憶領
域が増えることになる。
VP閉塞、VP全開などを実現するものであったが、こ
うした場合には、以前に設定していたパラメータが書き
換えられてしまうので、VP閉塞、VP全開などの状態
から以前のパラメータ値に戻すためには以前の値を別の
退避領域に記憶しておく必要があり、退避処理と記憶領
域が増えることになる。
【0020】そこで、本発明の他の実施例として、パラ
メータテーブル3にVP閉塞、VP全開等を行うか否か
のフラグを設けることで、以前のパラメータを書き換え
なくとも(すなわち以前のパラメータを退避させなくと
も)VP閉塞、VP全開等の制御を行えるようにする。
メータテーブル3にVP閉塞、VP全開等を行うか否か
のフラグを設けることで、以前のパラメータを書き換え
なくとも(すなわち以前のパラメータを退避させなくと
も)VP閉塞、VP全開等の制御を行えるようにする。
【0021】図5にはこの他の実施例としてのUPC回
路の制御装置におけるパラメータテーブル3の格納内容
の例が示される。この例はパラメータテーブル3にVP
閉塞を行うか否かを表示するフラグを設けた例であり、
図示のようにVP識別子#1についてはVP閉塞フラグ
が“1”となっていて当該VPについてVP閉塞を行う
ことを表している。違反判定部2は、このVP閉塞フラ
グが“1”である場合には、常に違反を検出したものと
して廃棄制御部4で当該VPのセルを廃棄するよう廃棄
制御信号を出す。こうすることにより以前のパラメータ
を書き換えることなくVP閉塞の制御ができ、以前のパ
ラメータを保存しておく領域も不要となる。
路の制御装置におけるパラメータテーブル3の格納内容
の例が示される。この例はパラメータテーブル3にVP
閉塞を行うか否かを表示するフラグを設けた例であり、
図示のようにVP識別子#1についてはVP閉塞フラグ
が“1”となっていて当該VPについてVP閉塞を行う
ことを表している。違反判定部2は、このVP閉塞フラ
グが“1”である場合には、常に違反を検出したものと
して廃棄制御部4で当該VPのセルを廃棄するよう廃棄
制御信号を出す。こうすることにより以前のパラメータ
を書き換えることなくVP閉塞の制御ができ、以前のパ
ラメータを保存しておく領域も不要となる。
【0022】またVP全開についても同様なフラグを設
けることで制御が可能であり、この場合には、違反判定
部2は、VP全開フラグが“1”である場合には、常に
違反判定を行わないようにして当該VPのセルは廃棄す
ることなく全て通過させるようにする。またVP閉塞と
VP全開のフラグを両方同時に設けてもよい。
けることで制御が可能であり、この場合には、違反判定
部2は、VP全開フラグが“1”である場合には、常に
違反判定を行わないようにして当該VPのセルは廃棄す
ることなく全て通過させるようにする。またVP閉塞と
VP全開のフラグを両方同時に設けてもよい。
【0023】図6にはこのフラグ方式を用いた本発明の
また他の実施例としてのUPC回路の制御装置が示され
る。これはDB (Dangerous Bridge) 法と呼ばれるUP
C回路にフラグを用いたVP閉塞/VP全開機能を実現
したものである。このDB法では、TMAX 個のセルのV
P識別子が記憶されているブリッジメモリ(Brige Memo
ry) 11が用いられ、セルが到着する毎にそのセルのV
P識別子がブリッジメモリ11に書き込まれる。
また他の実施例としてのUPC回路の制御装置が示され
る。これはDB (Dangerous Bridge) 法と呼ばれるUP
C回路にフラグを用いたVP閉塞/VP全開機能を実現
したものである。このDB法では、TMAX 個のセルのV
P識別子が記憶されているブリッジメモリ(Brige Memo
ry) 11が用いられ、セルが到着する毎にそのセルのV
P識別子がブリッジメモリ11に書き込まれる。
【0024】VPI(VP識別子)フィルタ16は各V
P毎の到着セルを検出し、セル数カウンタ部19では、
各VP毎にセル到着時にカウント数を加算し、T申告値
レジスタ12に登録されたセル周期Tに対応したブリッ
ジメモリ11上のタップから読み出された減算信号によ
り減算することで、各VP毎にTセル周期中に受信した
そのVPのセル数を常に計数する。
P毎の到着セルを検出し、セル数カウンタ部19では、
各VP毎にセル到着時にカウント数を加算し、T申告値
レジスタ12に登録されたセル周期Tに対応したブリッ
ジメモリ11上のタップから読み出された減算信号によ
り減算することで、各VP毎にTセル周期中に受信した
そのVPのセル数を常に計数する。
【0025】そして、比較部20では、このセル数カウ
ンタ19の計数値がX申告値レジスタに登録されたパラ
メータXと各VP毎に比較され、計数値がXを超える
と、違反と判定されて違反信号を出す。
ンタ19の計数値がX申告値レジスタに登録されたパラ
メータXと各VP毎に比較され、計数値がXを超える
と、違反と判定されて違反信号を出す。
【0026】この違反信号はVP閉塞フラグとVP全開
フラグと共にフラグ処理部23で処理される。フラグ処
理部23には違反信号の他にVP閉塞フラグレジスタ2
2からの各VP毎のVP閉塞フラグ(“1”でVP閉塞
を指示)およびVP全開フラグレジスタ21からの各V
P毎のVP全開フラグ(“1”でVP全開を指示)が入
力されている。フラグ処理部23では、VP閉塞フラグ
が“1”の場合には当該VPの違反の有無にかかわらず
廃棄制御部4に廃棄制御信号を常に出し、VP全開フラ
グが“1”の場合には当該VPの廃棄制御信号を常に出
さないようにする。
フラグと共にフラグ処理部23で処理される。フラグ処
理部23には違反信号の他にVP閉塞フラグレジスタ2
2からの各VP毎のVP閉塞フラグ(“1”でVP閉塞
を指示)およびVP全開フラグレジスタ21からの各V
P毎のVP全開フラグ(“1”でVP全開を指示)が入
力されている。フラグ処理部23では、VP閉塞フラグ
が“1”の場合には当該VPの違反の有無にかかわらず
廃棄制御部4に廃棄制御信号を常に出し、VP全開フラ
グが“1”の場合には当該VPの廃棄制御信号を常に出
さないようにする。
【0027】
【発明の効果】以上に説明したように、本発明によれ
ば、UPC回路においてVP毎にVP閉塞あるいはVP
全開などの制御を実現することが可能になる。また、フ
ラグ方式を用いた場合には、VP閉塞、VP全開等の処
理以前のパラメータに簡単に戻すことができ、パラメー
タを保存しておく領域の節約を図ることができる。
ば、UPC回路においてVP毎にVP閉塞あるいはVP
全開などの制御を実現することが可能になる。また、フ
ラグ方式を用いた場合には、VP閉塞、VP全開等の処
理以前のパラメータに簡単に戻すことができ、パラメー
タを保存しておく領域の節約を図ることができる。
【図1】本発明に係る原理説明図である。
【図2】本発明の一実施例としてのUPC回路の制御装
置の構成例を示す図である。
置の構成例を示す図である。
【図3】実施例で使用するパラメータテーブルの格納内
容の例である。
容の例である。
【図4】実施例でVP閉塞、VP全開の制御を行うとき
のパラメータテーブルの格納内容の例である。
のパラメータテーブルの格納内容の例である。
【図5】本発明の他の実施例としてのフラグを用いた制
御方式を説明するためのパラメータテーブルの格納内容
の例を示す図である。
御方式を説明するためのパラメータテーブルの格納内容
の例を示す図である。
【図6】本発明のまた他の実施例としてのフラグを用い
たUPC回路の制御装置の構成例を示す図である。
たUPC回路の制御装置の構成例を示す図である。
1 VP識別子解読部 2 違反判定部 3 パラメータテーブル 4 廃棄制御部 11 ブリッジメモリ 12 T申告値レジスタ 13 X申告値レジスタ 14、20 比較部 15 タイマカウンタ 16、17 VPIフィルタ 18 アンド回路 19 セル数カウンタ 21 VP全開フラグレジスタ 22 VP閉塞フラグレジスタ 23 フラグ処理部
フロントページの続き (72)発明者 手塚 宏治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹尾 浩 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 草柳 道夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山中 直明 東京都千代田区内幸町1丁目1番6号 日本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町1丁目1番6号 日本電信電話株式会社内 (56)参考文献 特開 平4−150347(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56
Claims (3)
- 【請求項1】Tセル周期中にX個を超えて到着したセル
を廃棄することにより仮想パス毎のトラフィックの監視
・制御を行う機能を有するUPC回路において、 制御せんとする仮想パスについて、該パラメータXを
「0」にするか、あるいは該パラメータTをXに対して
十分に大とすることで、当該仮想パスを閉塞にするよう
に構成したUPC回路の制御装置。 - 【請求項2】Tセル周期中にX個を超えて到着したセル
を廃棄することにより仮想パス毎のトラフィックの監視
・制御を行う機能を有するUPC回路において、 制御せんとする仮想パスについて、該パラメータXの値
をT以上の値とするか、該パラメータTをX以下の値と
することで、当該仮想パスを全開にするように構成した
UPC回路の制御装置。 - 【請求項3】Tセル周期中にX個を超えて到着したセル
を廃棄することにより仮想パス毎のトラフィックの監視
・制御を行う機能を有するUPC回路において、 仮想パス識別子対応に該パラメータT、Xを格納するパ
ラメータテーブルに仮想パス識別子対応のフラグ領域を
設け、該フラグ領域に閉塞フラグおよび/または全開フ
ラグを設定し、この閉塞フラグおよび/または全開フラ
グに従って当該仮想パスを閉塞または全開にするUPC
回路の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35743792A JP3075320B2 (ja) | 1992-12-24 | 1992-12-24 | Upc回路の制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35743792A JP3075320B2 (ja) | 1992-12-24 | 1992-12-24 | Upc回路の制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06197123A JPH06197123A (ja) | 1994-07-15 |
JP3075320B2 true JP3075320B2 (ja) | 2000-08-14 |
Family
ID=18454123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35743792A Expired - Fee Related JP3075320B2 (ja) | 1992-12-24 | 1992-12-24 | Upc回路の制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3075320B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09224034A (ja) * | 1996-02-19 | 1997-08-26 | Fujitsu Ltd | カウンタ値のオーバーフロー処理方式、セル流入制御方式 |
-
1992
- 1992-12-24 JP JP35743792A patent/JP3075320B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06197123A (ja) | 1994-07-15 |
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