JP3075320B2 - Ｕｐｃ回路の制御装置 - Google Patents
Ｕｐｃ回路の制御装置Info
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- JP3075320B2 JP3075320B2 JP35743792A JP35743792A JP3075320B2 JP 3075320 B2 JP3075320 B2 JP 3075320B2 JP 35743792 A JP35743792 A JP 35743792A JP 35743792 A JP35743792 A JP 35743792A JP 3075320 B2 JP3075320 B2 JP 3075320B2
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- virtual path
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Description
【０００１】
【産業上の利用分野】本発明は、Ｂ−ＩＳＤＮ（Broadb
and-Integrated Services Digital Network：広帯域Ｉ
ＳＤＮ）の通信装置において、ユーザが契約されたトラ
フィック量を守っているかどうかを監視するためのＵＰ
Ｃ（Usage Parameter Control ：使用量パラメータ制
御）回路の制御装置に関するものである。
and-Integrated Services Digital Network：広帯域Ｉ
ＳＤＮ）の通信装置において、ユーザが契約されたトラ
フィック量を守っているかどうかを監視するためのＵＰ
Ｃ（Usage Parameter Control ：使用量パラメータ制
御）回路の制御装置に関するものである。
【０００２】
【従来の技術】Ｂ−ＩＳＤＮは、セルと呼ばれるパケッ
ト単位で情報を伝送するＡＴＭ（Acynchronous Transfe
r Mode：非同期転送網）技術により実現される。ＡＴＭ
網のトラフィック制御では、ＶＰ（Virtual Path：仮想
パス）単位にセルをカウントし、そのトラフィックがユ
ーザとの契約に違反しているかどうかを監視しなければ
ならない。トラフィック監視の方法としては、Ｔセル周
期中にＸ個のセルまでなどと予めユーザが申告してお
き、Ｔセル周期中にＸ個を超えるセルが到着した場合に
はそれを廃棄するという制御を行う。
ト単位で情報を伝送するＡＴＭ（Acynchronous Transfe
r Mode：非同期転送網）技術により実現される。ＡＴＭ
網のトラフィック制御では、ＶＰ（Virtual Path：仮想
パス）単位にセルをカウントし、そのトラフィックがユ
ーザとの契約に違反しているかどうかを監視しなければ
ならない。トラフィック監視の方法としては、Ｔセル周
期中にＸ個のセルまでなどと予めユーザが申告してお
き、Ｔセル周期中にＸ個を超えるセルが到着した場合に
はそれを廃棄するという制御を行う。
【０００３】かかる機能をＵＰＣ回路で実現するもので
あるが、このＵＰＣ回路に対する制御として必要な機能
の中にＶＰ閉塞とＶＰ全開がある。ＶＰ閉塞とは対象Ｖ
Ｐのセルを全て廃棄することであり、ＶＰ全開とは対象
ＶＰのセルを全て通過させることである。
あるが、このＵＰＣ回路に対する制御として必要な機能
の中にＶＰ閉塞とＶＰ全開がある。ＶＰ閉塞とは対象Ｖ
Ｐのセルを全て廃棄することであり、ＶＰ全開とは対象
ＶＰのセルを全て通過させることである。
【０００４】
【発明が解決しようとする課題】ＡＴＭ網は現在開発段
階にあり、このため上述のようなＶＰ閉塞、ＶＰ全開な
どの制御を実現する方法あるいは装置は今のところ提案
されていない。
階にあり、このため上述のようなＶＰ閉塞、ＶＰ全開な
どの制御を実現する方法あるいは装置は今のところ提案
されていない。
【０００５】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、ＶＰ単位にＶＰ閉塞
あるいはＶＰ全開などを実現するための制御装置を新た
に提供することにある。
であり、その目的とするところは、ＶＰ単位にＶＰ閉塞
あるいはＶＰ全開などを実現するための制御装置を新た
に提供することにある。
【０００６】
【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明による制御装置は、第１の形態と
して、Ｔセル周期中にＸ個を超えて到着したセルを廃棄
することにより仮想パス毎のトラフィックの監視・制御
を行う機能を有するＵＰＣ回路において、制御せんとす
る仮想パスについて、パラメータＸを「０」にするか、
あるいはパラメータＴをＸに対して十分に大とすること
で、当該仮想パスを閉塞にするよう構成したものであ
る。
説明図である。本発明による制御装置は、第１の形態と
して、Ｔセル周期中にＸ個を超えて到着したセルを廃棄
することにより仮想パス毎のトラフィックの監視・制御
を行う機能を有するＵＰＣ回路において、制御せんとす
る仮想パスについて、パラメータＸを「０」にするか、
あるいはパラメータＴをＸに対して十分に大とすること
で、当該仮想パスを閉塞にするよう構成したものであ
る。
【０００７】また、本発明による制御装置は、第２の形
態として、Ｔセル周期中にＸ個を超えて到着したセルを
廃棄することにより仮想パス毎のトラフィックの監視・
制御を行う機能を有するＵＰＣ回路において、制御せん
とする仮想パスについて、パラメータＸの値をＴ以上の
値とするか、パラメータＴをＸ以下の値とすることで、
当該仮想パスを全開にするよう構成したものである。
態として、Ｔセル周期中にＸ個を超えて到着したセルを
廃棄することにより仮想パス毎のトラフィックの監視・
制御を行う機能を有するＵＰＣ回路において、制御せん
とする仮想パスについて、パラメータＸの値をＴ以上の
値とするか、パラメータＴをＸ以下の値とすることで、
当該仮想パスを全開にするよう構成したものである。
【０００８】また本発明による制御装置は、第３の形態
として、Ｔセル周期中にＸ個を超えて到着したセルを廃
棄することにより仮想パス毎のトラフィックの監視・制
御を行う機能を有するＵＰＣ回路において、仮想パス識
別子対応に該パラメータＴ、Ｘを格納するパラメータテ
ーブルに仮想パス識別子対応のフラグ領域を設け、この
フラグ領域に閉塞フラグおよび／または全開フラグを設
定し、この閉塞フラグおよび／または全開フラグに従っ
て当該仮想パスを閉塞または全開にすることを特徴とす
るものである。
として、Ｔセル周期中にＸ個を超えて到着したセルを廃
棄することにより仮想パス毎のトラフィックの監視・制
御を行う機能を有するＵＰＣ回路において、仮想パス識
別子対応に該パラメータＴ、Ｘを格納するパラメータテ
ーブルに仮想パス識別子対応のフラグ領域を設け、この
フラグ領域に閉塞フラグおよび／または全開フラグを設
定し、この閉塞フラグおよび／または全開フラグに従っ
て当該仮想パスを閉塞または全開にすることを特徴とす
るものである。
【０００９】
【作用】本発明による制御装置では、制御せんとする仮
想パスについて上記パラメータＴおよび／またはＸを変
更することにより当該仮想パスの通過セル量を制御する
ものであり、特に、第１の形態の制御装置では、制御せ
んとする仮想パスについてパラメータＸを「０」にする
か、あるいはパラメータＴをＸに対して十分に大とする
ことで、当該仮想パスを閉塞にするものであり、また第
２の形態の制御装置では、制御せんとする仮想パスにつ
いてパラメータＸの値をＴ以上の値とするか、パラメー
タＴをＸ以下の値とすることで、当該仮想パスを全開に
するものである。
想パスについて上記パラメータＴおよび／またはＸを変
更することにより当該仮想パスの通過セル量を制御する
ものであり、特に、第１の形態の制御装置では、制御せ
んとする仮想パスについてパラメータＸを「０」にする
か、あるいはパラメータＴをＸに対して十分に大とする
ことで、当該仮想パスを閉塞にするものであり、また第
２の形態の制御装置では、制御せんとする仮想パスにつ
いてパラメータＸの値をＴ以上の値とするか、パラメー
タＴをＸ以下の値とすることで、当該仮想パスを全開に
するものである。
【００１０】また本発明による第３の形態の制御装置で
は、パラメータテーブルに仮想パス識別子対応に設けら
れたフラグ領域に、閉塞フラグおよび／または全開フラ
グを設定し、この閉塞フラグおよび／または全開フラグ
に従って当該仮想パスを閉塞または全開にするよう制御
するものである。
は、パラメータテーブルに仮想パス識別子対応に設けら
れたフラグ領域に、閉塞フラグおよび／または全開フラ
グを設定し、この閉塞フラグおよび／または全開フラグ
に従って当該仮想パスを閉塞または全開にするよう制御
するものである。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としてのＵＰＣ回路の
制御装置の構成例が示される。図中、ＶＰ識別子解読部
１では、入力セルのＶＰ識別子を判別し、このＶＰ識別
子に基づいて各ＶＰ毎にセル量をカウントする。
する。図２には本発明の一実施例としてのＵＰＣ回路の
制御装置の構成例が示される。図中、ＶＰ識別子解読部
１では、入力セルのＶＰ識別子を判別し、このＶＰ識別
子に基づいて各ＶＰ毎にセル量をカウントする。
【００１２】パラメータテーブル３はＲＡＭなどで構成
されるメモリであり、図３に示すように、ＶＰ識別子＃
０〜＃２５５をアドレスとし、そのアドレスに対応ＶＰ
のパラメータＴ、Ｘ等の値をデータとして格納する。こ
こで、パラメータＴ、Ｘはユーザが予め申告するパラメ
ータで、ユーザのＶＰに対しＴセル周期中にＸ個のセル
まで伝送可能であることを表す。例えば、ＶＰ識別子＃
１のＶＰについては、７セル周期中に２個のセルの割合
でセルの伝送が可能である。このパラメータの内容は外
部から書換え可能になっており、特にパラメータＸを
「パラメータＴ以上の値」あるいは「０」に書き換え、
後に再びもとのパラメータＸに戻すという処理を行える
ようになっている。この場合、もとのパラメータＸは一
旦退避領域に退避させておくことになる。
されるメモリであり、図３に示すように、ＶＰ識別子＃
０〜＃２５５をアドレスとし、そのアドレスに対応ＶＰ
のパラメータＴ、Ｘ等の値をデータとして格納する。こ
こで、パラメータＴ、Ｘはユーザが予め申告するパラメ
ータで、ユーザのＶＰに対しＴセル周期中にＸ個のセル
まで伝送可能であることを表す。例えば、ＶＰ識別子＃
１のＶＰについては、７セル周期中に２個のセルの割合
でセルの伝送が可能である。このパラメータの内容は外
部から書換え可能になっており、特にパラメータＸを
「パラメータＴ以上の値」あるいは「０」に書き換え、
後に再びもとのパラメータＸに戻すという処理を行える
ようになっている。この場合、もとのパラメータＸは一
旦退避領域に退避させておくことになる。
【００１３】違反判定部２は、パラメータテーブル３の
内容を参照し、ＶＰ識別子解読部１からの情報により対
象ＶＰが申告パラメータに違反であるか否か、すなわち
Ｔセル周期中にＸ個のセル量を超えているか否か、を判
定する。違反と判定された場合には廃棄制御部４に対し
て廃棄制御信号を送出する。廃棄制御部４では、廃棄制
御信号を受信したときには、その違反と判定されたＶＰ
のセルを廃棄処理する。
内容を参照し、ＶＰ識別子解読部１からの情報により対
象ＶＰが申告パラメータに違反であるか否か、すなわち
Ｔセル周期中にＸ個のセル量を超えているか否か、を判
定する。違反と判定された場合には廃棄制御部４に対し
て廃棄制御信号を送出する。廃棄制御部４では、廃棄制
御信号を受信したときには、その違反と判定されたＶＰ
のセルを廃棄処理する。
【００１４】この実施例回路の動作を図４を参照しつつ
以下に説明する。ここで図４はＶＰ閉塞／ＶＰ全開の処
理を行ったときのパラメータテーブル３の格納内容の例
を示す。
以下に説明する。ここで図４はＶＰ閉塞／ＶＰ全開の処
理を行ったときのパラメータテーブル３の格納内容の例
を示す。
【００１５】まず、ＶＰ閉塞の動作について説明する。
ＵＰＣ回路によるトラフィックの制御は、Ｔセル周期中
でＸ個を超えるセルを廃棄することにより行われるの
で、パラメータＸの値を「０」にすることによりＶＰ閉
塞を行うことができる。図４の例では、ＶＰ識別子＃１
のパラメータＸを、本来は「２」であるものをＶＰ閉塞
時には「０」に書き換えている。これによりＶＰ識別子
＃１のセルは如何なる場合でも契約違反となって廃棄制
御部４で廃棄されるので、ＶＰ閉塞が実現できる。
ＵＰＣ回路によるトラフィックの制御は、Ｔセル周期中
でＸ個を超えるセルを廃棄することにより行われるの
で、パラメータＸの値を「０」にすることによりＶＰ閉
塞を行うことができる。図４の例では、ＶＰ識別子＃１
のパラメータＸを、本来は「２」であるものをＶＰ閉塞
時には「０」に書き換えている。これによりＶＰ識別子
＃１のセルは如何なる場合でも契約違反となって廃棄制
御部４で廃棄されるので、ＶＰ閉塞が実現できる。
【００１６】ＶＰ全開の動作は、このパラメータＸの値
をパラメータＴ以上の値に設定することにより実現され
る。図４の例ではＶＰ識別子＃３のパラメータＸを、本
来は「３」であるものをＶＰ全開時にはＴ＝４を超える
「５」に書き換えている。これによりＶＰ識別子＃３の
セルは如何なる場合でも契約違反にはならないので、全
てのセルが廃棄制御部４で廃棄されることなく通過さ
れ、よってＶＰ全開が実現できる。
をパラメータＴ以上の値に設定することにより実現され
る。図４の例ではＶＰ識別子＃３のパラメータＸを、本
来は「３」であるものをＶＰ全開時にはＴ＝４を超える
「５」に書き換えている。これによりＶＰ識別子＃３の
セルは如何なる場合でも契約違反にはならないので、全
てのセルが廃棄制御部４で廃棄されることなく通過さ
れ、よってＶＰ全開が実現できる。
【００１７】本発明の実施にあたっては種々の変形形態
が可能である。例えば、上述の実施例ではパラメータＸ
を変更することによりＶＰ閉塞とＶＰ全開を実現した
が、本発明はこれに限られるものではなく、例えばパラ
メータＴを変更するこによってもＶＰ閉塞とＶＰ全開の
動作を実現できる。すなわち、ＶＰ閉塞を実現するには
パラメータＴの値をパラメータＸの値に対してはるかに
大きくして実質的にパラメータＸが０と見なせる（すな
わちＸ／Ｔ≒０）ようにすれば、実質的にＶＰ閉塞を実
現できる。またパラメータＴの値をパラメータＸの値よ
り小さくなるようにすれば、ＶＰ閉塞を実現できる。
が可能である。例えば、上述の実施例ではパラメータＸ
を変更することによりＶＰ閉塞とＶＰ全開を実現した
が、本発明はこれに限られるものではなく、例えばパラ
メータＴを変更するこによってもＶＰ閉塞とＶＰ全開の
動作を実現できる。すなわち、ＶＰ閉塞を実現するには
パラメータＴの値をパラメータＸの値に対してはるかに
大きくして実質的にパラメータＸが０と見なせる（すな
わちＸ／Ｔ≒０）ようにすれば、実質的にＶＰ閉塞を実
現できる。またパラメータＴの値をパラメータＸの値よ
り小さくなるようにすれば、ＶＰ閉塞を実現できる。
【００１８】さらに、パラメータＴとＸの値を適当に調
整して例えばＸ／Ｔ＝０．２、Ｘ／Ｔ＝０．５などとす
れば２０％開、５０％開などの制御をすることもでき
る。
整して例えばＸ／Ｔ＝０．２、Ｘ／Ｔ＝０．５などとす
れば２０％開、５０％開などの制御をすることもでき
る。
【００１９】上述の実施例で８パラメータの設定により
ＶＰ閉塞、ＶＰ全開などを実現するものであったが、こ
うした場合には、以前に設定していたパラメータが書き
換えられてしまうので、ＶＰ閉塞、ＶＰ全開などの状態
から以前のパラメータ値に戻すためには以前の値を別の
退避領域に記憶しておく必要があり、退避処理と記憶領
域が増えることになる。
ＶＰ閉塞、ＶＰ全開などを実現するものであったが、こ
うした場合には、以前に設定していたパラメータが書き
換えられてしまうので、ＶＰ閉塞、ＶＰ全開などの状態
から以前のパラメータ値に戻すためには以前の値を別の
退避領域に記憶しておく必要があり、退避処理と記憶領
域が増えることになる。
【００２０】そこで、本発明の他の実施例として、パラ
メータテーブル３にＶＰ閉塞、ＶＰ全開等を行うか否か
のフラグを設けることで、以前のパラメータを書き換え
なくとも（すなわち以前のパラメータを退避させなくと
も）ＶＰ閉塞、ＶＰ全開等の制御を行えるようにする。
メータテーブル３にＶＰ閉塞、ＶＰ全開等を行うか否か
のフラグを設けることで、以前のパラメータを書き換え
なくとも（すなわち以前のパラメータを退避させなくと
も）ＶＰ閉塞、ＶＰ全開等の制御を行えるようにする。
【００２１】図５にはこの他の実施例としてのＵＰＣ回
路の制御装置におけるパラメータテーブル３の格納内容
の例が示される。この例はパラメータテーブル３にＶＰ
閉塞を行うか否かを表示するフラグを設けた例であり、
図示のようにＶＰ識別子＃１についてはＶＰ閉塞フラグ
が“１”となっていて当該ＶＰについてＶＰ閉塞を行う
ことを表している。違反判定部２は、このＶＰ閉塞フラ
グが“１”である場合には、常に違反を検出したものと
して廃棄制御部４で当該ＶＰのセルを廃棄するよう廃棄
制御信号を出す。こうすることにより以前のパラメータ
を書き換えることなくＶＰ閉塞の制御ができ、以前のパ
ラメータを保存しておく領域も不要となる。
路の制御装置におけるパラメータテーブル３の格納内容
の例が示される。この例はパラメータテーブル３にＶＰ
閉塞を行うか否かを表示するフラグを設けた例であり、
図示のようにＶＰ識別子＃１についてはＶＰ閉塞フラグ
が“１”となっていて当該ＶＰについてＶＰ閉塞を行う
ことを表している。違反判定部２は、このＶＰ閉塞フラ
グが“１”である場合には、常に違反を検出したものと
して廃棄制御部４で当該ＶＰのセルを廃棄するよう廃棄
制御信号を出す。こうすることにより以前のパラメータ
を書き換えることなくＶＰ閉塞の制御ができ、以前のパ
ラメータを保存しておく領域も不要となる。
【００２２】またＶＰ全開についても同様なフラグを設
けることで制御が可能であり、この場合には、違反判定
部２は、ＶＰ全開フラグが“１”である場合には、常に
違反判定を行わないようにして当該ＶＰのセルは廃棄す
ることなく全て通過させるようにする。またＶＰ閉塞と
ＶＰ全開のフラグを両方同時に設けてもよい。
けることで制御が可能であり、この場合には、違反判定
部２は、ＶＰ全開フラグが“１”である場合には、常に
違反判定を行わないようにして当該ＶＰのセルは廃棄す
ることなく全て通過させるようにする。またＶＰ閉塞と
ＶＰ全開のフラグを両方同時に設けてもよい。
【００２３】図６にはこのフラグ方式を用いた本発明の
また他の実施例としてのＵＰＣ回路の制御装置が示され
る。これはＤＢ (Dangerous Bridge) 法と呼ばれるＵＰ
Ｃ回路にフラグを用いたＶＰ閉塞／ＶＰ全開機能を実現
したものである。このＤＢ法では、ＴMAX 個のセルのＶ
Ｐ識別子が記憶されているブリッジメモリ（Brige Memo
ry) １１が用いられ、セルが到着する毎にそのセルのＶ
Ｐ識別子がブリッジメモリ１１に書き込まれる。
また他の実施例としてのＵＰＣ回路の制御装置が示され
る。これはＤＢ (Dangerous Bridge) 法と呼ばれるＵＰ
Ｃ回路にフラグを用いたＶＰ閉塞／ＶＰ全開機能を実現
したものである。このＤＢ法では、ＴMAX 個のセルのＶ
Ｐ識別子が記憶されているブリッジメモリ（Brige Memo
ry) １１が用いられ、セルが到着する毎にそのセルのＶ
Ｐ識別子がブリッジメモリ１１に書き込まれる。
【００２４】ＶＰＩ（ＶＰ識別子）フィルタ１６は各Ｖ
Ｐ毎の到着セルを検出し、セル数カウンタ部１９では、
各ＶＰ毎にセル到着時にカウント数を加算し、Ｔ申告値
レジスタ１２に登録されたセル周期Ｔに対応したブリッ
ジメモリ１１上のタップから読み出された減算信号によ
り減算することで、各ＶＰ毎にＴセル周期中に受信した
そのＶＰのセル数を常に計数する。
Ｐ毎の到着セルを検出し、セル数カウンタ部１９では、
各ＶＰ毎にセル到着時にカウント数を加算し、Ｔ申告値
レジスタ１２に登録されたセル周期Ｔに対応したブリッ
ジメモリ１１上のタップから読み出された減算信号によ
り減算することで、各ＶＰ毎にＴセル周期中に受信した
そのＶＰのセル数を常に計数する。
【００２５】そして、比較部２０では、このセル数カウ
ンタ１９の計数値がＸ申告値レジスタに登録されたパラ
メータＸと各ＶＰ毎に比較され、計数値がＸを超える
と、違反と判定されて違反信号を出す。
ンタ１９の計数値がＸ申告値レジスタに登録されたパラ
メータＸと各ＶＰ毎に比較され、計数値がＸを超える
と、違反と判定されて違反信号を出す。
【００２６】この違反信号はＶＰ閉塞フラグとＶＰ全開
フラグと共にフラグ処理部２３で処理される。フラグ処
理部２３には違反信号の他にＶＰ閉塞フラグレジスタ２
２からの各ＶＰ毎のＶＰ閉塞フラグ（“１”でＶＰ閉塞
を指示）およびＶＰ全開フラグレジスタ２１からの各Ｖ
Ｐ毎のＶＰ全開フラグ（“１”でＶＰ全開を指示）が入
力されている。フラグ処理部２３では、ＶＰ閉塞フラグ
が“１”の場合には当該ＶＰの違反の有無にかかわらず
廃棄制御部４に廃棄制御信号を常に出し、ＶＰ全開フラ
グが“１”の場合には当該ＶＰの廃棄制御信号を常に出
さないようにする。
フラグと共にフラグ処理部２３で処理される。フラグ処
理部２３には違反信号の他にＶＰ閉塞フラグレジスタ２
２からの各ＶＰ毎のＶＰ閉塞フラグ（“１”でＶＰ閉塞
を指示）およびＶＰ全開フラグレジスタ２１からの各Ｖ
Ｐ毎のＶＰ全開フラグ（“１”でＶＰ全開を指示）が入
力されている。フラグ処理部２３では、ＶＰ閉塞フラグ
が“１”の場合には当該ＶＰの違反の有無にかかわらず
廃棄制御部４に廃棄制御信号を常に出し、ＶＰ全開フラ
グが“１”の場合には当該ＶＰの廃棄制御信号を常に出
さないようにする。
【００２７】
【発明の効果】以上に説明したように、本発明によれ
ば、ＵＰＣ回路においてＶＰ毎にＶＰ閉塞あるいはＶＰ
全開などの制御を実現することが可能になる。また、フ
ラグ方式を用いた場合には、ＶＰ閉塞、ＶＰ全開等の処
理以前のパラメータに簡単に戻すことができ、パラメー
タを保存しておく領域の節約を図ることができる。
ば、ＵＰＣ回路においてＶＰ毎にＶＰ閉塞あるいはＶＰ
全開などの制御を実現することが可能になる。また、フ
ラグ方式を用いた場合には、ＶＰ閉塞、ＶＰ全開等の処
理以前のパラメータに簡単に戻すことができ、パラメー
タを保存しておく領域の節約を図ることができる。
【図１】本発明に係る原理説明図である。
【図２】本発明の一実施例としてのＵＰＣ回路の制御装
置の構成例を示す図である。
置の構成例を示す図である。
【図３】実施例で使用するパラメータテーブルの格納内
容の例である。
容の例である。
【図４】実施例でＶＰ閉塞、ＶＰ全開の制御を行うとき
のパラメータテーブルの格納内容の例である。
のパラメータテーブルの格納内容の例である。
【図５】本発明の他の実施例としてのフラグを用いた制
御方式を説明するためのパラメータテーブルの格納内容
の例を示す図である。
御方式を説明するためのパラメータテーブルの格納内容
の例を示す図である。
【図６】本発明のまた他の実施例としてのフラグを用い
たＵＰＣ回路の制御装置の構成例を示す図である。
たＵＰＣ回路の制御装置の構成例を示す図である。
１ ＶＰ識別子解読部 ２ 違反判定部 ３ パラメータテーブル ４ 廃棄制御部 １１ ブリッジメモリ １２ Ｔ申告値レジスタ １３ Ｘ申告値レジスタ １４、２０ 比較部 １５ タイマカウンタ １６、１７ ＶＰＩフィルタ １８ アンド回路 １９ セル数カウンタ ２１ ＶＰ全開フラグレジスタ ２２ ＶＰ閉塞フラグレジスタ ２３ フラグ処理部
フロントページの続き (72)発明者 手塚 宏治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹尾 浩 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 草柳 道夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山中 直明 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平４−150347（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (3)
- 【請求項１】Ｔセル周期中にＸ個を超えて到着したセル
を廃棄することにより仮想パス毎のトラフィックの監視
・制御を行う機能を有するＵＰＣ回路において、 制御せんとする仮想パスについて、該パラメータＸを
「０」にするか、あるいは該パラメータＴをＸに対して
十分に大とすることで、当該仮想パスを閉塞にするよう
に構成したＵＰＣ回路の制御装置。 - 【請求項２】Ｔセル周期中にＸ個を超えて到着したセル
を廃棄することにより仮想パス毎のトラフィックの監視
・制御を行う機能を有するＵＰＣ回路において、 制御せんとする仮想パスについて、該パラメータＸの値
をＴ以上の値とするか、該パラメータＴをＸ以下の値と
することで、当該仮想パスを全開にするように構成した
ＵＰＣ回路の制御装置。 - 【請求項３】Ｔセル周期中にＸ個を超えて到着したセル
を廃棄することにより仮想パス毎のトラフィックの監視
・制御を行う機能を有するＵＰＣ回路において、 仮想パス識別子対応に該パラメータＴ、Ｘを格納するパ
ラメータテーブルに仮想パス識別子対応のフラグ領域を
設け、該フラグ領域に閉塞フラグおよび／または全開フ
ラグを設定し、この閉塞フラグおよび／または全開フラ
グに従って当該仮想パスを閉塞または全開にするＵＰＣ
回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35743792A JP3075320B2 (ja) | 1992-12-24 | 1992-12-24 | Ｕｐｃ回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35743792A JP3075320B2 (ja) | 1992-12-24 | 1992-12-24 | Ｕｐｃ回路の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06197123A JPH06197123A (ja) | 1994-07-15 |
| JP3075320B2 true JP3075320B2 (ja) | 2000-08-14 |
Family
ID=18454123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35743792A Expired - Fee Related JP3075320B2 (ja) | 1992-12-24 | 1992-12-24 | Ｕｐｃ回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075320B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09224034A (ja) * | 1996-02-19 | 1997-08-26 | Fujitsu Ltd | カウンタ値のオーバーフロー処理方式、セル流入制御方式 |
-
1992
- 1992-12-24 JP JP35743792A patent/JP3075320B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06197123A (ja) | 1994-07-15 |
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