JP3072577B2 - 液晶パネル - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス駆
動型の液晶パネルに関する。
動型の液晶パネルに関する。
【０００２】
【従来の技術】液晶パネルは、一対の基板の間に液晶を
封入してなり、基板の内面に設けた電極間に電圧を印加
することにより液晶を駆動して液晶の光の透過状態を変
化させて表示を行うものである。液晶パネルは薄型、軽
量の表示装置を実現でき、ＣＲＴ表示装置に代わるもの
として期待されている。液晶表示装置では、画素面積を
小さくし、アクティブマトリクス駆動とすることによ
り、高い表示品質を得ることができる。液晶パネルでは
カラーフィルタ等を用いてカラー表示を行うことがで
き、画素毎の階調数を増やしてフルカラーを達成するこ
とができる。
封入してなり、基板の内面に設けた電極間に電圧を印加
することにより液晶を駆動して液晶の光の透過状態を変
化させて表示を行うものである。液晶パネルは薄型、軽
量の表示装置を実現でき、ＣＲＴ表示装置に代わるもの
として期待されている。液晶表示装置では、画素面積を
小さくし、アクティブマトリクス駆動とすることによ
り、高い表示品質を得ることができる。液晶パネルでは
カラーフィルタ等を用いてカラー表示を行うことがで
き、画素毎の階調数を増やしてフルカラーを達成するこ
とができる。
【０００３】アクティブマトリクス駆動型の液晶パネル
では、液晶を封入した第１及び第２の基板のうち、第２
の基板の内面には全面ベタの共通電極を設け、第１の基
板にはドレインバスラインとゲートバスラインがマトリ
クス状に設けられ、これらのバスラインで囲まれた領域
に画素電極と薄膜トランジスタ（ＴＦＴ）等の非線形ア
クティブ素子が設けられる。ドレインバスラインとゲー
トデータバスラインに加える電圧を制御することによ
り、それぞれのアクティブ素子を介して各画素電極に順
次に電圧が印加される。
では、液晶を封入した第１及び第２の基板のうち、第２
の基板の内面には全面ベタの共通電極を設け、第１の基
板にはドレインバスラインとゲートバスラインがマトリ
クス状に設けられ、これらのバスラインで囲まれた領域
に画素電極と薄膜トランジスタ（ＴＦＴ）等の非線形ア
クティブ素子が設けられる。ドレインバスラインとゲー
トデータバスラインに加える電圧を制御することによ
り、それぞれのアクティブ素子を介して各画素電極に順
次に電圧が印加される。
【０００４】
【発明が解決しようとする課題】画素電極は第１の基板
上にドレインバスライン及びゲートバスラインとほぼ同
じ平面内にあり、画素電極の周縁部はドレインバスライ
ン及びゲートバスラインと小さな間隔で隣接している。
従って、画素電極の周縁部と、ドレインバスライン及び
ゲートバスラインとの間に寄生容量が形成される。この
ため、ある画素電極が駆動されて特定の表示状態を維持
している間に、隣接するドレインバスライン及びゲート
バスラインの電圧の変化があると、その画素電極が寄生
容量を介してドレインバスライン及びゲートバスライン
の電圧の変化を受け、その画素電極の特定の表示状態を
維持すべき電圧が変動する。このため、ドレインバスラ
イン及びゲートバスラインの電圧の変化が寄生容量を介
して表示中の画素電極にノイズを与え、表示品質が低下
するという問題点があった。
上にドレインバスライン及びゲートバスラインとほぼ同
じ平面内にあり、画素電極の周縁部はドレインバスライ
ン及びゲートバスラインと小さな間隔で隣接している。
従って、画素電極の周縁部と、ドレインバスライン及び
ゲートバスラインとの間に寄生容量が形成される。この
ため、ある画素電極が駆動されて特定の表示状態を維持
している間に、隣接するドレインバスライン及びゲート
バスラインの電圧の変化があると、その画素電極が寄生
容量を介してドレインバスライン及びゲートバスライン
の電圧の変化を受け、その画素電極の特定の表示状態を
維持すべき電圧が変動する。このため、ドレインバスラ
イン及びゲートバスラインの電圧の変化が寄生容量を介
して表示中の画素電極にノイズを与え、表示品質が低下
するという問題点があった。
【０００５】一方、液晶は画素電極と共通電極とともに
容量を形成する。この容量に対して、画素電極の下に絶
縁層を介して蓄積容量電極を設け、上記液晶の容量に対
して並列に蓄積容量を形成することがある。この蓄積容
量は液晶の容量の値を実質的に増加させる効果があり、
それによって上記ノイズを低減することができる。
容量を形成する。この容量に対して、画素電極の下に絶
縁層を介して蓄積容量電極を設け、上記液晶の容量に対
して並列に蓄積容量を形成することがある。この蓄積容
量は液晶の容量の値を実質的に増加させる効果があり、
それによって上記ノイズを低減することができる。
【０００６】しかし、蓄積容量によって上記ノイズを低
減するためには、蓄積容量電極の面積を大きくすること
が必要である。また、薄膜トランジスタを含むアクティ
ブマトリクスの製造工程においては、まず第２の基板の
表面にゲートバスラインを設け、ゲートバスラインを覆
ってゲート絶縁層を設け、このゲート絶縁層の上に画素
電極及び薄膜トランジスタの半導体層を設け、最後にド
レインバスラインを設け、薄膜トランジスタのソース電
極を画素電極に接続する。蓄積容量電極はゲートバスラ
インと同時に第２の基板の表面に設けられる。従って、
蓄積容量電極とゲートバスラインとを同じ金属材料で形
成すると工程上有利である。しかしながら、ゲートバス
ラインは通常は不透明な金属で作られる。そこで、蓄積
容量電極をゲートバスラインと同じ金属材料で形成する
と、画素電極の下に不透明な蓄積容量電極が存在するこ
とになり、光の開口率が低下する。そのため、蓄積容量
電極をゲートバスラインと同じ金属材料で形成する場合
には、開口率の低下を最小にするように蓄積容量電極の
面積を小さくすることが必要である。すると、蓄積容量
の値が小さくなり、寄生容量によるノイズを有効に低減
することができないという問題点があった。本発明の目
的は、寄生容量によるノイズを低下させることのできる
液晶パネルを提供することである。
減するためには、蓄積容量電極の面積を大きくすること
が必要である。また、薄膜トランジスタを含むアクティ
ブマトリクスの製造工程においては、まず第２の基板の
表面にゲートバスラインを設け、ゲートバスラインを覆
ってゲート絶縁層を設け、このゲート絶縁層の上に画素
電極及び薄膜トランジスタの半導体層を設け、最後にド
レインバスラインを設け、薄膜トランジスタのソース電
極を画素電極に接続する。蓄積容量電極はゲートバスラ
インと同時に第２の基板の表面に設けられる。従って、
蓄積容量電極とゲートバスラインとを同じ金属材料で形
成すると工程上有利である。しかしながら、ゲートバス
ラインは通常は不透明な金属で作られる。そこで、蓄積
容量電極をゲートバスラインと同じ金属材料で形成する
と、画素電極の下に不透明な蓄積容量電極が存在するこ
とになり、光の開口率が低下する。そのため、蓄積容量
電極をゲートバスラインと同じ金属材料で形成する場合
には、開口率の低下を最小にするように蓄積容量電極の
面積を小さくすることが必要である。すると、蓄積容量
の値が小さくなり、寄生容量によるノイズを有効に低減
することができないという問題点があった。本発明の目
的は、寄生容量によるノイズを低下させることのできる
液晶パネルを提供することである。
【０００７】
【課題を解決するための手段】本発明による液晶パネル
は、対向する第１の基板１２と第２の基板１４との間に
液晶１６が封入されており、該第１の基板には第１のバ
スライン１８と第２のバスライン２０がマトリクス状に
設けられ、該第１のバスラインと第２のバスラインとで
囲まれた領域に第１の画素電極２２及び第１の画素電極
を該第１のバスラインと第２のバスラインの少なくとも
一方に接続する非線形アクティブ素子２４が設けられ、
該第１の基板と対向する第２の基板には複数の該第１の
画素電極２２を覆う領域に延びる共通電極３０及び該共
通電極の上に絶縁膜３４を介して第２の画素電極３２が
形成され、該第２の画素電極３２は該第１の画素電極２
２とほぼ対応する形状を有するとともに該第１の画素電
極と液晶１６を挟んで対向し、該共通電極３０と該第２
の画素電極３２が容量結合で接続されていることを特徴
とするものである。
は、対向する第１の基板１２と第２の基板１４との間に
液晶１６が封入されており、該第１の基板には第１のバ
スライン１８と第２のバスライン２０がマトリクス状に
設けられ、該第１のバスラインと第２のバスラインとで
囲まれた領域に第１の画素電極２２及び第１の画素電極
を該第１のバスラインと第２のバスラインの少なくとも
一方に接続する非線形アクティブ素子２４が設けられ、
該第１の基板と対向する第２の基板には複数の該第１の
画素電極２２を覆う領域に延びる共通電極３０及び該共
通電極の上に絶縁膜３４を介して第２の画素電極３２が
形成され、該第２の画素電極３２は該第１の画素電極２
２とほぼ対応する形状を有するとともに該第１の画素電
極と液晶１６を挟んで対向し、該共通電極３０と該第２
の画素電極３２が容量結合で接続されていることを特徴
とするものである。
【０００８】
【作用】上記した構成においては、第２の画素電極は第
１の画素電極と対向し、第２の画素電極と第１の画素電
極との間の電圧で液晶を駆動する。第２の画素電極は共
通電極と短絡されず、容量結合によって共通電極に接続
され、且つ第２の基板上の他の第２の画素電極とは分離
されている。従って、第２の画素電極は共通電極よりも
少しだけ高い電位レベルになる。第１のバスライン及び
第２のバスラインは、第１の画素電極との間に上記した
第１の寄生容量を形成するとともに、液晶を挟んで対向
する第２の画素電極との間に第２の寄生容量を形成す
る。第１の寄生容量と第２の寄生容量は液晶の両側にあ
り、第１のバスライン及び第２のバスラインの電圧の変
化があると、液晶の両側に第１の寄生容量及び第２の寄
生容量から同じような電圧上昇（降下）成分がかかるた
め、液晶は一定の電圧に維持され、ノイズの影響を受け
ない。
１の画素電極と対向し、第２の画素電極と第１の画素電
極との間の電圧で液晶を駆動する。第２の画素電極は共
通電極と短絡されず、容量結合によって共通電極に接続
され、且つ第２の基板上の他の第２の画素電極とは分離
されている。従って、第２の画素電極は共通電極よりも
少しだけ高い電位レベルになる。第１のバスライン及び
第２のバスラインは、第１の画素電極との間に上記した
第１の寄生容量を形成するとともに、液晶を挟んで対向
する第２の画素電極との間に第２の寄生容量を形成す
る。第１の寄生容量と第２の寄生容量は液晶の両側にあ
り、第１のバスライン及び第２のバスラインの電圧の変
化があると、液晶の両側に第１の寄生容量及び第２の寄
生容量から同じような電圧上昇（降下）成分がかかるた
め、液晶は一定の電圧に維持され、ノイズの影響を受け
ない。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１及び図２において、液晶パネル１０は、第１の透明な
ガラス基板１２と第２の透明なガラス基板１４との間に
液晶１６を封入してなる。図３に示されるように、第１
の基板１２にはドレインバスライン１８とゲートバスラ
イン２０がマトリクス状に設けられ、ドレインバスライ
ン１８とゲートバスライン２０とで囲まれた領域に第１
の画素電極２２及び第１の画素電極２２をドレインバス
ライン１８とゲートバスライン２０に接続する非線形ア
クティブ素子２４が設けられる。
１及び図２において、液晶パネル１０は、第１の透明な
ガラス基板１２と第２の透明なガラス基板１４との間に
液晶１６を封入してなる。図３に示されるように、第１
の基板１２にはドレインバスライン１８とゲートバスラ
イン２０がマトリクス状に設けられ、ドレインバスライ
ン１８とゲートバスライン２０とで囲まれた領域に第１
の画素電極２２及び第１の画素電極２２をドレインバス
ライン１８とゲートバスライン２０に接続する非線形ア
クティブ素子２４が設けられる。
【００１０】図２に示されるように、非線形アクティブ
素子２４は薄膜トランジスタからなり、半導体層２６
と、ゲート電極２０ａと、ドレイン電極１８ａと、ソー
ス電極２３ａとからなる。ソース電極２３ａは第１の画
素電極２２に接続され、ドレイン電極１８ａはドレイン
バスライン１８に接続され、ゲート電極２０ａはゲート
バスライン２０、に接続される。ゲート絶縁層２７がゲ
ート電極２０ａと半導体層２６との間に設けられる。ゲ
ートバスライン２０は第１の基板１２の表面に設けら
れ、蓄積容量電極２８が同様に第１の基板１２の表面に
設けられる。ゲート絶縁層２７はゲートバスライン２０
及び蓄積容量電極２８を覆って設けられる。第１の画素
電極２２及びドレインバスライン１８はゲート絶縁層２
７の上に設けられる。なお、図３に示されるように、蓄
積容量電極２８はゲートバスライン２０と平行に帯状に
延びるが、図１及び図２においては、蓄積容量電極２８
を位置を変えて示してある。
素子２４は薄膜トランジスタからなり、半導体層２６
と、ゲート電極２０ａと、ドレイン電極１８ａと、ソー
ス電極２３ａとからなる。ソース電極２３ａは第１の画
素電極２２に接続され、ドレイン電極１８ａはドレイン
バスライン１８に接続され、ゲート電極２０ａはゲート
バスライン２０、に接続される。ゲート絶縁層２７がゲ
ート電極２０ａと半導体層２６との間に設けられる。ゲ
ートバスライン２０は第１の基板１２の表面に設けら
れ、蓄積容量電極２８が同様に第１の基板１２の表面に
設けられる。ゲート絶縁層２７はゲートバスライン２０
及び蓄積容量電極２８を覆って設けられる。第１の画素
電極２２及びドレインバスライン１８はゲート絶縁層２
７の上に設けられる。なお、図３に示されるように、蓄
積容量電極２８はゲートバスライン２０と平行に帯状に
延びるが、図１及び図２においては、蓄積容量電極２８
を位置を変えて示してある。
【００１１】図１に示されるように、第１の基板１２と
対向する第２の基板１４には複数の第１の画素電極２２
を覆う共通電極３０が設けられる。第２の画素電極３２
が共通電極３０の上に絶縁膜３４を介して設けられる。
絶縁膜３４は厚さ３０００ＡのＳｉＮ膜で形成した。こ
の共通電極３０は第２の基板１４の表面を覆って設けら
れたＩＴＯのベタ膜からなる。また、第１の画素電極２
２及び第２の画素電極３２はＩＴＯの膜からなる。第２
の画素電極３２は第１の画素電極２２とほぼ対応する形
状を有するとともに第１の画素電極２２と液晶１６を挟
んで対向している。第２の画素電極３２は共通電極３０
と短絡されていず、共通電極３０と容量結合で接続され
ている。なお、以上の説明では、配向膜やカラーフィル
タの説明は省略してある。
対向する第２の基板１４には複数の第１の画素電極２２
を覆う共通電極３０が設けられる。第２の画素電極３２
が共通電極３０の上に絶縁膜３４を介して設けられる。
絶縁膜３４は厚さ３０００ＡのＳｉＮ膜で形成した。こ
の共通電極３０は第２の基板１４の表面を覆って設けら
れたＩＴＯのベタ膜からなる。また、第１の画素電極２
２及び第２の画素電極３２はＩＴＯの膜からなる。第２
の画素電極３２は第１の画素電極２２とほぼ対応する形
状を有するとともに第１の画素電極２２と液晶１６を挟
んで対向している。第２の画素電極３２は共通電極３０
と短絡されていず、共通電極３０と容量結合で接続され
ている。なお、以上の説明では、配向膜やカラーフィル
タの説明は省略してある。
【００１２】図４は第２の画素電極３２の形状の一例を
示す図である。図５は第１の画素電極２２並びにドレイ
ンバスライン１８及びゲートバスライン２０の形状の一
例を示す図である。第２の画素電極３２は第１の画素電
極２２とほぼ対応する形状を有するが、第２の画素電極
３２の一部３２ａが第１の画素電極２２よりも大きく
て、第１の画素電極２２と隣接するドレインバスライン
１８の一部分と間隔をあけて重なるようになっている。
第１の画素電極２２よりも大きくなっている第２の画素
電極３２の一部３２ａは、図５に破線で示されている。
示す図である。図５は第１の画素電極２２並びにドレイ
ンバスライン１８及びゲートバスライン２０の形状の一
例を示す図である。第２の画素電極３２は第１の画素電
極２２とほぼ対応する形状を有するが、第２の画素電極
３２の一部３２ａが第１の画素電極２２よりも大きく
て、第１の画素電極２２と隣接するドレインバスライン
１８の一部分と間隔をあけて重なるようになっている。
第１の画素電極２２よりも大きくなっている第２の画素
電極３２の一部３２ａは、図５に破線で示されている。
【００１３】図４の破線３２ｂは第２の画素電極３２の
変形例を示し、図１２はこの第２の画素電極３２を使用
する場合の第１の画素電極２２並びにドレインバスライ
ン１８及びゲートバスライン２０を示す図である。第２
の画素電極３２は第１の画素電極２２とほぼ対応する形
状を有するが、第２の画素電極３２の一部３２ｂが第１
の画素電極２２よりも大きくて、第１の画素電極２２と
隣接するゲートバスライン２０の一部分と間隔をあけて
重なるようになっている。
変形例を示し、図１２はこの第２の画素電極３２を使用
する場合の第１の画素電極２２並びにドレインバスライ
ン１８及びゲートバスライン２０を示す図である。第２
の画素電極３２は第１の画素電極２２とほぼ対応する形
状を有するが、第２の画素電極３２の一部３２ｂが第１
の画素電極２２よりも大きくて、第１の画素電極２２と
隣接するゲートバスライン２０の一部分と間隔をあけて
重なるようになっている。
【００１４】第２の画素電極３２は上記した一部３２ａ
と一部３２ｂをもつ形状とすることもできる。図１３は
この第２の画素電極３２を使用する場合の第１の画素電
極２２並びにドレインバスライン１８及びゲートバスラ
イン２０を示す図である。第２の画素電極３２は第１の
画素電極２２とほぼ対応する形状を有するが、第２の画
素電極３２の一部３２ａがドレインバスライン１８の一
部分と間隔をあけて重なり、第２の画素電極３２の一部
３２ｂがゲートバスライン２０の一部分と間隔をあけて
重なるようになっている。
と一部３２ｂをもつ形状とすることもできる。図１３は
この第２の画素電極３２を使用する場合の第１の画素電
極２２並びにドレインバスライン１８及びゲートバスラ
イン２０を示す図である。第２の画素電極３２は第１の
画素電極２２とほぼ対応する形状を有するが、第２の画
素電極３２の一部３２ａがドレインバスライン１８の一
部分と間隔をあけて重なり、第２の画素電極３２の一部
３２ｂがゲートバスライン２０の一部分と間隔をあけて
重なるようになっている。
【００１５】図１においては、次の容量が形成される。
図６は図１の等価回路図である。 ＣLC：液晶１６による容量、 ＣC ：第２の画素電極３２と共通電極３０との間の容
量、 ＣS ：第１の画素電極２２と蓄積容量電極２８との間の
蓄積容量、 ＣDS：第１の画素電極２２とドレインバスライン１８と
の間の寄生容量、 ＣDC2 ：第２の画素電極３２とドレインバスライン１８
との間の容量。 また、図１には示されていないが、ＣDSやＣDC2 と同様
に、 ＣGS：第１の画素電極２２とゲートバスライン２０との
間の寄生容量、 ＣGC2 ：第２の画素電極３２とゲートバスライン２０と
の間の容量がある。
図６は図１の等価回路図である。 ＣLC：液晶１６による容量、 ＣC ：第２の画素電極３２と共通電極３０との間の容
量、 ＣS ：第１の画素電極２２と蓄積容量電極２８との間の
蓄積容量、 ＣDS：第１の画素電極２２とドレインバスライン１８と
の間の寄生容量、 ＣDC2 ：第２の画素電極３２とドレインバスライン１８
との間の容量。 また、図１には示されていないが、ＣDSやＣDC2 と同様
に、 ＣGS：第１の画素電極２２とゲートバスライン２０との
間の寄生容量、 ＣGC2 ：第２の画素電極３２とゲートバスライン２０と
の間の容量がある。
【００１６】図８は第２の画素電極３２のない従来技術
を説明する図であり、Ａ点は第１の画素電極２２を示
し、Ｂ点は従来の共通電極３０を示す。Ａ点とＢ点との
間に液晶１６により容量ＣLCがあり、これと並列に蓄積
容量ＣS がある。ドレインバスライン１８に電圧の変動
があると、変動する電圧が寄生容量ＣDSを介して液晶１
６にかかり、液晶の駆動電圧が変動する。
を説明する図であり、Ａ点は第１の画素電極２２を示
し、Ｂ点は従来の共通電極３０を示す。Ａ点とＢ点との
間に液晶１６により容量ＣLCがあり、これと並列に蓄積
容量ＣS がある。ドレインバスライン１８に電圧の変動
があると、変動する電圧が寄生容量ＣDSを介して液晶１
６にかかり、液晶の駆動電圧が変動する。
【００１７】図９に示されるように、ドレインバスライ
ン１８にはドレイン電圧ＶDRが印加され、ゲートバスラ
イン２０にはゲート電圧ＶG が印加されるようになって
いる。共通電極３０はアースに接続され、０Ｖである。
ある第１の画素電極２２を駆動する場合、ゲートバスラ
イン２０にパルス状の電圧がかかったときにトランジス
タ２４のドレインからソースに向かって電流が流れ、ド
レイン電圧ＶDRが第１の画素電極２２にかかる。第１の
画素電極２２はゲート電圧がオフになったとき（ａ点）
のドレイン電圧ＶDRに維持されているのが好ましいが、
ドレイン電圧Ｖ DRはその他の第１の画素電極２２を駆動
するために図９に示されるように変動する。このドレイ
ンバスライン１８の電圧の変動が、寄生容量ＣDSを介し
て液晶１６にかかり、液晶１６の駆動電圧が変動する。
ン１８にはドレイン電圧ＶDRが印加され、ゲートバスラ
イン２０にはゲート電圧ＶG が印加されるようになって
いる。共通電極３０はアースに接続され、０Ｖである。
ある第１の画素電極２２を駆動する場合、ゲートバスラ
イン２０にパルス状の電圧がかかったときにトランジス
タ２４のドレインからソースに向かって電流が流れ、ド
レイン電圧ＶDRが第１の画素電極２２にかかる。第１の
画素電極２２はゲート電圧がオフになったとき（ａ点）
のドレイン電圧ＶDRに維持されているのが好ましいが、
ドレイン電圧Ｖ DRはその他の第１の画素電極２２を駆動
するために図９に示されるように変動する。このドレイ
ンバスライン１８の電圧の変動が、寄生容量ＣDSを介し
て液晶１６にかかり、液晶１６の駆動電圧が変動する。
【００１８】図１０はこのようにして変動する液晶１６
の印加電圧Ｖを示す図である。液晶１６の印加電圧Ｖが
このように変動すると、印加電圧を段階的に変えて液晶
１６の表示状態を段階的に変える階調表示を行う場合、
意図したカラーが得られなくなる問題点がある。図１１
はゲートバスライン２０の電圧の変動があった場合の液
晶１６の印加電圧Ｖを示す図である。図９に示すように
ゲートバスライン２０はパルス状の印加電圧を印加さ
れ、パルスの立ち下がり時（ａ点）に容量ＣGSを介して
液晶１６の印加電圧Ｖが変動する。液晶１６の印加電圧
Ｖはドレイン電圧ＶDRになるべきであるが、ある値だけ
低い値になる。
の印加電圧Ｖを示す図である。液晶１６の印加電圧Ｖが
このように変動すると、印加電圧を段階的に変えて液晶
１６の表示状態を段階的に変える階調表示を行う場合、
意図したカラーが得られなくなる問題点がある。図１１
はゲートバスライン２０の電圧の変動があった場合の液
晶１６の印加電圧Ｖを示す図である。図９に示すように
ゲートバスライン２０はパルス状の印加電圧を印加さ
れ、パルスの立ち下がり時（ａ点）に容量ＣGSを介して
液晶１６の印加電圧Ｖが変動する。液晶１６の印加電圧
Ｖはドレイン電圧ＶDRになるべきであるが、ある値だけ
低い値になる。
【００１９】図１から図６の実施例において、第２の画
素電極３２は第１の画素電極２２と対向し、第２の画素
電極３２と第１の画素電極２２との間の電圧で液晶を駆
動する。第２の画素電極３２は共通電極３０と短絡され
ず、容量結合（ＣC ）によって共通電極３０に接続さ
れ、且つ第２の基板１４上の他の第２の画素電極３２
（図示せず）とは分離されている。従って、第２の画素
電極３２は共通電極３０よりも少しだけ高い電位レベル
になる。
素電極３２は第１の画素電極２２と対向し、第２の画素
電極３２と第１の画素電極２２との間の電圧で液晶を駆
動する。第２の画素電極３２は共通電極３０と短絡され
ず、容量結合（ＣC ）によって共通電極３０に接続さ
れ、且つ第２の基板１４上の他の第２の画素電極３２
（図示せず）とは分離されている。従って、第２の画素
電極３２は共通電極３０よりも少しだけ高い電位レベル
になる。
【００２０】図６においては、Ａ点は第１の画素電極２
２を示し、Ｂ点は第２の画素電極３２を示し、Ｃ点は共
通電極３０を示す。Ａ点とＢ点との間に液晶１６による
容量ＣLCがあり、Ｂ点とＣ点との間に結合容量ＣC があ
る。すなわち、アクティブ素子２４と共通電極３０との
間に、容量ＣLCと容量ＣC が直列に接続されている。従
って、アクティブ素子２４をオンにして液晶１６を駆動
する際、電圧は容量Ｃ LCと容量ＣC に分圧され、液晶１
６にかかる電圧ＶLCは次のようになる（第１の画素電極
２２の電位をＶSEG1とする）。 ＶLC＝（ＣC ／（ＣLC＋ＣC ））×ＶSEG1 絶縁膜３４の厚さは１μｍ以下とし、液晶１６の厚さを
４μｍ以上であるとすると、ＣC ＞ＣLCとなり、ほとん
どの電圧が液晶１６に印加される。
２を示し、Ｂ点は第２の画素電極３２を示し、Ｃ点は共
通電極３０を示す。Ａ点とＢ点との間に液晶１６による
容量ＣLCがあり、Ｂ点とＣ点との間に結合容量ＣC があ
る。すなわち、アクティブ素子２４と共通電極３０との
間に、容量ＣLCと容量ＣC が直列に接続されている。従
って、アクティブ素子２４をオンにして液晶１６を駆動
する際、電圧は容量Ｃ LCと容量ＣC に分圧され、液晶１
６にかかる電圧ＶLCは次のようになる（第１の画素電極
２２の電位をＶSEG1とする）。 ＶLC＝（ＣC ／（ＣLC＋ＣC ））×ＶSEG1 絶縁膜３４の厚さは１μｍ以下とし、液晶１６の厚さを
４μｍ以上であるとすると、ＣC ＞ＣLCとなり、ほとん
どの電圧が液晶１６に印加される。
【００２１】ドレインバスライン１８及びゲートバスラ
イン２０は、第１の画素電極２２との間に上記した第１
の寄生容量ＣDS，ＣGSを形成する。本発明では、液晶１
６を挟んで対向する第２の画素電極３２とドレインバス
ライン１８及びゲートバスライン２０との間に第２の寄
生容量ＣDC2 ，ＣGC2 が生じる。図６ではドレインバス
ライン１８に対する寄生容量ＣDS，ＣDC2 のみが示され
ているが、ゲートバスライン２０に対する寄生容量
ＣGS，ＣGC2 が同様に現れることは明らかであろう。以
下はドレインバスライン１８に対する寄生容量ＣDS，Ｃ
DC2 について説明する。
イン２０は、第１の画素電極２２との間に上記した第１
の寄生容量ＣDS，ＣGSを形成する。本発明では、液晶１
６を挟んで対向する第２の画素電極３２とドレインバス
ライン１８及びゲートバスライン２０との間に第２の寄
生容量ＣDC2 ，ＣGC2 が生じる。図６ではドレインバス
ライン１８に対する寄生容量ＣDS，ＣDC2 のみが示され
ているが、ゲートバスライン２０に対する寄生容量
ＣGS，ＣGC2 が同様に現れることは明らかであろう。以
下はドレインバスライン１８に対する寄生容量ＣDS，Ｃ
DC2 について説明する。
【００２２】第１の寄生容量ＣDSと第２の寄生容量Ｃ
DC2 は液晶１６の両側にあり、ドレインバスライン１８
の電圧の変化があると、液晶１６の両側に第１の寄生容
量ＣDS及び第２の寄生容量ＣDC2 から同じような電圧上
昇（降下）成分がかかるため、液晶１６は一定の電圧に
維持され、ノイズの影響を受けない。
DC2 は液晶１６の両側にあり、ドレインバスライン１８
の電圧の変化があると、液晶１６の両側に第１の寄生容
量ＣDS及び第２の寄生容量ＣDC2 から同じような電圧上
昇（降下）成分がかかるため、液晶１６は一定の電圧に
維持され、ノイズの影響を受けない。
【００２３】図７は図６の等価回路であり、上記の容量
がホイーストンブリッジを構成している。ここで、 ＣC ×ＣDS＝ＣS ×ＣDC2 （１） の関係が成立すれば、液晶１６はドレインバスライン１
８の電圧の変化に影響されないことが分かる。また、こ
の関係が完全に成立しなくても、ある程度近似的に成立
すれば、ドレインバスライン１８の電圧の変化によるノ
イズを減少させることができる。さらに、ＣDC2 を大き
くすれば、ＣS を小さくでき、よって蓄積容量電極２８
を小さくして開口率を改善できる。一例においては、Ｃ
LC＝０．３ｐＦ、ＣS ＝０．７５ｐＦ、ＣC ＝４ｐＦで
あり、上記関係を満足するＣDC2 ＝０．０５３ｐＦであ
る。これを満たすように、ドレインバスライン１８と第
２の画素電極３２との重なり面積を設計した。
がホイーストンブリッジを構成している。ここで、 ＣC ×ＣDS＝ＣS ×ＣDC2 （１） の関係が成立すれば、液晶１６はドレインバスライン１
８の電圧の変化に影響されないことが分かる。また、こ
の関係が完全に成立しなくても、ある程度近似的に成立
すれば、ドレインバスライン１８の電圧の変化によるノ
イズを減少させることができる。さらに、ＣDC2 を大き
くすれば、ＣS を小さくでき、よって蓄積容量電極２８
を小さくして開口率を改善できる。一例においては、Ｃ
LC＝０．３ｐＦ、ＣS ＝０．７５ｐＦ、ＣC ＝４ｐＦで
あり、上記関係を満足するＣDC2 ＝０．０５３ｐＦであ
る。これを満たすように、ドレインバスライン１８と第
２の画素電極３２との重なり面積を設計した。
【００２４】以上の説明から、下記の関係が望ましいこ
とは明らかであろう。 ＣC ×ＣGS＝ＣS ×ＣGC2 （２） さらに、以上の説明では、ドレインバスライン１８に対
する寄生容量ＣDS、Ｃ DC2 、及びゲートバスライン２０
に対する寄生容量ＣGS、ＣGC2 が、それぞれ単独に現れ
る場合について説明したが、次にこれらが同時に現れる
場合について説明する。
とは明らかであろう。 ＣC ×ＣGS＝ＣS ×ＣGC2 （２） さらに、以上の説明では、ドレインバスライン１８に対
する寄生容量ＣDS、Ｃ DC2 、及びゲートバスライン２０
に対する寄生容量ＣGS、ＣGC2 が、それぞれ単独に現れ
る場合について説明したが、次にこれらが同時に現れる
場合について説明する。
【００２５】この場合には、一方の寄生容量にとって、
他方はＣS ，ＣC に並列接続されるものであるので、上
記の関係（１），（２）は次のように書き換えることが
できる。 （ＣC ＋ＣGC2 ）ＣDS＝（ＣS ＋ＣGS）ＣDC2 （３） （ＣC ＋ＣDC2 ）ＣGS＝（ＣS ＋ＣDS）ＣGC2 （４）
他方はＣS ，ＣC に並列接続されるものであるので、上
記の関係（１），（２）は次のように書き換えることが
できる。 （ＣC ＋ＣGC2 ）ＣDS＝（ＣS ＋ＣGS）ＣDC2 （３） （ＣC ＋ＣDC2 ）ＣGS＝（ＣS ＋ＣDS）ＣGC2 （４）
【００２６】これを同時に満足する、あるいは片方を優
先して満足する条件で設計した方が効果は大きいと考え
られる。しかし、ＣS ≫ＣGS、ＣS ≫ＣDS、Ｃ
C ≫GC2 、Ｃ C ≫ＣDC2 の関係が通常成立するため、上
記の関係（１），（２）により求めてもよい。ただし、
後述する実施例のように、ＣS やＣC を小さくしたりす
る場合には、上記の関係（３），（４）により求めた方
がよいこともある。
先して満足する条件で設計した方が効果は大きいと考え
られる。しかし、ＣS ≫ＣGS、ＣS ≫ＣDS、Ｃ
C ≫GC2 、Ｃ C ≫ＣDC2 の関係が通常成立するため、上
記の関係（１），（２）により求めてもよい。ただし、
後述する実施例のように、ＣS やＣC を小さくしたりす
る場合には、上記の関係（３），（４）により求めた方
がよいこともある。
【００２７】図１４は第２の画素電極３２の変形例を示
す図である。上記したように、第２の画素電極３２は第
１の画素電極２２とほぼ対応する形状を有するが、第２
の画素電極３２の一部３２ａが第１の画素電極２２より
も大きくて、第１の画素電極２２と隣接するドレインバ
スライン１８の一部分と間隔をあけて重なるようになっ
ている。第１の画素電極２２よりも大きくなっている第
２の画素電極３２の一部３２ａは破線で示されている。
この第２の画素電極３２の一部３２ａは関連するドレイ
ンバスライン１８の先まで延びる長さを有し、第２の画
素電極３２が重なるドレインバスライン１８と微小にず
れても重なる部分の面積が変化しないような形状に形成
されている。
す図である。上記したように、第２の画素電極３２は第
１の画素電極２２とほぼ対応する形状を有するが、第２
の画素電極３２の一部３２ａが第１の画素電極２２より
も大きくて、第１の画素電極２２と隣接するドレインバ
スライン１８の一部分と間隔をあけて重なるようになっ
ている。第１の画素電極２２よりも大きくなっている第
２の画素電極３２の一部３２ａは破線で示されている。
この第２の画素電極３２の一部３２ａは関連するドレイ
ンバスライン１８の先まで延びる長さを有し、第２の画
素電極３２が重なるドレインバスライン１８と微小にず
れても重なる部分の面積が変化しないような形状に形成
されている。
【００２８】さらに、図１４においては、第２の画素電
極３２は関連するドレインバスライン１８とは反対側の
（図１４で右側の）ドレインバスライン１８の先まで延
びる一部３２ｃを有し、反対側のドレインバスライン１
８からの影響も低減することができるようになってい
る。この場合には、第２の画素電極３２の一部３２ｃは
ドレインバスライン１８の先まで延びる長さを有し、第
２の画素電極３２が重なるドレインバスライン１８と微
小にずれても重なる部分の面積が変化しないような形状
に形成されている。
極３２は関連するドレインバスライン１８とは反対側の
（図１４で右側の）ドレインバスライン１８の先まで延
びる一部３２ｃを有し、反対側のドレインバスライン１
８からの影響も低減することができるようになってい
る。この場合には、第２の画素電極３２の一部３２ｃは
ドレインバスライン１８の先まで延びる長さを有し、第
２の画素電極３２が重なるドレインバスライン１８と微
小にずれても重なる部分の面積が変化しないような形状
に形成されている。
【００２９】図１５はドレインバスライン１８及び第２
の画素電極３２の変形例を示す図である。２個の第１の
画素電極２２が比較的に広い間隔、及び狭い間隔で交互
に設けられ、広い間隔のところに２個のドレインバスラ
イン１８が通され、狭い間隔のところにドレインバスラ
イン１８がない構成となっている。この場合、第２の画
素電極３２は第１の画素電極２２とほぼ対応する形状を
有するが、第２の画素電極３２の一部３２ａが隣接する
ドレインバスライン１８の方へ突出している。これによ
って、第１の画素電極２２が一方側からのみドレインバ
スライン１８の電圧の変動を受け、その影響の低減をや
りやすくなっている。
の画素電極３２の変形例を示す図である。２個の第１の
画素電極２２が比較的に広い間隔、及び狭い間隔で交互
に設けられ、広い間隔のところに２個のドレインバスラ
イン１８が通され、狭い間隔のところにドレインバスラ
イン１８がない構成となっている。この場合、第２の画
素電極３２は第１の画素電極２２とほぼ対応する形状を
有するが、第２の画素電極３２の一部３２ａが隣接する
ドレインバスライン１８の方へ突出している。これによ
って、第１の画素電極２２が一方側からのみドレインバ
スライン１８の電圧の変動を受け、その影響の低減をや
りやすくなっている。
【００３０】上記したように、開口率を改善するために
蓄積容量電極２８を小さくするのがよく、第２の寄生容
量ＣDC2 を大きくすれば、ノイズを低減しつつＣS を小
さくすることができる。この場合、第２の寄生容量Ｃ
DC2 （GC2 ）を大きくするためには、ドレインバスライ
ン１８（ゲートバスライン２０）と第２の画素電極３２
との重なり面積を大きくすれば良いが、開口率を考慮す
るとドレインバスライン１８（ゲートバスライン２０）
には限界がある。そこで、次に説明するように、ドレイ
ンバスライン１８（ゲートバスライン２０）と第２の画
素電極３２との間の間隔を小さくする等の手段により第
２の寄生容量ＣDC2 を大きくすることができる。
蓄積容量電極２８を小さくするのがよく、第２の寄生容
量ＣDC2 を大きくすれば、ノイズを低減しつつＣS を小
さくすることができる。この場合、第２の寄生容量Ｃ
DC2 （GC2 ）を大きくするためには、ドレインバスライ
ン１８（ゲートバスライン２０）と第２の画素電極３２
との重なり面積を大きくすれば良いが、開口率を考慮す
るとドレインバスライン１８（ゲートバスライン２０）
には限界がある。そこで、次に説明するように、ドレイ
ンバスライン１８（ゲートバスライン２０）と第２の画
素電極３２との間の間隔を小さくする等の手段により第
２の寄生容量ＣDC2 を大きくすることができる。
【００３１】図１６に示す実施例では、液晶パネル１０
の第２の基板１４に共通電極３０が設けられ、第２の画
素電極３２が共通電極３０の上に絶縁膜３４を介して設
けられる。第１の基板１２には、アクティブマトリクス
駆動回路とともに第１の画素電極２２が設けられる。ド
レインバスライン１８と対向する絶縁膜３４の部分の厚
さが、他の部分よりも厚くなっている。従って、絶縁膜
３４の厚い部分の上に位置する第２の画素電極３２がド
レインバスライン１８に向かって突出し、ドレインバス
ライン１８と第２の画素電極３２との間の間隔が小さく
なっている。よって、ドレインバスライン１８の幅を広
げることなく第２の寄生容量ＣDC2 を大きくすることが
でき、開口率を確保しつつ、ドレインバスライン１８か
らのノイズを低減できる。一方、画素の領域において
は、液晶１６の厚さが所定の厚さになっている。
の第２の基板１４に共通電極３０が設けられ、第２の画
素電極３２が共通電極３０の上に絶縁膜３４を介して設
けられる。第１の基板１２には、アクティブマトリクス
駆動回路とともに第１の画素電極２２が設けられる。ド
レインバスライン１８と対向する絶縁膜３４の部分の厚
さが、他の部分よりも厚くなっている。従って、絶縁膜
３４の厚い部分の上に位置する第２の画素電極３２がド
レインバスライン１８に向かって突出し、ドレインバス
ライン１８と第２の画素電極３２との間の間隔が小さく
なっている。よって、ドレインバスライン１８の幅を広
げることなく第２の寄生容量ＣDC2 を大きくすることが
でき、開口率を確保しつつ、ドレインバスライン１８か
らのノイズを低減できる。一方、画素の領域において
は、液晶１６の厚さが所定の厚さになっている。
【００３２】図１７に示す実施例では、液晶パネル１０
の第２の基板１４の表面にカラーフィルタ４０が設けら
れ、カラーフィルタ４０はトップコート４２で覆われて
いる。共通電極３０がトップコート４２の上に設けら
れ、さらに、第２の画素電極３２が共通電極３０の上に
絶縁膜３４を介して設けられる。第１の基板１２には、
アクティブマトリクス駆動回路とともに第１の画素電極
２２が設けられる。この場合、ドレインバスライン１８
と対向するトップコート４２の部分の厚さが、他の部分
よりも厚くなっている。従って、トップコート４２の厚
い部分の上に位置する第２の画素電極３２がドレインバ
スライン１８に向かって突出し、ドレインバスライン１
８と第２の画素電極３２との間の間隔が小さくなり、第
２の寄生容量ＣDC2 を大きくすることができる。よっ
て、開口率を確保しつつ、ドレインバスライン１８から
のノイズを低減できる。トップコート４２の一部分の厚
さを大きくすることは、トップコート４２を例えば紫外
線硬化樹脂で形成することにより容易に１μｍ程度の段
差を設けることができる。また、カラーフィルタ４０の
一部分を厚くしておけば、トップコート４２の一部分も
厚くなる。その他、ドレインバスライン１８と第２の画
素電極３２との間の間隔を小さくするためには、ドレイ
ンバスライン１８の下層に位置するあらゆる層の一部を
突出させることができる。なお、ゲートバスライン２０
についても同様のことを実施できる。
の第２の基板１４の表面にカラーフィルタ４０が設けら
れ、カラーフィルタ４０はトップコート４２で覆われて
いる。共通電極３０がトップコート４２の上に設けら
れ、さらに、第２の画素電極３２が共通電極３０の上に
絶縁膜３４を介して設けられる。第１の基板１２には、
アクティブマトリクス駆動回路とともに第１の画素電極
２２が設けられる。この場合、ドレインバスライン１８
と対向するトップコート４２の部分の厚さが、他の部分
よりも厚くなっている。従って、トップコート４２の厚
い部分の上に位置する第２の画素電極３２がドレインバ
スライン１８に向かって突出し、ドレインバスライン１
８と第２の画素電極３２との間の間隔が小さくなり、第
２の寄生容量ＣDC2 を大きくすることができる。よっ
て、開口率を確保しつつ、ドレインバスライン１８から
のノイズを低減できる。トップコート４２の一部分の厚
さを大きくすることは、トップコート４２を例えば紫外
線硬化樹脂で形成することにより容易に１μｍ程度の段
差を設けることができる。また、カラーフィルタ４０の
一部分を厚くしておけば、トップコート４２の一部分も
厚くなる。その他、ドレインバスライン１８と第２の画
素電極３２との間の間隔を小さくするためには、ドレイ
ンバスライン１８の下層に位置するあらゆる層の一部を
突出させることができる。なお、ゲートバスライン２０
についても同様のことを実施できる。
【００３３】図１８に示す実施例では、液晶パネル１０
の第２の基板１４には、共通電極３０がカラーフィルタ
４０のトップコート４２の上に設けられ、第２の画素電
極３２が共通電極３０の上に絶縁膜３４を介して設けら
れる。第１の基板１２には、アクティブマトリクス駆動
回路とともに第１の画素電極２２が設けられる。この場
合、ドレインバスライン１８と対向する第２の画素電極
３２の表面に、液晶１６よりも大きな誘電率をもつ誘電
体（又は導体）４４が配置されている。
の第２の基板１４には、共通電極３０がカラーフィルタ
４０のトップコート４２の上に設けられ、第２の画素電
極３２が共通電極３０の上に絶縁膜３４を介して設けら
れる。第１の基板１２には、アクティブマトリクス駆動
回路とともに第１の画素電極２２が設けられる。この場
合、ドレインバスライン１８と対向する第２の画素電極
３２の表面に、液晶１６よりも大きな誘電率をもつ誘電
体（又は導体）４４が配置されている。
【００３４】誘電体４４は強誘電率セラミックス材のチ
タン酸バリウム（BaTiO3）をポリイミドに分散し、１μ
ｍの厚さでパターン形成した。この誘電体４４の誘電率
は１００以上になり、ＣDC2 ，ＣGC2 を大きくすること
ができた。このような強誘電体はチタン酸バリウム以外
にもある。また、別の実施例として、導体を同様に形成
しても、ＣDC2 ，ＣGC2 を大きくすることができる。
タン酸バリウム（BaTiO3）をポリイミドに分散し、１μ
ｍの厚さでパターン形成した。この誘電体４４の誘電率
は１００以上になり、ＣDC2 ，ＣGC2 を大きくすること
ができた。このような強誘電体はチタン酸バリウム以外
にもある。また、別の実施例として、導体を同様に形成
しても、ＣDC2 ，ＣGC2 を大きくすることができる。
【００３５】図１９は本発明の別の実施例を示す図であ
る。液晶パネル１０の第２の基板１４に共通電極３０が
設けられ、第２の画素電極３２が共通電極３０の上に絶
縁膜３４を介して設けられる。第１の基板１２には、ア
クティブマトリクス駆動回路とともに第１の画素電極２
２が設けられる。前の実施例では、共通電極３０がＩＴ
Ｏのベタ膜で形成されていた。この実施例では、共通電
極３０はブラックマトリクスで形成されている。ブラッ
クマトリクスは、図１９に示されるようにドレインバス
ライン１８（ゲートバスライン２０）を覆い、図２０に
示されるように画素に相当する開口部４６を有する金属
膜からなる。この場合、ブラックマトリクスからなる共
通電極３０と第２の画素電極３２との間に結合容量ＣC
が形成される。その他の構成及び作用は前の実施例と同
様である。ただし、ＣC が小さくなるために駆動電圧が
高くなる。
る。液晶パネル１０の第２の基板１４に共通電極３０が
設けられ、第２の画素電極３２が共通電極３０の上に絶
縁膜３４を介して設けられる。第１の基板１２には、ア
クティブマトリクス駆動回路とともに第１の画素電極２
２が設けられる。前の実施例では、共通電極３０がＩＴ
Ｏのベタ膜で形成されていた。この実施例では、共通電
極３０はブラックマトリクスで形成されている。ブラッ
クマトリクスは、図１９に示されるようにドレインバス
ライン１８（ゲートバスライン２０）を覆い、図２０に
示されるように画素に相当する開口部４６を有する金属
膜からなる。この場合、ブラックマトリクスからなる共
通電極３０と第２の画素電極３２との間に結合容量ＣC
が形成される。その他の構成及び作用は前の実施例と同
様である。ただし、ＣC が小さくなるために駆動電圧が
高くなる。
【００３６】図２１は本発明の別の実施例を示す図であ
る。液晶パネル１０の第２の基板１４に共通電極３０が
設けられ、第２の画素電極３２が共通電極３０の上に絶
縁膜３４を介して設けられる。第１の基板１２には、ア
クティブマトリクス駆動回路とともに第１の画素電極２
２が設けられる。この実施例では、ドレインバスライン
１８（ゲートバスライン２０）と対向する位置で、絶縁
膜３４の中にリペア用冗長バスライン４８が設けられて
いる。図２２に示されるように、このリペア用冗長バス
ライン４８は第２の基板１４に沿って設けられ、トラン
スフアー電極５０により第１の基板１２に沿って設けら
れたドレインバスライン１８に接続される。従って、ド
レインバスライン１８の一部に断線が生じても、リペア
用冗長バスライン４８によりドレインバスライン１８の
断線部の先の部分に給電することができる。そして、こ
の実施例では、リペア用冗長バスライン４８と第２の画
素電極３２との間に、第２の寄生容量ＣDC2が形成され
るようになっている。トップコート４２の厚い部分の上
に位置する第２の画素電極３２がドレインバスライン１
８に向かって突出し、ドレインバスライン１８と第２の
画素電極３２との間の間隔が小さくなり、第２の寄生容
量ＣDC 2 を大きくすることができる。
る。液晶パネル１０の第２の基板１４に共通電極３０が
設けられ、第２の画素電極３２が共通電極３０の上に絶
縁膜３４を介して設けられる。第１の基板１２には、ア
クティブマトリクス駆動回路とともに第１の画素電極２
２が設けられる。この実施例では、ドレインバスライン
１８（ゲートバスライン２０）と対向する位置で、絶縁
膜３４の中にリペア用冗長バスライン４８が設けられて
いる。図２２に示されるように、このリペア用冗長バス
ライン４８は第２の基板１４に沿って設けられ、トラン
スフアー電極５０により第１の基板１２に沿って設けら
れたドレインバスライン１８に接続される。従って、ド
レインバスライン１８の一部に断線が生じても、リペア
用冗長バスライン４８によりドレインバスライン１８の
断線部の先の部分に給電することができる。そして、こ
の実施例では、リペア用冗長バスライン４８と第２の画
素電極３２との間に、第２の寄生容量ＣDC2が形成され
るようになっている。トップコート４２の厚い部分の上
に位置する第２の画素電極３２がドレインバスライン１
８に向かって突出し、ドレインバスライン１８と第２の
画素電極３２との間の間隔が小さくなり、第２の寄生容
量ＣDC 2 を大きくすることができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
バスラインと画素電極の間の寄生容量を低減させること
ができ、液晶ディスプレイの表示品質を大きく高めるこ
とができる。
バスラインと画素電極の間の寄生容量を低減させること
ができ、液晶ディスプレイの表示品質を大きく高めるこ
とができる。
【図１】本発明の第１実施例を示す断面図である。
【図２】薄膜トランジスタの部分を示す断面図である。
【図３】アクティブマトリクスを示す平面図である。
【図４】第２の画素電極を示す平面図である。
【図５】図４に対応した第１の画素電極及びバスライン
を示す平面図である。
を示す平面図である。
【図６】図１の等価回路図である。
【図７】図６のさらなる等価回路図である。
【図８】従来の液晶パネルの各容量を示す図である。
【図９】バスラインの電圧を示す図である。
【図１０】ドレインバスラインによる液晶の電圧の変動
を示す図である。
を示す図である。
【図１１】ゲートバスラインによる液晶の電圧の変動を
示す図である。
示す図である。
【図１２】本発明の第２実施例を示す図である。
【図１３】本発明の第３実施例を示す図である。
【図１４】本発明の第４実施例を示す図である。
【図１５】本発明の第５実施例を示す図である。
【図１６】本発明の第６実施例を示す図である。
【図１７】本発明の第７実施例を示す図である。
【図１８】本発明の第８実施例を示す図である。
【図１９】本発明の第９実施例を示す図である。
【図２０】図１９の共通電極の平面図である。
【図２１】本発明の第１０実施例を示す図である。
【図２２】図２１の液晶パネルの略断面図である。
１２，１４…基板 １６…液晶 １８…ドレインバスライン ２０…ゲートバスライン ２２…第１の画素電極 ２４…アクティブ素子 ２８…蓄積容量電極 ３０…共通電極 ３２…第２の画素電極 ３４…絶縁膜
フロントページの続き (56)参考文献 特開 平１−169431（ＪＰ，Ａ) 特開 平１−169432（ＪＰ，Ａ) 特開 平４−97124（ＪＰ，Ａ) 特開 平４−348323（ＪＰ，Ａ) 特開 平４−348324（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (10)
- 【請求項１】 対向する第１の基板（１２）と第２の基
板（１４）との間に液晶（１６）が封入されており、該
第１の基板には第１のバスライン（１８）と第２のバス
ライン（２０）がマトリクス状に設けられ、該第１のバ
スラインと第２のバスラインとで囲まれた領域に第１の
画素電極（２２）及び第１の画素電極を該第１のバスラ
インと第２のバスラインの少なくとも一方に接続する非
線形アクティブ素子（２４）が設けられ、該第１の基板
と対向する第２の基板には複数の該第１の画素電極（２
２）を覆う領域に延びる共通電極（３０）及び該共通電
極の上に絶縁膜（３４）を介して第２の画素電極（３
２）が形成され、該第２の画素電極（３２）は該第１の
画素電極（２２）とほぼ対応する形状を有するとともに
該第１の画素電極と液晶（１６）を挟んで対向し、該共
通電極（３０）と該第２の画素電極（３２）が容量結合
で接続されていることを特徴とする液晶パネル。 - 【請求項２】 該第１の基板には該第１の画素電極の下
部に蓄積容量電極が設けられることを特徴とする請求項
１に記載の液晶パネル。 - 【請求項３】 該第２の画素電極は該第１の画素電極と
ほぼ対応する形状を有するが、該第２の画素電極の一部
が該第１の画素電極よりも大きくて、該第１の画素電極
と隣接する該第１のバスラインと、該第２のバスライン
と、該アクティブ素子の少なくとも一つの少なくとも一
部分と間隔をあけて重なるようにしたことを特徴とする
請求項１に記載の液晶パネル。 - 【請求項４】 ＣC ：該第２の画素電極と該共通電極と
の間の容量、ＣS ：該第１の画素電極と該蓄積容量電極
との間の蓄積容量、ＣDS：該第１の画素電極と、該第１
のバスライン及び該第２のバスラインの一方との間の寄
生容量、ＣDC 2 ：該第２の画素電極と、該第１のバスラ
イン及び該第２のバスラインの一方との間の容量、
ＣGS：該第１の画素電極と、該第１のバスライン及び該
第２のバスラインの他方との間の寄生容量、ＣGC2 ：該
第２の画素電極と、該第１のバスライン及び該第２のバ
スラインの他方との間の容量とするとき、 ＣC ×ＣDS＝ＣS ×ＣDC2 （１） ＣC ×ＣGS＝ＣS ×ＣGC2 （２） （ＣC ×ＣGC2 ）ＣDS＝（ＣS ＋ＣGS）ＣDC2 （３） （ＣC ×ＣDC2 ）ＣGS＝（ＣS ＋ＣDS）ＣGC2 （４） 上記の４つの関係のうちの少なくとも１つが少なくとも
近似的に成立することを特徴とする請求項１に記載の液
晶パネル。 - 【請求項５】 該第２の画素電極と、該第１のバスライ
ンと、該第２のバスラインと、該アクティブ素子の少な
くとも一つとの重なり部の間隔を他の部分よりも小さく
したことを特徴とする請求項３に記載の液晶パネル。 - 【請求項６】 該第１の基板の該第１のバスライン及び
該第２のバスラインの一つと対向する該第２の画素電極
の下の該絶縁膜の部分の厚さが他の部分よりも厚いこと
を特徴とする請求項３に記載の液晶パネル。 - 【請求項７】 該第２の基板にカラーフィルタ及び該カ
ラーフィルタを覆うトップコートが設けられ、該第１の
基板の該第１のバスライン及び該第２のバスラインの一
つと対向する該第２の画素電極の下の該カラーフィルタ
及び該トップコートの部分の厚さが他の部分よりも厚い
ことを特徴とする請求項１に記載の液晶パネル。 - 【請求項８】 該第１の基板の該第１のバスライン及び
該第２のバスラインの一つと対向する該第２の画素電極
の部分において、該第１のバスライン及び該第２のバス
ラインの一つ並びに該第２の画素電極の一方に液晶より
も大きな誘電率をもつ誘電体又は導体を配置したことを
特徴とする請求項１に記載の液晶パネル。 - 【請求項９】 該第２の画素電極と、該第１のバスライ
ン及び該第２のバスラインの少なくとも一つの少なくと
も一部分と間隔をあけて重なる部分において、該第２の
画素電極が該重なるバスラインと微小にずれても該重な
る部分の面積が変化しないような形状に該第２の画素電
極が形成されていることを特徴とする請求項３に記載の
液晶パネル。 - 【請求項１０】 該第２の基板の該共通電極が、透明電
極膜及びブラックマトリクスの一つからなることを特徴
とする請求項１に記載の液晶パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23370592A JP3072577B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23370592A JP3072577B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0682821A JPH0682821A (ja) | 1994-03-25 |
| JP3072577B2 true JP3072577B2 (ja) | 2000-07-31 |
Family
ID=16959261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23370592A Expired - Fee Related JP3072577B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072577B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07311392A (ja) * | 1994-03-24 | 1995-11-28 | Sharp Corp | 液晶表示装置 |
| KR100312329B1 (ko) * | 1999-09-13 | 2001-11-03 | 구본준, 론 위라하디락사 | 액정표시장치의 구조 및 그 제조방법 |
| AUPR621901A0 (en) | 2001-07-06 | 2001-08-02 | Effem Foods Pty Ltd | Multi-channel cooling die |
-
1992
- 1992-09-01 JP JP23370592A patent/JP3072577B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0682821A (ja) | 1994-03-25 |
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