JP3070595B1 - Ａｔｍセル組立分解装置 - Google Patents

Abstract

【要約】 【課題】 消費電力を低減する。 【解決手段】 受信ＶＣ検出部１６は受信セルが有効で
あるか否かを判断する。受信制御部１７は、受信ＶＣ検
出部１６が有効と判断したセルの分解とエラー確認を行
った後にＤＭＡ転送要求を行う。ＤＭＡ出力部１２は受
信データバッファ１８から受信ペイロードデータを読み
出してホストメモリ３にＤＭＡ転送する。受信部クロッ
ク制御部２０は、受信ＶＣ検出部１６が受信セルを有効
と判断したとき受信制御部１７に対するクロック供給を
開始し、受信制御部１７の１セル分の処理が終了したと
き受信制御部１７に対するクロック供給を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭネットワー
ク上のＡＴＭ端末に配設されたＡＴＭセル組立分解装置
に関するものである。

【０００２】

【従来の技術】ＡＴＭセル組立分解装置は、一般にＡＴ
Ｍネットワークに接続されたＡＴＭ端末上に配置されて
いる。このＡＴＭセル組立分解装置は、受信機能を実現
する構成として、物理層デバイスから送り込まれる５３
バイトの受信ＡＴＭセルを５バイトのヘッダと４８バイ
トのペイロードとに分解し、さらに、複数のペイロード
から仮想チャンネル（Virtual Channel 、以下、ＶＣと
略称する）毎に受信パケットを構成して、上位アプリケ
ーションに受け渡すために用いられている。また、送信
機能を実現する構成として、上位アプリケーションの作
成した送信パケットを、４８バイトのペイロード単位に
分割し、個々のペイロードに５バイトのヘッダを付加し
て、物理層デバイスへと送出するために用いられてい
る。

【０００３】図９は、従来のＡＴＭセル組立分解装置の
構成を示すブロック図である。図９に示すように、ＡＴ
Ｍセル組立分解装置１０１は、ＡＴＭネットワークに対
してフレームデータの送受信を行う物理層デバイス５と
接続されている。また、一方では、ホストバス４を介し
て、上位アプリケーションを動作させるホストＣＰＵ
２、及び送受信パケット等を格納しておくホストメモリ
３と接続されている。ホストＣＰＵ２は、ホストメモリ
３の管理や、ＡＴＭセル組立分解装置１０１に対する命
令発行等も行う。

【０００４】ＡＴＭセル組立分解装置１０１は、その内
部構成として、セルの受信と分解を行うセル受信・分解
部１０６と、送信セルのセル組立と送信を行うセル組立
・送信部１０７と、送受信の際に必要となる情報を格納
するための受信ＶＣアドレス・送受信パラメータ格納部
１０９とを備えている。受信ＶＣアドレス・送受信パラ
メータ格納部１０９には、半導体メモリを使用すること
が一般的である。また、メモリアクセス制御を行うメモ
リインターフェイス部１０８（以下、インターフェイス
部をＩ／Ｆと略称する）が受信ＶＣアドレス・送受信パ
ラメータ格納部１０９と共に設けられている。

【０００５】セル受信・分解部１０６は、主としてセル
受信とセル分解を行う受信制御部１２０と、受信制御部
１２０によってセルから分離された４８バイトのペイロ
ードを一時的に格納する受信データバッファ１２１とか
ら構成される。セル組立と送信を行うセル組立・送信部
１０７は、主としてセル組立と送信を行う送信制御部１
２５と、送信制御部１２５がセルを組み立てる際に使用
する４８バイトのペイロードデータを一時的に格納して
いる送信データバッファ１２６とから構成される。

【０００６】さらに、ＡＴＭセル組立分解装置１０１
は、対物理層デバイスインターフェイス機能を実現する
構成として、物理層デバイス５からＡＴＭセルの受信を
行うセル受信Ｉ／Ｆ１１０と、物理層デバイス５へＡＴ
Ｍセルの送出を行うセル送信Ｉ／Ｆ１１１とを備えてい
る。また、ＡＴＭセル組立分解装置１０１は、対ホスト
システムインターフェイス機能を実現する構成として、
ホストＣＰＵ２からのレジスタアクセスやＡＴＭセル組
立分解装置１０１への命令処理を行うホストアクセス部
１１４と、ホストメモリ３に対してＤＭＡ（ダイレクト
メモリアクセス）データ転送を行うＤＭＡ出力部１１２
及びＤＭＡ入力部１１３を備えている。

【０００７】図１０は、図９のＡＴＭセル組立分解装置
の受信動作を示すフローチャート図である。以下、図１
０を用いて、図９のＡＴＭセル組立分解装置の受信動作
を説明する。セル受信Ｉ／Ｆ１１０が物理層デバイス５
からＡＴＭセルを１セル受信すると、受信制御部１２０
は、５バイトのセルヘッダ中のＶＣ識別符号ＶＰＩ／Ｖ
ＣＩ（以下、単にＶＰＩ／ＶＣＩと記す）を参照する。
このＶＰＩ／ＶＣＩに基づいて、受信制御部１２０は、
受信セルが、ホストＣＰＵ２上で動作する上位アプリケ
ーションが受信を希望するＶＣのセル（以下、該ＶＣを
有効受信ＶＣ、該セルを有効受信セルと呼称する）であ
るか否かを確認する。

【０００８】有効受信ＶＣは、受信ＶＣアドレス・送受
信パラメータ格納部１０９内に登録されている。受信制
御部１２０は、セル受信Ｉ／Ｆ１１０から渡されたセル
が受信ＶＣアドレス・送受信パラメータ格納部１０９に
登録されているＶＣのセル、すなわち有効受信セルであ
れば、受信を行うと判断する。また、受信制御部１２０
は、セル受信Ｉ／Ｆ１１０から渡されたセルが受信ＶＣ
アドレス・送受信パラメータ格納部１０９に登録されて
いないＶＣのセルあるいはＶＰＩ／ＶＣＩが全て０で埋
められているセル（以下、無効受信セルと呼称する）で
あれば、受信を行わないと判断する（ステップＳ５
１）。

【０００９】ステップＳ５１で受信を行うと判断した場
合、受信制御部１２０は、受信ＶＣアドレス・送受信パ
ラメータ格納部１０９内に格納された当該ＶＣに関する
受信パラメータを読み出し（ステップＳ５２）、このパ
ラメータを基にセルの分解、エラー検出を行う（ステッ
プＳ５３）。続いて、受信制御部１２０は、セルから分
離した４８バイトの受信ペイロードデータを受信データ
バッファ１２１に格納し、ＤＭＡ出力部１１２に該受信
ペイロードデータのＤＭＡ転送を要求する（ステップＳ
５４）。

【００１０】受信データバッファ１２１に格納された受
信ペイロードデータは、ＤＭＡ出力部１１２によってホ
ストメモリ３にＤＭＡ転送される（ステップＳ５５）。
これで、１セル分の受信処理が終了する。なお、受信制
御部１２０は、ステップＳ５１において受信セルが無効
受信セルで、受信を行わないと判断した場合、ステップ
Ｓ５２からステップＳ５５までの処理を実行せずに当該
セルを廃棄し、１セル分の受信処理を終了する（ステッ
プＳ５６）。以上の処理は、セル受信Ｉ／Ｆ１１０が物
理層デバイス５からＡＴＭセルを１セル受信する度に行
われ、ホストメモリ３上に転送された受信ペイロードは
パケットとして組み立てられてゆく。

【００１１】図１１は、図９のＡＴＭセル組立分解装置
の送信動作を示すフローチャート図である。以下、図１
１を用いて、図９のＡＴＭセル組立分解装置の送信動作
を説明する。まず、送信制御部１２５は、ホストＣＰＵ
２上で動作するアプリケーションが送信を希望するＶＣ
（以下、当該ＶＣを有効送信ＶＣ、当該ＶＣから送信さ
れるセルを有効送信セルと呼称する）それぞれのＶＣの
送信レート情報に基づき、次に送信すべきセルのＶＣを
決定する。この決定は１セルごとに行われ、送信レート
調整のためにセルヘッダ中のＶＰＩ／ＶＣＩが全て０で
あるような疑似セルの送信を決定することもある（ステ
ップＳ６１）。

【００１２】次に、送信制御部１２５は、ステップＳ６
１で決定したＶＣが有効送信ＶＣであるか疑似セル送信
であるかにより、処理を分岐する（ステップＳ６２）。
ステップＳ６１で決定したＶＣが有効送信ＶＣであった
場合、送信制御部１２５は、送信すべきＶＣの送信パラ
メータを読み出し、送信パラメータよりホストメモリ３
上の送信ペイロードデータの格納アドレスを求め、この
アドレスに基づき、ホストメモリ３上から１セル分のペ
イロードデータをＤＭＡ転送するようＤＭＡ入力部１１
３に要求する（ステップＳ６３）。ＤＭＡ入力部１１３
は、ホストメモリ３から１セル分の送信ペイロードデー
タをＤＭＡ転送によって読み出し、読み出した送信ペイ
ロードデータを送信データバッファ１２６に格納する
（ステップＳ６４）。

【００１３】続いて、送信制御部１２５は４８バイトの
送信ペイロードデータを生成する。この送信ペイロード
データの生成のために、送信制御部１２５は、まず送信
データバッファ１２６から１セル分のペイロードデータ
を読み出す。セル組立に使用するペイロードデータは、
送信すべきセルが当該ＶＣで送信されるパケットの最終
セルとなる場合、ＤＭＡ入力部１１３より入力されたペ
イロードデータにトレイラを付加する等の加工が行われ
て生成される。最終セルでない場合は、ＤＭＡ入力部１
１３より入力されたペイロードデータがそのまま使用さ
れる。さらに、送信制御部１２５は、５バイトのセルヘ
ッダも生成する。送信制御部１２５は、ヘッダ、ペイロ
ードを生成しつつ、トレイラ生成に必要な、ＣＲＣ演算
や、パケット長計算も行う（ステップＳ６５）。

【００１４】そして、送信制御部１２５は、これら送信
ペイロードデータ、セルヘッダからセルを組み立てる
（ステップＳ６６）。セル送信Ｉ／Ｆ１１１は、送信制
御部１２５で組み立てられたＡＴＭセルを物理層デバイ
ス５へ送出する。これで、１セル分の送信処理が終了す
る（ステップＳ６７）。ステップＳ６２において疑似セ
ルの送信と判断した場合、送信制御部１２５は、疑似セ
ルを生成するためにセルヘッダ中のＶＰＩ／ＶＣＩ符号
が全て０であるセルデータを生成し（ステップＳ６
８）、このデータをステップＳ６６でセル化する。セル
送信Ｉ／Ｆ１１１は、組み立てられたＡＴＭセルを物理
層デバイス５へ送出する。これで、１セル分の送信処理
が終了する（ステップＳ６７）。

【００１５】以上のようなＡＴＭセル組立分解装置で
は、一般に、装置内の全ての回路に対して常にクロック
が供給されている。また、このようなＡＴＭセル組立分
解装置は、クロック同期型ＣＭＯＳ半導体技術を用いて
構成されるのが一般的である。

【００１６】

【発明が解決しようとする課題】ところで、図９に示し
た従来のＡＴＭセル組立分解装置では、無駄に電力を消
費するという問題点を有している。その理由は、処理を
行う必要のない回路に対しても、常にクロックが供給さ
れているためである。具体的には、図１０に示した受信
動作において、ステップＳ５１で当該セルの受信を行わ
ないと判断された場合、ステップＳ５２からステップＳ
５５までの処理は実行されず、このとき、受信制御部１
２０においてステップＳ５２、ステップＳ５３、ステッ
プＳ５４に関わる回路は動作する必要がない。しかしな
がら、この間、上記回路部分にもクロックが供給されて
いる。

【００１７】また、図１１に示した送信動作において
も、ステップＳ６２で疑似セルの送信と判断された場
合、ステップＳ６３、ステップＳ６５の処理は実行され
ないが、この間、送信制御部１２５において、当該処理
に関わる回路にもクロックが供給されている。一般に、
クロック同期型ＣＭＯＳ半導体回路においては、クロッ
クが供給されているとき、消費電力はクロック周波数に
比例して増大し、また、クロックが供給されていないと
き、消費電力は０であると考えてよい。このため、動作
する必要のない回路にクロックを供給することで、無駄
に電力を消費してしまう。

【００１８】上記の事情をさらに詳細に説明する。図９
のＡＴＭセル組立分解装置における受信帯域を１５６Ｍ
ｂｐｓとする。このＡＴＭセル組立分解装置に対して、
物理層デバイス５から、ホストＣＰＵ２上で動作する上
位アプリケーションが受信を希望するＶＣ（これをＶＣ
１と呼称する）のセルが２６Ｍｂｐｓ、上位アプリケー
ションが受信を希望しないＶＣのセルが５２Ｍｂｐｓの
受信レートで連続的に受信入力されるものとし、残りの
受信帯域７８Ｍｂｐｓ分は何も入力されないか、レート
調整のために疑似セルが入力されるものとする。このと
き、図１０のステップＳ５２、ステップＳ５３、ステッ
プＳ５４の処理は、最大でも、ＶＣ１のセルを受信する
際の、２６÷１５６×１００＝１７％の期間のみ動作す
ればよく、残りの８３％の期間はクロック供給を必要と
しない。しかしながら、従来のＡＴＭセル組立分解装置
では、ＶＣ１のセルを受信しない８３％の期間において
もクロックが供給されており、ステップＳ５２、ステッ
プ５３、ステップＳ５４の処理を行う回路において８３
％の電力を無駄に消費している。

【００１９】また、図９のＡＴＭセル組立分解装置にお
ける送信帯域を１５６Ｍｂｐｓとする。上位アプリケー
ションによって供給された送信データを、ＶＣ２により
２６Ｍｂｐｓの送信レートで送信している場合、ステッ
プＳ６３、ステップＳ６５の処理は、最大でも２６÷１
５６×１００＝１７％の期間のみ動作すればよく、残り
の８３％の期間はクロック供給を必要としない。しかし
ながら、従来のＡＴＭセル組立分解装置では、ＶＣ２の
セルを送信しない８３％の期間においてもクロックが供
給されており、ステップＳ６３、ステップＳ６５の処理
を行う回路において８３％の電力を無駄に消費してい
る。以上の説明により、従来のＡＴＭセル組立分解装置
では、処理を行う必要のない回路に対しても、常にクロ
ックが供給されているため、無駄に電力を消費するとい
う問題点を有していることが理解される。

【００２０】本発明は、上記課題を解決するためになさ
れたもので、有効セルを受信あるいは送信しないとき、
処理が不要となる回路に対してクロックの供給を停止す
ることにより、消費電力を低減することができるＡＴＭ
セル組立分解装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明のＡＴＭセル組立
分解装置は、ＡＴＭネットワーク上のＡＴＭ端末に配設
され、物理層デバイス（５）、ホストＣＰＵ（２）およ
びホストメモリ（３）と接続され、その内部構成とし
て、物理層デバイスよりセルを受信するセル受信手段
（１０，１５）と、受信セルのセルヘッダ中のＶＰＩ／
ＶＣＩ情報に基づいて受信セルが有効であるか否かを判
断する受信ＶＣ検出手段（１６）と、受信ＶＣ検出手段
が有効と判断したセルの分解とエラー確認を行った後に
ＤＭＡ転送要求を行う受信制御手段（１７）と、受信制
御手段によって受信セルより分離された受信ペイロード
データを一時格納するための受信データ格納手段（１
８）と、受信制御手段からのＤＭＡ転送要求に従い、受
信データ格納手段から受信ペイロードデータを読み出し
てホストメモリにＤＭＡ転送するＤＭＡ出力手段（１
２）とを備えている。そして、受信ＶＣ検出手段が受信
セルを有効と判断したとき受信制御手段に対するクロッ
ク供給を開始し、受信制御手段がセルの分解とエラー確
認を行い、受信ペイロードを受信データ格納手段に格納
し、ＤＭＡ出力手段にＤＭＡ転送を要求して、受信制御
手段の１セル分の処理が終了したとき、受信制御手段に
対するクロック供給を停止する受信部クロック制御手段
（２０）を有している。

【００２２】また、ＡＴＭセル組立分解装置の１構成例
は、その内部構成として、次回送信すべきセルのＶＣを
決定する送信スケジュール手段（２１）と、送信スケジ
ュール手段によって決定されたＶＣが有効送信ＶＣであ
るとき、当該ＶＣの送信ペイロードを要求するＤＭＡ転
送要求を行い、ＤＭＡ転送により取得したデータを基に
送信ペイロードデータを生成すると共に、セルヘッダを
生成する送信制御手段（２２）と、送信制御手段によっ
て生成された送信ペイロードデータを一時格納するため
の送信ペイロード格納手段（２４）と、送信制御手段に
よって生成されたセルヘッダを一時格納するための送信
ヘッダ格納手段（２５）と、送信ヘッダ格納手段に格納
されたセルヘッダと送信ペイロード格納手段に格納され
た送信ペイロードデータとを組み合わせてセル化するセ
ル組立手段（２６）と、セル組立手段によって準備され
た送信セルを物理層デバイスに送出するセル送出手段
（１１）と、送信制御手段からのＤＭＡ転送要求に従
い、ホストメモリから送信ペイロードを読み出して送信
制御手段にＤＭＡ転送するＤＭＡ入力手段（１３）とを
備えている。そして、送信スケジュール手段が有効送信
ＶＣのセルを送信することを決定したとき、送信制御手
段に対してクロック供給を開始し、送信制御手段がセル
ヘッダ、送信ペイロードデータを送信ヘッダ格納手段、
送信ペイロード格納手段に格納して、送信制御手段の１
セル分の処理が終了したとき、送信制御手段に対するク
ロック供給を停止する送信部クロック制御手段（２７）
を有している。

【００２３】また、ＡＴＭセル組立分解装置の１構成例
は、上記受信制御手段からコマンドとして発行されたＤ
ＭＡ転送要求を格納するＤＭＡ出力コマンド格納手段
（１９ａ）と、ＤＭＡ出力コマンド格納手段に格納され
たコマンド数が１以上になったとき、上記ＤＭＡ出力手
段に対してクロック供給を開始し、ＤＭＡ出力手段がコ
マンド１つ分のＤＭＡ転送を終了したときＤＭＡ出力コ
マンド格納手段に格納されたコマンド数が０であれば、
ＤＭＡ出力手段に対するクロック供給を停止するＤＭＡ
出力部クロック制御手段（６０）とを有している。そし
て、ＤＭＡ出力手段（１２ａ）は、上記クロックに応じ
て動作し、ＤＭＡ出力コマンド格納手段からコマンドを
読み出して、読み出したコマンドに基づいてＤＭＡ転送
を実行するものである。また、ＡＴＭセル組立分解装置
の１構成例は、上記送信制御手段からコマンドとして発
行されたＤＭＡ転送要求を格納するＤＭＡ入力コマンド
格納手段（２３ａ）と、ＤＭＡ入力コマンド格納手段に
格納されたコマンド数が１以上になったとき、上記ＤＭ
Ａ入力手段に対してクロック供給を開始し、ＤＭＡ入力
手段がコマンド１つ分のＤＭＡ転送を終了したときＤＭ
Ａ入力コマンド格納手段に格納されたコマンド数が０で
あれば、ＤＭＡ入力手段に対するクロック供給を停止す
るＤＭＡ入力部クロック制御手段（６１）とを有してい
る。そして、ＤＭＡ入力手段（１３ａ）は、上記クロッ
クに応じて動作し、ＤＭＡ入力コマンド格納手段からコ
マンドを読み出して、読み出したコマンドに基づいてＤ
ＭＡ転送を実行するものである。

【００２４】また、受信制御手段（１７ｂ）は、上記受
信データ格納手段（１８）に受信ペイロードデータを書
き込み中であることを示す書き込み信号（８１）を出力
するものであり、ＤＭＡ出力手段（１２ｂ）は、上記受
信データ格納手段から受信ペイロードデータを読み出し
中であることを示す読み出し信号（８２）を出力するも
のである。そして、ＡＴＭセル組立分解装置は、上記書
き込み信号、読み出し信号を参照して、書き込み信号が
データ書き込み中であることを示しているときのみ受信
データ格納手段に書き込みクロックを供給し、読み出し
信号がデータ読み出し中であることを示しているときの
み受信データ格納手段に読み出しクロックを供給する受
信データ格納部クロック制御手段（８０）を有してい
る。また、送信制御手段（２２ｂ）は、上記送信ペイロ
ード格納手段（２４）に送信ペイロードデータを書き込
み中であることを示す書き込み信号（９１）を出力する
ものであり、セル組立手段（２６ｂ）は、上記送信ペイ
ロード格納手段から送信ペイロードデータを読み出し中
であることを示す読み出し信号（９２）を出力するもの
である。そして、ＡＴＭセル組立分解装置は、上記書き
込み信号、読み出し信号を参照して、書き込み信号がデ
ータ書き込み中であることを示しているときのみ送信ペ
イロード格納手段に書き込みクロックを供給し、読み出
し信号がデータ読み出し中であることを示しているとき
のみ送信ペイロード格納手段に読み出しクロックを供給
する送信ペイロード格納部クロック制御手段（９０）を
有している。

【００２５】

【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態となるＡＴＭセル組
立分解装置の構成を示すブロック図である。従来の装置
では、有効なセルが受信されていないときであっても、
受信セルの分解、エラー確認を行っていた回路に常にク
ロックを供給していたのに対し、本発明は、有効なセル
を受信したときのみ上記回路にクロックを供給する受信
部クロック制御手段を設けたことを特徴としている。

【００２６】また、従来の装置では、有効セルを送信し
ないときであっても、有効な送信セルのデータを生成す
る回路に常にクロックを供給していたのに対し、本発明
は、有効なセルを送信するときのみ上記回路にクロック
を供給する送信部クロック制御手段を設けたことを特徴
としている。

【００２７】図１に示すように、本実施の形態のＡＴＭ
セル組立分解装置１は、図９のＡＴＭセル組立分解装置
１０１と同様に、ＡＴＭネットワークに対してフレーム
データの送受信を行う物理層デバイス５と接続されてい
る。また、ＡＴＭセル組立分解装置１は、上位アプリケ
ーションを動作させるホストＣＰＵ２及び送受信パケッ
ト等を格納するホストメモリ３とホストバス４を介して
接続されている。ホストＣＰＵ２は、ホストメモリ３の
管理やＡＴＭセル組立分解装置１に対する命令の発行等
も行う。

【００２８】ＡＴＭセル組立分解装置１は、その内部構
成として、セルの受信とセルの分解を行うセル受信・分
解部６と、送信セルのセル組立と送信を行うセル組立・
送信部７と、送受信の際に必要となる情報を格納するた
めの受信ＶＣアドレス・送受信パラメータ格納部９とを
備えている。受信ＶＣアドレス・送受信パラメータ格納
部９には、半導体メモリを使用することが一般的であ
る。また、受信ＶＣアドレス・送受信パラメータ格納部
９に対するメモリアクセス制御を行うメモリインターフ
ェイス部８（以下、インターフェイス部をＩ／Ｆと略称
する）が格納部９と共に設けられている。

【００２９】さらに、ＡＴＭセル組立分解装置１は、対
物理層デバイスインターフェイス機能を実現する構成と
して、物理層デバイス５からＡＴＭセルの受信を行うセ
ル受信Ｉ／Ｆ１０と、物理層デバイス５へＡＴＭセルの
送出を行うセル送信Ｉ／Ｆ１１とを備えている。また、
ＡＴＭセル組立分解装置１は、対ホストシステムインタ
ーフェイス機能を実現する構成として、ホストＣＰＵ２
からのレジスタアクセスやホストＣＰＵ２からＡＴＭセ
ル組立分解装置１への命令を処理するホストアクセス部
１４と、ホストメモリ３に対してＤＭＡ（ダイレクトメ
モリアクセス）データ転送を行うＤＭＡ出力部１２及び
ＤＭＡ入力部１３を備えている。

【００３０】ＤＭＡ出力部１２とセル受信・分解部６の
間には、セル受信・分解部６からのＤＭＡ転送要求を一
時的に格納しておくＤＭＡ出力コマンド格納部１９が配
置されている。また、ＤＭＡ入力部１３とセル組立・送
信部７の間には、セル組立・送信部７からのＤＭＡ転送
要求を一時的に格納しておくＤＭＡ入力コマンド格納部
２３が配置されている。

【００３１】ＤＭＡ出力部１２とＤＭＡ出力コマンド格
納部１９は、図９のＤＭＡ出力部１１２と同様の機能を
実現する。ＤＭＡ入力部１３とＤＭＡ入力コマンド格納
部２３は、図９のＤＭＡ入力部１１３と同様の機能を実
現する。

【００３２】セル受信・分解部６は、セル受信Ｉ／Ｆ１
０から入力されたセルを一次的に格納する受信セルバッ
ファ１５と、受信セルバッファ１５に一時的に格納され
たセルのヘッダを読み出し、受信セルが有効受信セルで
あるか否かを判断する受信ＶＣ検出部１６と、セルの分
解とエラー確認を行う受信制御部１７と、受信制御部１
７によってセルから分離された４８バイトのペイロード
データを格納する受信データバッファ１８とを備えてい
る。

【００３３】受信セルバッファ１５、受信ＶＣ検出部１
６、受信制御部１７及び受信データバッファ１８は、図
９のセル受信・分解部１０６と同様の機能を実現する。
特に、受信制御部１７は、図９の受信制御部１２０のス
テップＳ５２、ステップＳ５３、ステップＳ５４の処理
に関わる回路と同様の機能を実現する。

【００３４】セル組立・送信部７は、次回送信すべきＶ
Ｃを決定する送信スケジュール部２１と、送信スケジュ
ール部２１によって決定されたＶＣのセルを送信するた
め、セルヘッダ、セルペイロードデータを生成する送信
制御部２２と、送信制御部２２によって生成されたヘッ
ダを一時的に格納する送信ヘッダバッファ２５と、送信
制御部２２によって生成されたペイロードデータを一時
的に格納する送信ペイロードバッファ２４と、送信ヘッ
ダバッファ２５に格納されているヘッダと送信ペイロー
ドバッファ２４に格納されているペイロードとからセル
を組み立て、セル送信Ｉ／Ｆ１１に送出するセル組立部
２６とを備えている。

【００３５】送信スケジュール部２１、送信制御部２
２、送信ペイロードバッファ２４、送信ヘッダバッファ
２５及びセル組立部２６は、図９のセル組立・送信部１
０７と同様の機能を実現する。特に、送信制御部２２
は、図９の送信制御部１２５のステップＳ６３、ステッ
プＳ６５の処理に関わる回路と同様の機能を実現する。

【００３６】以上の構成は、従来のＡＴＭセル組立分解
装置１０１の構成を更に細分化したものである。これに
加え、本実施の形態のＡＴＭセル組立分解装置１では、
さらにセル受信・分解部６内に、受信制御部１７に対す
るクロック供給制御手段として、受信部クロック制御部
２０を備えている。また、セル組立・送信部７内に、送
信制御部２２に対するクロック供給制御手段として、送
信部クロック制御部２７を備えている。

【００３７】受信部クロック制御部２０は、ホストＣＰ
Ｕ２上で動作する上位アプリケーションが受信を希望す
るＶＣのセルを受信したとき、受信制御部１７に対する
クロック供給を開始し、受信制御部１７における１セル
分の処理が終了したとき、受信制御部１７に対するクロ
ック供給を停止する。これにより、ＡＴＭセル組立分解
装置１に有効なセルが受信入力されないとき、あるいは
無効なＶＣのセルが入力されたときには、受信制御部１
７にはクロックが供給されず、この間の受信制御部１７
における電力消費が低減される。

【００３８】送信部クロック制御部２７は、送信スケジ
ュール部２１において、ホストＣＰＵ２上で動作する上
位アプリケーションが送信を希望するＶＣにより１セル
送信すると決定されたとき、送信制御部２２に対するク
ロック供給を開始し、送信制御部２２における１セル分
の処理が終了したとき、送信制御部２２に対するクロッ
ク供給を停止する。これにより、ＡＴＭセル組立分解装
置１が、ホストＣＰＵ２上で動作する上位アプリケーシ
ョンが送信を希望するＶＣのセルを送信しないとき、送
信制御部２２にはクロックが供給されず、この間の送信
制御部２２における電力消費が低減される。したがっ
て、ＡＴＭセル組立分解装置１の消費電力が低減される
という効果が得られる。

【００３９】図２は、図１のＡＴＭセル組立分解装置１
の受信動作を示すフローチャート図である。以下、図２
を用いて、図１のＡＴＭセル組立分解装置１の受信動作
を説明する。物理層デバイス５より受信入力された受信
セルは、セル受信Ｉ／Ｆ１０を介して受信セルバッファ
１５に一時的に格納される。

【００４０】受信ＶＣ検出部１６は、受信セルバッファ
１５に格納された受信セルのヘッダを読み込み、ヘッダ
中のＶＰＩ／ＶＣＩを確認して、受信セルが有効受信セ
ル（上位アプリケーションが受信を希望するＶＣのセ
ル）であるか否かを判断する（ステップＳ５１ａ）。有
効受信ＶＣは、受信ＶＣアドレス・送受信パラメータ格
納部９内に登録されている。よって、受信ＶＣ検出部１
６は、受信セルが受信ＶＣアドレス・送受信パラメータ
格納部９に登録されているＶＣのセルであれば、有効受
信セルであると判断する。

【００４１】ステップＳ５１ａにおいて有効受信セルで
あると判断した場合、受信ＶＣ検出部１６は、受信部ク
ロック制御部２０に対し、有効受信セルを受信したこと
を示す受信ＶＣ検出信号４０を出力する。受信ＶＣ検出
信号４０を受け取った受信部クロック制御部２０は、受
信制御部１７に対するクロック供給を開始する（ステッ
プＳ１）。

【００４２】受信制御部１７は、クロックが供給される
と、受信ＶＣアドレス・送受信パラメータ格納部９内に
格納された当該ＶＣに関する受信パラメータをメモリＩ
／Ｆ８を介して読み出し（ステップＳ５２ａ）、このパ
ラメータを基に、受信セルバッファ１５内に格納されて
いる受信セルの分解とエラー検出を行う（ステップＳ５
３ａ）。

【００４３】続いて、受信制御部１７は、セルから分離
した４８バイトの受信ペイロードデータを受信データバ
ッファ１８に格納した後、この受信ペイロードデータを
ＤＭＡ転送するため、ＤＭＡ出力コマンド格納部１９に
ＤＭＡ出力コマンドを格納する。この時点で、受信制御
部１７においては１セル分の処理が終了するので、受信
制御部１７は、受信部クロック制御部２０に対し、受信
制御部１７における１セル分の受信処理が終了したこと
を示す受信処理終了信号４１を出力する。（ステップＳ
５４ａ）。

【００４４】受信処理終了信号４１を受け取った受信部
クロック制御部２０は、受信制御部１７に対するクロッ
ク供給を停止する（ステップＳ２）。ＤＭＡ出力部１２
は、ＤＭＡ出力コマンド格納部１９に格納されたＤＭＡ
出力コマンドを読み出し、読み出したコマンドに従っ
て、受信データバッファ１８に格納された受信ペイロー
ドデータをホストメモリ３にＤＭＡ転送する。この時点
で、１セル分の受信処理が終了する（ステップＳ５５
ａ）。

【００４５】なお、ステップＳ５１ａで当該セルが無効
受信セルであると判断された場合、ステップＳ５２ａか
らステップＳ５５ａまでの処理は実行されず、当該セル
は廃棄され、１セル分の受信処理が終了する（ステップ
Ｓ５６ａ）。以上の処理は、セル受信Ｉ／Ｆ１０が物理
層デバイス５からＡＴＭセルを１セル受信する度に行わ
れ、ホストメモリ３上に転送された受信ペイロードはパ
ケットとして組み立てられてゆく。

【００４６】図３は、図１のＡＴＭセル組立分解装置１
の送信動作を示すフローチャート図である。以下、図３
を用いて、図１のＡＴＭセル組立分解装置１の送信動作
を説明する。まず、送信スケジュール部２１は、ホスト
ＣＰＵ２上の上位アプリケーションが送信を希望する個
々のＶＣの送信レート情報に基づき、次に送信すべきセ
ルのＶＣを決定する（ステップＳ６１ａ）。

【００４７】この決定は１セルごとに行われ、送信レー
ト調整のためにセルヘッダ中のＶＰＩ／ＶＣＩが全て０
であるような疑似セルの送信を決定することもある。次
に、送信スケジュール部２１は、ステップＳ６１ａで決
定したＶＣが有効送信ＶＣ（上位アプリケーションが送
信を希望するＶＣ）であるか疑似セル送信であるかによ
り、処理を分岐する（ステップＳ６２ａ）。

【００４８】ステップＳ６１ａで決定したＶＣが有効送
信ＶＣであった場合、送信スケジュール部２１は、送信
クロック制御部２７に対し、送信すべきセルのＶＣとし
て有効送信ＶＣが決定されたことを示す有効ＶＣ送信決
定信号４２を出力する。有効ＶＣ送信決定信号４２を受
け取った送信クロック制御部２７は、送信制御部２２に
対し、クロックの供給を開始する（ステップＳ５）。

【００４９】送信制御部２２は、クロックが供給される
と、送信スケジュール部２１から送信すべきＶＣ番号を
取得して、このＶＣの送信パラメータを受信ＶＣアドレ
ス・送受信パラメータ格納部９から読み出し、読み出し
た送信パラメータよりホストメモリ３上の送信ペイロー
ドデータの格納アドレスを求める。そして、送信制御部
２２は、この格納アドレスに基づき、ホストメモリ３上
からＡＴＭセル組立分解装置１内に１セル分の送信ペイ
ロードデータをＤＭＡ転送するようＤＭＡ入力部１３に
要求するため、ＤＭＡ入力コマンドをＤＭＡ入力コマン
ド格納部２３に格納する（ステップＳ６３ａ）。

【００５０】ＤＭＡ入力部１３は、ＤＭＡ入力コマンド
格納部２３に格納されたＤＭＡ入力コマンドを読み出
し、読み出したコマンドに従って、１セル分の送信ペイ
ロードデータをホストメモリ３から送信制御部２２へＤ
ＭＡ転送する（ステップＳ６４ａ）。送信制御部２２
は、送信セルを生成する元データとして、５バイトのセ
ルヘッダと４８バイトのペイロードデータを生成する。

【００５１】セル組立に使用するペイロードデータは、
送信すべきセルが当該ＶＣで送信されるパケットの最終
セルとなる場合、ＤＭＡ入力部１３より入力されたペイ
ロードデータにトレイラを付加する等の加工が行われて
生成される。最終セルでない場合は、ＤＭＡ入力部１３
より入力されたペイロードデータがそのまま使用され
る。

【００５２】送信制御部２２は、ヘッダ、ペイロードを
生成しつつ、トレイラ生成に必要なＣＲＣ演算やパケッ
ト長計算も行う。送信制御部２２は、こうして生成した
ペイロードデータを送信ペイロードバッファ２４に格納
した後、生成したセルヘッダを送信ヘッダバッファ２５
に格納する。この時点で、送信制御部２２においては１
セル分の処理が終了するので、送信制御部２２は、送信
部クロック制御部２７に対し、送信制御部２２における
１セル分の送信処理が終了したことを示す送信処理終了
信号４３を出力する（ステップＳ６５ａ）。

【００５３】送信処理終了信号４３を受け取った送信部
クロック制御部２７は、送信制御部２２に対するクロッ
ク供給を停止する（ステップＳ６）。セル組立部２６
は、送信ヘッダバッファ２５から送信セルのセルヘッダ
を読み出し、このヘッダ中のＶＰＩ／ＶＣＩが全て０で
ないとき、送信ペイロードバッファ２４から１セル分の
ペイロードを読み出し、このペイロードに送信ヘッダバ
ッファ２５から読み出したセルヘッダを付加して、セル
を組み立てる（ステップＳ６６ａ）。

【００５４】セル送信Ｉ／Ｆ１１は、セル組立部２６で
組み立てられたＡＴＭセルを物理層デバイス５へ送出す
る。これで、１セル分の送信処理が終了する（ステップ
Ｓ６７ａ）。ステップＳ６２ａにおいて疑似セルの送信
と判断した場合、送信スケジュール部２１は、疑似セル
を送信するためにＶＰＩ／ＶＣＩが全て０であるセルヘ
ッダを生成し、このセルヘッダを送信ヘッダバッファ２
５へ格納する。（ステップＳ６８ａ）。

【００５５】セル組立部２６は、送信ヘッダバッファ２
５から送信セルのセルヘッダを読み出し、このヘッダ中
のＶＰＩ／ＶＣＩが全て０であるとき、このセルヘッダ
に４８バイトのデータが全て０であるペイロードを生成
・付加して、送信レート調整用の疑似セルを組み立てる
（ステップＳ６６ａ）。セル送信Ｉ／Ｆ１１は、セル組
立部２６で組み立てられたＡＴＭセルを物理層デバイス
５へ送出する。これで、１セル分の送信処理が終了する
（ステップＳ６７ａ）。

【００５６】以上のように、本実施の形態では、受信制
御部１７へのクロック供給に注目してその動作をまとめ
ると、以下のようになる。 （イ）受信ＶＣ検出部１６が有効受信セルを検出したと
き、本発明によって配置された受信部クロック制御部２
０により受信制御部１７に対するクロック供給を開始
し、受信制御部１７は処理を開始する。 （ロ）受信制御部１７における１セル分の処理が終了し
たとき、本発明によって配置された受信部クロック制御
部２０により受信制御部１７に対するクロック供給を停
止する。 これにより、ＡＴＭセル組立分解装置１に有効受信セル
が受信入力されないとき、あるいは無効なＶＣのセルが
入力されたときには、受信制御部１７にはクロックが供
給されず、この間の受信制御部１７における電力消費が
低減される。

【００５７】本実施の形態の動作をより具体的に説明す
るために、図１のＡＴＭセル組立分解装置１における受
信帯域を１５６Ｍｂｐｓとする。このＡＴＭセル組立分
解装置１に対して、物理層デバイス５から、ホストＣＰ
Ｕ２上で動作する上位アプリケーションが受信を希望す
るＶＣ（これをＶＣ１ａとする）のセルが２６Ｍｂｐ
ｓ、上位アプリケーションが受信を希望しないＶＣのセ
ルが５２Ｍｂｐｓの受信レートで連続的に受信入力され
るものとし、残りの受信帯域７８Ｍｂｐｓ分は何も入力
されないか、レート調整のために疑似セルが入力される
ものとする。

【００５８】このとき、受信制御部１７には、ＶＣ１ａ
のセルを受信する際の、２６÷１５６×１００＝１７％
の期間のみクロックが供給され、従来の装置ではクロッ
クが供給されていた残りの８３％の期間はクロックが供
給されない。したがって、本発明により、受信制御部１
７において８３％の無駄な電力消費が低減されているこ
とが理解できる。

【００５９】また、本実施の形態では、送信制御部２２
へのクロック供給に注目してその動作をまとめると、以
下のようになる。 （イ）送信スケジュール部２１が有効送信ＶＣにより１
セル送信すると決定したとき、本発明によって配置され
た送信部クロック制御部２７により送信制御部２２に対
するクロック供給を開始し、送信制御部２２は処理を開
始する。 （ロ）送信制御部２２における１セル分の処理が終了し
たとき、本発明によって配置された送信部クロック制御
部２７により送信制御部２２に対するクロック供給を停
止する。

【００６０】これにより、ＡＴＭセル組立分解装置１
が、ホストＣＰＵ２上で動作する上位アプリケーション
が送信を希望するＶＣのセルを送信しないとき、送信制
御部２２にはクロックが供給されず、この間の送信制御
部２２における電力消費が低減される。

【００６１】図１のＡＴＭセル組立分解装置１における
送信帯域を１５６Ｍｂｐｓとすると、上位アプリケーシ
ョンによって供給された送信データをＶＣ２により２６
Ｍｂｐｓの送信レートで送信している場合、送信制御部
２２には、２６÷１５６×１００＝１７％の期間のみク
ロックが供給され、従来の装置ではクロックが供給され
ていた残りの８３％の期間はクロックが供給されない。
したがって、本発明により、送信制御部２２において８
３％の無駄な電力消費が低減されていることが理解でき
る。

【００６２】［実施の形態の２］図４は、本発明の第２
の実施の形態となるＡＴＭセル組立分解装置の構成を示
すブロック図である。なお、図４では、図１と異なる構
成についてのみ記載している。本実施の形態のＡＴＭセ
ル組立分解装置は、実施の形態の１のＡＴＭセル組立分
解装置１において、ＤＭＡ転送に関わる回路の消費電力
を低減するよう工夫したものである。

【００６３】つまり、図１のＡＴＭセル組立分解装置１
では、受信データのＤＭＡ出力転送を行っていないとき
であっても、受信データのＤＭＡ出力転送を行う回路
に、常にクロックが供給されていたのに対し、本実施の
形態のＡＴＭセル組立分解装置は、受信データのＤＭＡ
出力転送を行うときのみ上記回路にクロックを供給する
ＤＭＡ出力部クロック制御手段を設けたことを特徴とし
ている。

【００６４】また、図１のＡＴＭセル組立分解装置１で
は、送信データのＤＭＡ入力転送を行っていないときで
あっても、送信データのＤＭＡ入力転送を行う回路に、
常にクロックが供給されていたのに対し、本実施の形態
のＡＴＭセル組立分解装置は、送信データのＤＭＡ入力
転送を行うときのみ上記回路にクロックを供給するＤＭ
Ａ入力部クロック制御手段を設けたことを特徴としてい
る。

【００６５】本実施の形態のＡＴＭセル組立分解装置の
基本構成は、実施の形態の１と同様であるが、新たにＤ
ＭＡ出力部クロック制御部６０とＤＭＡ入力部クロック
制御部６１とを設けている。以下、本実施の形態のＡＴ
Ｍセル組立分解装置と実施の形態の１のＡＴＭセル組立
分解装置１の構成上の相違点について説明する。

【００６６】ＤＭＡ出力コマンド格納部１９ａは、内部
に格納しているＤＭＡ出力コマンドが無いとき「０」、
ＤＭＡ出力コマンドが有るとき「１」となる出力要求有
無信号７０を、ＤＭＡ出力部クロック制御部６０に対し
て出力する。それ以外の動作は実施の形態の１のＤＭＡ
出力コマンド格納部１９と同じである。ＤＭＡ出力コマ
ンド格納部１９ａが内部に格納されたＤＭＡ出力コマン
ド数を知るには、コマンドが格納されたとき１加算、コ
マンドが読み出されたとき１減算されるようなカウンタ
をＤＭＡ出力コマンド格納部１９ａ内に持てばよい。

【００６７】ＤＭＡ出力部１２ａは、ＤＭＡ出力コマン
ド格納部１９ａ内に格納されている１つのＤＭＡ出力コ
マンドに応じた処理を終了すると、ＤＭＡ出力部クロッ
ク制御部６０に対してＤＭＡ出力終了信号７１を出力す
る。それ以外の動作は実施の形態の１のＤＭＡ出力部１
２と同じである。

【００６８】ＤＭＡ出力部クロック制御部６０は、ＤＭ
Ａ出力コマンド格納部１９ａ内に１つ以上のＤＭＡ出力
コマンドが格納されているとき、すなわち出力要求有無
信号７０が「１」のとき、ＤＭＡ出力部１２ａに対しク
ロック供給を開始する。そして、ＤＭＡ出力部クロック
制御部６０は、ＤＭＡ出力部１２ａがＤＭＡ転送処理を
終了し、かつＤＭＡ出力コマンド格納部１９ａ内にＤＭ
Ａ出力コマンドが格納されていないとき、すなわち出力
要求有無信号７０が「０」のとき、ＤＭＡ出力部１２ａ
に対するクロック供給を停止する。

【００６９】一方、ＤＭＡ入力コマンド格納部２３ａ
は、内部に格納しているＤＭＡ入力コマンドが無いとき
「０」、ＤＭＡ入力コマンドが有るとき「１」となる入
力要求有無信号７２をＤＭＡ入力部クロック制御部６１
に対して出力する。それ以外の動作は実施の形態の１の
ＤＭＡ入力コマンド格納部２３と同じである。ＤＭＡ入
力コマンド格納部２３ａが内部に格納されたＤＭＡ入力
コマンド数を知るには、コマンドが格納されたとき１加
算、コマンドが読み出されたとき１減算されるようなカ
ウンタをＤＭＡ入力コマンド格納部２３ａ内に持てばよ
い。

【００７０】ＤＭＡ入力部１３ａは、ＤＭＡ入力コマン
ド格納部２３ａ内に格納されている１つのＤＭＡ入力コ
マンドに応じた処理を終了すると、ＤＭＡ入力部クロッ
ク制御部６１に対してＤＭＡ入力終了信号７３を出力す
る。それ以外の動作は実施の形態の１のＤＭＡ入力部１
３と同じである。

【００７１】ＤＭＡ入力部クロック制御部６１は、ＤＭ
Ａ入力コマンド格納部２３ａ内に１つ以上のＤＭＡ入力
コマンドが格納されているとき、すなわち入力要求有無
信号７２が「１」のとき、ＤＭＡ入力部１３ａに対しク
ロック供給を開始する。そして、ＤＭＡ入力部クロック
制御部６１は、ＤＭＡ入力部１３ａがＤＭＡ転送処理を
終了し、かつＤＭＡ入力コマンド格納部２３ａ内にＤＭ
Ａ入力コマンドが格納されていないとき、すなわち入力
要求有無信号７２が「０」のとき、ＤＭＡ入力部１３ａ
に対するクロック供給を停止する。

【００７２】本実施の形態のＡＴＭセル組立分解装置の
基本動作は実施の形態の１と同じであるが、図２に示し
た受信動作のステップＳ５５ａと、図３に示した送信動
作のステップＳ６４ａにおいて、ＤＭＡ出力部１２ａ、
ＤＭＡ入力部１３ａに対するクロック供給制御動作が追
加される。以下、本実施の形態のＡＴＭセル組立分解装
置の受信動作におけるＤＭＡ転送動作について説明す
る。

【００７３】受信制御部１７は、図２のステップＳ５４
ａの処理において、ＤＭＡ出力コマンド格納部１９ａに
ＤＭＡ出力コマンドを格納する。ＤＭＡ出力コマンド格
納部１９ａは、内部に格納しているＤＭＡ出力コマンド
が１つ以上になると、その値が「１」となる出力要求有
無信号７０をＤＭＡ出力部クロック制御部６０に出力す
る。なお、ＤＭＡ出力コマンドは、４８バイトの受信デ
ータを２回以上に分けて別のアドレスにＤＭＡ転送する
ような場合、複数個発行されることもある。

【００７４】出力要求有無信号７０が「１」になると、
ＤＭＡ出力部クロック制御部６０は、ＤＭＡ出力部１２
ａに対するクロック供給を開始する。ＤＭＡ出力部１２
ａは、クロックが供給されると、ＤＭＡ出力コマンド格
納部１９ａよりＤＭＡ出力コマンドを１つ読み出し、読
み出したコマンドに従ってＤＭＡ転送を実行する。

【００７５】ＤＭＡ出力コマンド格納部１９ａは、ＤＭ
Ａ出力コマンドが読み出されたとき、内部に格納してい
るＤＭＡ出力コマンドの数が０になると、その値が
「０」となる出力要求有無信号７０をＤＭＡ出力部クロ
ック制御部６０に出力する。ＤＭＡ転送が終了すると、
ＤＭＡ出力部１２ａは、ＤＭＡ出力部クロック制御部６
０に対してＤＭＡ出力終了信号７１を出力する。

【００７６】ＤＭＡ出力部クロック制御部６０は、ＤＭ
Ａ出力終了信号７１が出力されたとき、出力要求有無信
号７０が「０」であった場合、ＤＭＡ出力部１２ａに対
するクロック供給を停止する。ＤＭＡ出力終了信号７１
が出力されたとき、ＤＭＡ出力コマンド格納部１９ａ内
にまだＤＭＡ出力コマンドが残っているか新たに追加さ
れていて、出力要求有無信号７０が「０」でない場合、
ＤＭＡ出力部クロック制御部６０は、ＤＭＡ出力部１２
ａに対するクロック供給を継続する。この場合、ＤＭＡ
出力部１２ａは、ＤＭＡ出力コマンドの読み出しとＤＭ
Ａ転送の実行を出力要求有無信号７０が「０」になるま
で繰り返す。

【００７７】以上のような構成をとることにより、ＤＭ
Ａ出力部１２ａには、ＤＭＡ出力コマンド格納部１９ａ
内に格納されたＤＭＡ出力コマンドを処理している期間
のみクロックが供給され、それ以外の期間はクロックが
供給されない。このため、ＤＭＡ出力部１２ａにおいて
は、ＡＴＭセル組立分解装置が有効受信セルを受信し、
受信データのＤＭＡ転送処理を行う期間のみクロックが
供給されることとなる。

【００７８】本実施の形態の動作をより具体的に説明す
るために、ＡＴＭセル組立分解装置における受信帯域を
１５６Ｍｂｐｓとする。このＡＴＭセル組立分解装置に
対して、物理層デバイス５から有効受信ＶＣのセルが２
６Ｍｂｐｓの受信レートで連続的に受信入力されると
き、ＤＭＡ出力部１２ａにおいては、最大でも２６÷１
５６×１００＝１７％の期間のみクロックが供給され、
残りの８３％の期間はクロックが供給されない。

【００７９】実施の形態の１のＤＭＡ出力部１２にはＤ
ＭＡ出力コマンドの有無に応じてクロックの供給制御を
行う手段は設けられておらず、常にクロックが供給され
ていた。したがって、本実施の形態では、ＤＭＡ出力部
１２ａにおいて８３％の無駄な電力消費が低減されるこ
とが理解できる。

【００８０】続いて、本実施の形態のＡＴＭセル組立分
解装置の送信動作におけるＤＭＡ転送動作について説明
する。送信制御部２２は、図３のステップＳ６３ａの処
理において、ＤＭＡ入力コマンド格納部２３ａにＤＭＡ
入力コマンドを格納する。

【００８１】ＤＭＡ入力コマンド格納部２３ａは、内部
に格納しているＤＭＡ入力コマンドが１つ以上になる
と、その値が「１」となる入力要求有無信号７２をＤＭ
Ａ入力部クロック制御部６１に出力する。なお、ＤＭＡ
入力コマンドは、１セル分の送信データを２回以上に分
けて別のアドレスからＤＭＡ転送するような場合、複数
個発行されることもある。

【００８２】入力要求有無信号７２が「１」になると、
ＤＭＡ入力部クロック制御部６１は、ＤＭＡ入力部１３
ａに対するクロック供給を開始する。ＤＭＡ入力部１３
ａは、クロックが供給されると、ＤＭＡ入力コマンド格
納部２３ａよりＤＭＡ入力コマンドを１つ読み出し、読
み出したコマンドに従ってＤＭＡ転送を実行する。

【００８３】ＤＭＡ入力コマンド格納部２３ａは、ＤＭ
Ａ入力コマンドが読み出されたとき、内部に格納してい
るＤＭＡ入力コマンドの数が０になると、その値が
「０」となる入力要求有無信号７２をＤＭＡ入力部クロ
ック制御部６１に出力する。ＤＭＡ転送が終了すると、
ＤＭＡ入力部１３ａは、ＤＭＡ入力部クロック制御部６
１に対してＤＭＡ入力終了信号７３を出力する。

【００８４】ＤＭＡ入力部クロック制御部６１は、ＤＭ
Ａ入力終了信号７３が出力されたとき、入力要求有無信
号７２が「０」であった場合、ＤＭＡ入力部１３ａに対
するクロック供給を停止する。ＤＭＡ入力終了信号７３
が出力されたとき、ＤＭＡ入力コマンド格納部２３ａ内
にまだＤＭＡ入力コマンドが残っているか新たに追加さ
れていて、入力要求有無信号７２が「０」でない場合、
ＤＭＡ入力部クロック制御部６１は、ＤＭＡ入力部１３
ａに対するクロック供給を継続する。この場合、ＤＭＡ
入力部１３ａは、ＤＭＡ入力コマンドの読み出しとＤＭ
Ａ転送の実行を入力要求有無信号７２が「０」になるま
で繰り返す。

【００８５】以上のような構成をとることにより、ＤＭ
Ａ入力部１３ａには、ＤＭＡ入力コマンド格納部２３ａ
内に格納されたＤＭＡ入力コマンドを処理している期間
のみクロックが供給され、それ以外の期間はクロックが
供給されない。このため、ＤＭＡ入力部１３ａにおいて
は、ＡＴＭセル組立分解装置が有効送信セルを送信する
ため、送信データをＤＭＡ転送している期間のみクロッ
クが供給されることとなる。

【００８６】本実施の形態のＡＴＭセル組立分解装置に
おける送信帯域を１５６Ｍｂｐｓとすると、有効送信Ｖ
Ｃのセルが全部で２６Ｍｂｐｓの送信レートで送信され
ているとき、ＤＭＡ入力部１３ａにおいては、最大でも
２６÷１５６×１００＝１７％の期間のみクロックが供
給され、残りの８３％の期間はクロックが供給されな
い。

【００８７】実施の形態の１のＤＭＡ入力部１３にはＤ
ＭＡ入力コマンドの有無に応じてクロックの供給制御を
行う手段は設けられておらず、常にクロックが供給され
ていた。したがって、本実施の形態では、ＤＭＡ入力部
１３ａにおいて８３％の無駄な電力消費が低減されるこ
とが理解できる。

【００８８】以上のように、本実施の形態では、実施の
形態の１のＡＴＭセル組立分解装置に対して、ＤＭＡ出
力コマンド格納部１９ａ内に１つ以上のＤＭＡ出力コマ
ンドが格納されているとき、ＤＭＡ出力部１２ａに対し
クロック供給を開始し、ＤＭＡ出力部１２ａがＤＭＡ転
送処理を終了し、かつＤＭＡ出力コマンド格納部１９ａ
内にＤＭＡ出力コマンドが格納されていないとき、ＤＭ
Ａ出力部１２ａに対するクロック供給を停止するＤＭＡ
出力部クロック制御部６０を追加している。

【００８９】さらに、本実施の形態では、ＤＭＡ入力コ
マンド格納部２３ａ内に１つ以上のＤＭＡ入力コマンド
が格納されているとき、ＤＭＡ入力部１３ａに対しクロ
ック供給を開始し、ＤＭＡ入力部１３ａがＤＭＡ転送処
理を終了し、かつＤＭＡ入力コマンド格納部２３ａ内に
ＤＭＡ入力コマンドが格納されていないとき、ＤＭＡ入
力部１３ａに対するクロック供給を停止するＤＭＡ入力
部クロック制御部６１を追加している。これにより、Ｄ
ＭＡ転送を行わないときには、ＤＭＡ出力部１２ａ及び
ＤＭＡ入力部１３ａの消費電力を低減でき、ＡＴＭセル
組立分解装置の消費電力を更に低減できるという効果が
得られる。

【００９０】［実施の形態の３］図５は、本発明の第３
の実施の形態となるＡＴＭセル組立分解装置の構成を示
すブロック図である。なお、図５では、図１、図４と異
なる構成についてのみ記載している。本実施の形態のＡ
ＴＭセル組立分解装置は、実施の形態の２のＡＴＭセル
組立分解装置において、受信データバッファの消費電力
を低減するよう工夫したものである。

【００９１】つまり、実施の形態の２のＡＴＭセル組立
分解装置では、受信データバッファ１８に対してデータ
の書き込み・読み出しを行わないときにも、受信データ
バッファ１８に対して常にクロックが供給されていたの
に対し、本実施の形態のＡＴＭセル組立分解装置では、
受信制御部１７ｂが、受信データバッファ１８にデータ
の書き込みを行っていることを示す書き込み信号を出力
し、ＤＭＡ出力部１２ｂが、受信データバッファ１８か
ら読み出しを行っていることを示す読み出し信号を出力
する。そして、書き込み信号がデータ書き込み中である
ことを示しているときのみ、受信データバッファ１８に
対して書き込みクロックを供給し、読み出し信号がデー
タ読み出し中であることを示しているときのみ、受信デ
ータバッファ１８に対して読み出しクロックを供給する
受信データ格納部クロック制御手段を設けたことを特徴
としている。

【００９２】本実施の形態のＡＴＭセル組立分解装置の
基本構成は、実施の形態の２と同様であるが、新たに受
信バッファクロック制御部８０を設けている。以下、本
実施の形態のＡＴＭセル組立分解装置と実施の形態の２
のＡＴＭセル組立分解装置の構成上の相違点について説
明する。

【００９３】本実施の形態では、受信データバッファ１
８に同期式デュアルポートスタティックＲＡＭ（以下、
同期式デュアルポートＳＲＡＭと称する）を使用する。
同期式デュアルポートＳＲＡＭは、一般に、書き込みポ
ートと読み出しポートを独立して備えており、書き込み
動作、読み出し動作をそれぞれ書き込みクロック、読み
出しクロックに同期して実行する。

【００９４】一般に、同期式デュアルポートＳＲＡＭ
は、入力された書き込みクロックの立上りタイミングに
おいて、書き込み信号が「０」であったとき、その時点
で入力されていた書き込みアドレスに書き込みデータを
格納する。また、同期式デュアルポートＳＲＡＭは、入
力された読み出しクロックの立上りタイミングにおい
て、読み出し信号が「１」であったとき、その時点で入
力されていた読み出しアドレスに格納されているデータ
を読み出しデータとして出力する。なお、読み出し信号
を必要としない場合もある。

【００９５】受信制御部１７ｂは、図２のステップＳ５
４ａの処理において、受信データバッファ１８に受信ペ
イロードデータを書き込む際、受信データバッファ１８
の書き込みポートに対して、書き込みアドレス８５及び
書き込みデータ８６を出力すると共に、受信データバッ
ファ１８の書き込みポート及び受信バッファクロック制
御部８０に対して、その値が「０」となる書き込み信号
８１を出力する。そして、受信制御部１７ｂは、書き込
みアドレス８５及び書き込みデータ８６の出力を終了し
たとき、書き込み信号８１を「１」にする。受信制御部
１７ｂのそれ以外の機能は、実施の形態の１の受信制御
部１７と同様である。

【００９６】ＤＭＡ出力部１２ｂは、図２のステップＳ
５５ａの処理において、受信データバッファ１８から受
信ペイロードデータを読み出す際、受信データバッファ
１８の読み出しポートに対して読み出しアドレス８７を
出力すると共に、受信データバッファ１８の読み出しポ
ート及び受信バッファクロック制御部８０に対して、そ
の値が「１」となる読み出し信号８２を出力する。そし
て、ＤＭＡ出力部１２ｂは、読み出しアドレス８７の出
力を終了したとき、読み出し信号８２を「０」にする。
ＤＭＡ出力部１２ｂのそれ以外の機能は、実施の形態の
２のＤＭＡ出力部１２ａと同様である。

【００９７】受信バッファクロック制御部８０は、書き
込み信号８１が「０」で受信制御部１７ｂが受信データ
バッファ１８に対して書き込みを行っている間、受信デ
ータバッファ１８に書き込みクロック８３を出力する。
このとき、受信バッファクロック制御部８０は、書き込
み信号８１が「０」となった後の最初のクロックの立上
りに同期して書き込みクロック８３の出力を開始し、書
き込み信号８１が「１」となった後の最初のクロックの
立上りに同期して書き込みクロック８３の出力を停止す
る。

【００９８】また、受信バッファクロック制御部８０
は、読み出し信号８２が「１」でＤＭＡ出力部１２ｂが
受信データバッファ１８から読み出しを行っている間、
受信データバッファ１８に読み出しクロック８４を出力
する。このとき、受信バッファクロック制御部８０は、
読み出し信号８２が「１」となった後の最初のクロック
の立上りに同期して読み出しクロック８４の出力を開始
し、読み出し信号８２が「０」となった後の最初のクロ
ックの立上りに同期して読み出しクロック８４の出力を
停止する。

【００９９】図６は、本実施の形態のＡＴＭセル組立分
解装置の受信ペイロードデータの書き込み動作を説明す
るためのタイミングチャート図である。図６は、受信制
御部１７ｂが受信データバッファ１８に受信ペイロード
データのうち４ワード分のデータを連続して書き込む様
子を示している。

【０１００】説明の便宜上、ＡＴＭセル組立分解装置に
対して外部より供給され、装置内部で分配されて各ブロ
ックに供給されるクロックをシステムクロックと称する
こととする。受信制御部１７ｂやＤＭＡ出力部１２ｂに
供給されるクロックは、システムクロックをある時間の
み供給させるようにしたものであるが、受信制御部１７
ｂやＤＭＡ出力部１２ｂにクロックが供給されている間
は、システムクロックとタイミング上同じであるため、
便宜的にシステムクロックと称して説明する。

【０１０１】受信制御部１７ｂは、図６の時刻Ｔ１にお
けるシステムクロックの立上りに同期して、１番目のワ
ードに対応した書き込みアドレス８５（図６のＡ１）及
び書き込みデータ８６（図６のＤ１）を出力すると共
に、書き込み信号８１を「０」にする。受信バッファク
ロック制御部８０は、書き込み信号８１が「０」になる
と、次のシステムクロックの立上り、すなわち時刻Ｔ３
のクロック立上りに同期して、受信データバッファ１８
に対して書き込みクロック８３の供給を開始する。

【０１０２】このような機能を実現するには、受信バッ
ファクロック制御部８０は、受信制御部１７ｂの出力す
る書き込み信号８１をシステムクロックの立ち下がりに
同期してラッチ、反転したクロックマスク信号を内部で
生成し、このクロックマスク信号とシステムクロックと
の論理積演算をした信号を書き込みクロック８３とすれ
ばよい。

【０１０３】その後、受信制御部１７ｂは、時刻Ｔ３か
ら１クロックごとに、２番目、３番目のワードに対応し
た書き込みアドレス８５（図６のＡ２，Ａ３）及び書き
込みデータ８６（図６のＤ２，Ｄ３）を順次出力し、時
刻Ｔ４におけるクロックの立上りに同期して４番目のワ
ードに対応した書き込みアドレス８５（図６のＡ４）及
び書き込みデータ８６（図６のＤ４）を出力する。

【０１０４】４番目のワードに対応する書き込みデータ
８６は、時刻Ｔ５において受信データバッファ１８へ書
き込まれ、このとき４ワード分の書き込みが終了するの
で、受信制御部１７ｂは、書き込み信号８１を「１」に
戻す。受信バッファクロック制御部８０は、書き込み信
号８１が「１」になると、次のシステムクロックの立上
り、すなわち時刻Ｔ７のクロック立上りに同期して、受
信データバッファ１８に対する書き込みクロック８３の
供給を停止する。

【０１０５】なお、時刻Ｔ５以降の書き込みアドレス、
書き込みデータは任意の値でよいため、受信制御部１７
ｂは、次回の書き込みを行うまで、４番目のワードの書
き込みアドレス８５及び書き込みデータ８６の出力を保
持する。

【０１０６】図７は、本実施の形態のＡＴＭセル組立分
解装置の受信ペイロードデータの読み出し動作を説明す
るためのタイミングチャート図である。図７は、ＤＭＡ
出力部１２ｂが受信データバッファ１８から受信ペイロ
ードデータのうち４ワード分のデータを連続して読み出
す様子を示している。

【０１０７】ＤＭＡ出力部１２ｂは、図７の時刻Ｔ１に
おけるシステムクロックの立上りに同期して、１番目の
ワードに対応した読み出しアドレス８７（図７のＡ１）
を出力すると共に、読み出し信号８２を「１」にする。
受信バッファクロック制御部８０は、読み出し信号８２
が「１」になると、次のシステムクロックの立上り、す
なわち時刻Ｔ３のクロック立上りに同期して、受信デー
タバッファ１８に対して読み出しクロック８４の供給を
開始する。

【０１０８】このような機能を実現するには、受信バッ
ファクロック制御部８０は、ＤＭＡ出力部１２ｂの出力
する読み出し信号８２をシステムクロックの立ち下がり
に同期してラッチしたクロックマスク信号を内部で生成
し、このクロックマスク信号とシステムクロックとの論
理積演算をした信号を読み出しクロック８４とすればよ
い。

【０１０９】その後、ＤＭＡ出力部１２ｂは、時刻Ｔ３
から１クロックごとに、２番目、３番目のワードに対応
した読み出しアドレス８７（図７のＡ２，Ａ３）を順次
出力し、時刻Ｔ４におけるクロックの立上りに同期して
４番目のワードに対応した読み出しアドレス８７（図７
のＡ４）を出力する。

【０１１０】４番目のワードに対応する読み出しアドレ
ス８７は、時刻Ｔ５において受信データバッファ１８に
よって解釈され、４番目のワードとなる読み出しデータ
８８（図７のＤ４）が時刻Ｔ５の読み出しクロックの立
上りに同期して受信データバッファ１８から出力され
る。この時点で４ワード分のデータ読み出しが終了する
ので、ＤＭＡ出力部１２ｂは、読み出し信号８２を
「０」に戻す。

【０１１１】受信バッファクロック制御部８０は、読み
出し信号８１が「０」になると、次のシステムクロック
の立上り、すなわち時刻Ｔ７のクロック立上りに同期し
て、受信データバッファ１８に対する読み出しクロック
８４の供給を停止する。なお、時刻Ｔ５以降の読み出し
アドレスは任意の値でよいため、ＤＭＡ出力部１２ｂ
は、次回の読み出しを行うまで、４番目のワードの読み
出しアドレス８７の出力を保持する。

【０１１２】以上のように、本実施の形態では、受信デ
ータバッファ１８に対し、書き込みアドレス８５及び書
き込みデータ８６を出力し始めたとき「０」に変化し、
書き込みアドレス８５及び書き込みデータ８６の出力を
終了したとき「１」となる書き込み信号８１を出力する
受信制御部１７ｂと、受信データバッファ１８に対し、
読み出しアドレス８７を出力し始めたとき「１」に変化
し、読み出しアドレス８７の出力を終了したとき「０」
となる読み出し信号８２を出力するＤＭＡ出力部１２ｂ
と、書き込み信号８１が「０」となった後の最初のクロ
ックの立上りから書き込みクロック８３の出力を開始
し、書き込み信号８１が「１」となった後の最初のクロ
ックの立上りから書き込みクロック８３の出力を停止
し、読み出し信号８２が「１」となった後の最初のクロ
ックの立上りから読み出しクロック８４の出力を開始
し、読み出し信号８２が「０」となった後の最初のクロ
ックの立上りから読み出しクロック８４の出力を停止す
る受信バッファクロック制御部８０とを備えることによ
り、受信データバッファ１８に対し、書き込みを行うと
きのみ書き込みクロック８３を供給し、読み出しを行う
ときのみ読み出しクロック８４を供給する。

【０１１３】本実施の形態の動作をより具体的に説明す
るために、ＡＴＭセル組立分解装置における受信帯域を
１５６Ｍｂｐｓとする。本実施の形態では、有効受信Ｖ
Ｃのセルを全部で２６Ｍｂｐｓの受信レートで受信して
いるとき、２６÷１５６×１００＝１７％の期間のみ受
信データバッファ１８に対する受信ペイロードの書き込
み・読み出し動作が実行される。

【０１１４】また、システムクロックが１９．５ＭＨｚ
であったとき、１セル分の受信ペイロードの書き込みは
平均５３クロック間隔で行われることになり、常にクロ
ックが供給されている場合、１セル分の受信ペイロード
の書き込みを行うために５３クロックを要することにな
る。

【０１１５】これに対して、受信データバッファ１８に
３２ビット幅の同期式ＳＲＡＭを使用すれば、４８バイ
トのペイロードを受信データバッファ１８に書き込むに
は１２ワードのデータを書き込めばよい。この場合、本
実施の形態においては、１２クロックのみ書き込みクロ
ック８３が供給される。

【０１１６】したがって、常に受信データバッファ１８
へのクロック供給がなされていた実施の形態の２に対
し、本実施の形態では、（２６÷１５６）×（１２÷５
３）×１００＝４％の期間のみ受信データバッファ１８
へ書き込みクロック８３を供給し、残りの９６％の期間
は書き込みクロック８３を供給しない。受信ペイロード
の読み出しに関しても同様であり、読み出しクロック８
４は４％の期間のみ供給され、９６％の期間は読み出し
クロック８４を供給しない。したがって、本実施の形態
では、実施の形態の２に対し、受信データバッファ１８
において９６％の消費電力を更に削減できるという効果
を有することが理解できる。

【０１１７】以上のように、本実施の形態では、受信デ
ータバッファ１８に対してデータの書き込み・読み出し
が行われないときには、受信データバッファ１８に対す
るクロック供給を停止することにより、受信データバッ
ファ１８における電力消費を低減でき、ＡＴＭセル組立
分解装置の消費電力を更に低減できるという効果が得ら
れる。

【０１１８】［実施の形態の４］図８は、本発明の第４
の実施の形態となるＡＴＭセル組立分解装置の構成を示
すブロック図である。なお、図８では、図１、図４、図
５と異なる構成についてのみ記載している。本実施の形
態のＡＴＭセル組立分解装置は、実施の形態の３のＡＴ
Ｍセル組立分解装置において、送信ペイロードバッファ
の消費電力を低減するよう工夫したものである。

【０１１９】つまり、実施の形態の３のＡＴＭセル組立
分解装置では、送信ペイロードバッファ２４に対してデ
ータの書き込み・読み出しを行わないときにも、送信ペ
イロードバッファ２４に常にクロックが供給されていた
のに対し、本実施の形態のＡＴＭセル組立分解装置で
は、送信制御部２２ｂが、送信ペイロードバッファ２４
にデータを書き込みを行っていることを示す書き込み信
号を出力し、セル組立部２６ｂが、送信ペイロードバッ
ファ２４から読み出しを行っていることを示す読み出し
信号を出力する。そして、書き込み信号がデータ書き込
み中であることを示しているときのみ、送信ペイロード
バッファ２４に対して書き込みクロックを供給し、読み
出し信号がデータ読み出し中であることを示していると
きのみ、送信ペイロードバッファ２４に対して読み出し
クロックを供給する送信ペイロード格納部クロック制御
手段を設けたことを特徴としている。

【０１２０】本実施の形態のＡＴＭセル組立分解装置の
基本構成は、実施の形態の３と同様であるが、新たに送
信バッファクロック制御部９０を設けている。以下、本
実施の形態のＡＴＭセル組立分解装置と実施の形態の３
のＡＴＭセル組立分解装置の構成上の相違点について説
明する。

【０１２１】本実施の形態では、送信ペイロードバッフ
ァ２４に同期式デュアルポートＳＲＡＭを使用する。送
信制御部２２ｂは、図３のステップＳ６５ａの処理にお
いて、ペイロードデータを送信ペイロードバッファ２４
に格納する際、送信ペイロードバッファ２４の書き込み
ポートに対して、書き込みアドレス９５及び書き込みデ
ータ９６を出力すると共に、送信ペイロードバッファ２
４の書き込みポート及び送信バッファクロック制御部９
０に対して、その値が「０」となる書き込み信号９１を
出力する。そして、送信制御部２２ｂは、書き込みアド
レス９５及び書き込みデータ９６の出力を終了したと
き、書き込み信号９１を「１」にする。送信制御部２２
ｂのそれ以外の機能は、実施の形態の１の送信制御部２
２と同様である。

【０１２２】セル組立部２６ｂは、図３のステップＳ６
６ａの処理において、送信ペイロードバッファ２４から
送信ペイロードデータを読み出す際、送信ペイロードバ
ッファ２４の読み出しポートに対して、読み出しアドレ
ス９７を出力すると共に、送信ペイロードバッファ２４
の読み出しポート及び送信バッファクロック制御部９０
に対して、その値が「１」となる読み出し信号９２を出
力する。そして、セル組立部２６ｂは、読み出しアドレ
ス９７の出力を終了したとき、読み出し信号９２を
「０」にする。セル組立部２６ｂのそれ以外の機能は、
実施の形態の１のセル組立部２６と同様である。

【０１２３】送信バッファクロック制御部９０は、書き
込み信号９１が「０」で送信制御部２２ｂが送信ペイロ
ードバッファ２４に対して書き込みを行っている間、送
信ペイロードバッファ２４に書き込みクロック９３を出
力する。このとき、送信バッファクロック制御部９０
は、書き込み信号９１が「０」となった後の最初のクロ
ックの立上りに同期して書き込みクロック９３の出力を
開始し、書き込み信号９１が「１」となった後の最初の
クロックの立上りに同期して書き込みクロック９３の出
力を停止する。

【０１２４】また、送信バッファクロック制御部９０
は、読み出し信号９２が「１」でセル組立部２６ｂが送
信ペイロードバッファ２４から読み出しを行っている
間、送信ペイロードバッファ２４に読み出しクロック９
４を出力する。このとき、送信バッファクロック制御部
９０は、読み出し信号９２が「１」となった後の最初の
クロックの立上りに同期して読み出しクロック９４の出
力を開始し、読み出し信号９２が「０」となった後の最
初のクロックの立上りに同期して読み出しクロック９４
の出力を停止する。

【０１２５】送信制御部２２ｂの送信ペイロードバッフ
ァ２４に対するペイロード書き込み動作、セル組立部２
６ｂの送信ペイロードバッファ２４からのペイロード読
み出し動作は、同期式ＳＲＡＭへの書き込み・読み出し
動作という点で、実施の形態の３で説明した受信制御部
１７ｂの受信データバッファ１８に対する受信ペイロー
ド書き込み動作、ＤＭＡ出力部１２ｂの受信データバッ
ファ１８からの受信ペイロード読み出し動作と同様であ
る。また、書き込み信号９１及び読み出し信号９２の出
力タイミングは、実施の形態の３で説明した書き込み信
号８１及び読み出し信号８２の出力タイミングと同様で
ある。

【０１２６】したがって、送信バッファクロック制御部
９０の送信ペイロードバッファ２４への書き込みクロッ
ク９３及び読み出しクロック９４の供給動作も、実施の
形態の３における受信データバッファ１８への書き込み
クロック８３及び読み出しクロック８４の供給動作から
容易に類推できるため、本実施の形態では詳細な動作の
説明を省略する。

【０１２７】本実施の形態における構成上の特徴をより
厳密に説明すると、本実施の形態のＡＴＭセル組立分解
装置は、送信ペイロードバッファ２４に対し、書き込み
アドレス９５及び書き込みデータ９６を出力し始めたと
き「０」に変化し、書き込みアドレス９５及び書き込み
データ９６の出力を終了したとき「１」となる書き込み
信号９１を出力する送信制御部２２ｂと、送信ペイロー
ドバッファ２４に対し、読み出しアドレス９７を出力し
始めたとき「１」に変化し、読み出しアドレス９７の出
力を終了したとき「０」となる読み出し信号９２を出力
するセル組立部２６ｂと、書き込み信号９１が「０」と
なった後の最初のクロックの立上りから書き込みクロッ
ク９３の出力を開始し、書き込み信号９１が「１」とな
った後の最初のクロックの立上りから書き込みクロック
９３の出力を停止し、読み出し信号９２が「１」となっ
た後の最初のクロックの立上りから読み出しクロック９
４の出力を開始し、読み出し信号９２が「０」となった
後の最初のクロックの立上りから読み出しクロック９４
の出力を停止する送信バッファクロック制御部９０とを
備えている。

【０１２８】これにより、送信ペイロードバッファ２４
に対し書き込みを行うときのみ書き込みクロック９３を
供給し、読み出しを行うときのみ読み出しクロック９４
を供給することができる。装置の動作をより具体的に説
明するために、本実施の形態のＡＴＭセル組立分解装置
における送信帯域を１５６Ｍｂｐｓとする。有効送信Ｖ
Ｃのセルが全部で２６Ｍｂｐｓの送信レートで送信され
ているとき、２６÷１５６×１００＝１７％の期間のみ
送信ペイロードバッファ２４に対するペイロードの書き
込み・読み出し動作が実行される。

【０１２９】その理由は、送信レート調整用に使用され
る疑似セルのペイロードデータはセル組立部２６で生成
されるため、送信ペイロードバッファ２４には書き込ま
れず、有効送信セルのセル組立に使用するペイロードの
みが送信ペイロードバッファ２４に書き込まれるためで
ある。

【０１３０】また、システムクロックが１９．５ＭＨｚ
であったとき、１セル分の送信ペイロードの書き込みは
平均５３クロック間隔で行われ、常にクロックが供給さ
れている場合、１セル分の送信ペイロードの書き込みを
行うために５３クロックを要することになる。

【０１３１】これに対して、送信ペイロードバッファ２
４に３２ビット幅の同期式ＳＲＡＭを使用すれば、４８
バイトのペイロードを送信ペイロードバッファ２４に書
き込むには１２ワードのデータを書き込めばよい。この
場合、本実施の形態においては、１２クロックのみ書き
込みクロック９３が供給される。

【０１３２】したがって、常に送信ペイロードバッファ
２４へのクロック供給がなされていた実施の形態の３に
対し、本実施の形態では、（２６÷１５６）×（１２÷
５３）×１００＝４％の期間のみ送信ペイロードバッフ
ァ２４に対し書き込みクロック９３を供給し、残りの９
６％の期間は書き込みクロック９３を供給しない。送信
ペイロードの読み出しに関しても同様であり、読み出し
クロック９４は４％の期間のみ供給され、９６％の期間
は読み出しクロック９４を供給しない。したがって、本
実施の形態では、実施の形態の３に対し、送信ペイロー
ドバッファ２４において９６％の消費電力を更に削減で
きるという効果を有することが理解できる。

【０１３３】以上のように、本実施の形態では、送信ペ
イロードバッファ２４に対してデータの書き込み・読み
出しを行わないときには、送信ペイロードバッファ２４
に対するクロック供給を停止することにより、送信ペイ
ロードバッファ２４における電力消費を低減でき、ＡＴ
Ｍセル組立分解装置の消費電力を更に低減できるという
効果が得られる。

【０１３４】

【発明の効果】本発明によれば、受信ＶＣ検出手段が受
信セルを有効と判断したとき受信制御手段に対するクロ
ック供給を開始し、受信制御手段の１セル分の処理が終
了したとき、受信制御手段に対するクロック供給を停止
する受信部クロック制御手段を設けたことにより、受信
制御手段の消費電力を低減することができ、その結果、
ＡＴＭセル組立分解装置の消費電力を低減することがで
きる。

【０１３５】また、送信スケジュール手段が有効送信Ｖ
Ｃのセルを送信することを決定したとき、送信制御手段
に対してクロック供給を開始し、送信制御手段の１セル
分の処理が終了したとき、送信制御手段に対するクロッ
ク供給を停止する送信部クロック制御手段を設けたこと
により、送信制御手段の消費電力を低減することがで
き、その結果、ＡＴＭセル組立分解装置の消費電力を低
減することができる。

【０１３６】また、ＤＭＡ出力部クロック制御手段を設
けたことにより、ＤＭＡ出力手段の消費電力を低減する
ことができ、その結果、ＡＴＭセル組立分解装置の消費
電力を更に低減することができる。

【０１３７】また、ＤＭＡ入力部クロック制御手段を設
けたことにより、ＤＭＡ入力手段の消費電力を低減する
ことができ、その結果、ＡＴＭセル組立分解装置の消費
電力を更に低減することができる。

【０１３８】また、受信データ格納部クロック制御手段
を設けたことにより、受信データ格納手段の消費電力を
低減することができ、その結果、ＡＴＭセル組立分解装
置の消費電力を更に低減することができる。

【０１３９】また、送信ペイロード格納部クロック制御
手段を設けたことにより、送信ペイロード格納手段の消
費電力を低減することができ、その結果、ＡＴＭセル組
立分解装置の消費電力を更に低減することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態となるＡＴＭセル
組立分解装置の構成を示すブロック図である。

【図２】 図１のＡＴＭセル組立分解装置の受信動作を
示すフローチャート図である。

【図３】 図１のＡＴＭセル組立分解装置の送信動作を
示すフローチャート図である。

【図４】 本発明の第２の実施の形態となるＡＴＭセル
組立分解装置の構成を示すブロック図である。

【図５】 本発明の第３の実施の形態となるＡＴＭセル
組立分解装置の構成を示すブロック図である。

【図６】 図５のＡＴＭセル組立分解装置の受信ペイロ
ードデータの書き込み動作を説明するためのタイミング
チャート図である。

【図７】 図５のＡＴＭセル組立分解装置の受信ペイロ
ードデータの読み出し動作を説明するためのタイミング
チャート図である。

【図８】 本発明の第４の実施の形態となるＡＴＭセル
組立分解装置の構成を示すブロック図である。

【図９】 従来のＡＴＭセル組立分解装置の構成を示す
ブロック図である。

【図１０】 図９のＡＴＭセル組立分解装置の受信動作
を示すフローチャート図である。

【図１１】 図９のＡＴＭセル組立分解装置の送信動作
を示すフローチャート図である。

【符号の説明】

１…ＡＴＭセル組立分解装置、２…ホストＣＰＵ、３…
ホストメモリ、４…ホストバス、５…物理層デバイス、
６…セル受信・分解部、７…セル組立・送信部、８…メ
モリインターフェイス部、９…受信ＶＣアドレス・送受
信パラメータ格納部、１０…セル受信インターフェイス
部、１１…セル送信インターフェイス部、１２、１２
ａ、１２ｂ…ＤＭＡ出力部、１３、１３ａ…ＤＭＡ入力
部、１４…ホストアクセス部、１５…受信セルバッフ
ァ、１６…受信ＶＣ検出部、１７、１７ｂ…受信制御
部、１８…受信データバッファ、１９、１９ａ…ＤＭＡ
出力コマンド格納部、２０…受信部クロック制御部、２
１…送信スケジュール部、２２、２２ｂ…送信制御部、
２３、２３ａ…ＤＭＡ入力コマンド格納部、２４…送信
ペイロードバッファ、２５…送信ヘッダバッファ、２
６、２６ｂ…セル組立部、２７…送信部クロック制御
部、６０…ＤＭＡ出力部クロック制御部、６１…ＤＭＡ
入力部クロック制御部、８０…受信バッファクロック制
御部、９０…送信バッファクロック制御部。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ＡＴＭネットワーク上のＡＴＭ端末に配
   設され、物理層デバイス、ホストＣＰＵおよびホストメ
   モリと接続され、その内部構成として、物理層デバイス
   よりセルを受信するセル受信手段と、受信セルのセルヘ
   ッダ中のＶＰＩ／ＶＣＩ情報に基づいて受信セルが有効
   であるか否かを判断する受信ＶＣ検出手段と、受信ＶＣ
   検出手段が有効と判断したセルの分解とエラー確認を行
   った後にＤＭＡ転送要求を行う受信制御手段と、受信制
   御手段によって受信セルより分離された受信ペイロード
   データを一時格納するための受信データ格納手段と、受
   信制御手段からのＤＭＡ転送要求に従い、受信データ格
   納手段から受信ペイロードデータを読み出してホストメ
   モリにＤＭＡ転送するＤＭＡ出力手段とを備えるＡＴＭ
   セル組立分解装置において、 受信ＶＣ検出手段が受信セルを有効と判断したとき受信
   制御手段に対するクロック供給を開始し、受信制御手段
   がセルの分解とエラー確認を行い、受信ペイロードを受
   信データ格納手段に格納し、ＤＭＡ出力手段にＤＭＡ転
   送を要求して、受信制御手段の１セル分の処理が終了し
   たとき、受信制御手段に対するクロック供給を停止する
   受信部クロック制御手段を有することを特徴とするＡＴ
   Ｍセル組立分解装置。
2. 【請求項２】 ＡＴＭネットワーク上のＡＴＭ端末に配
   設され、物理層デバイス、ホストＣＰＵおよびホストメ
   モリと接続され、その内部構成として、次回送信すべき
   セルのＶＣを決定する送信スケジュール手段と、送信ス
   ケジュール手段によって決定されたＶＣが有効送信ＶＣ
   であるとき、当該ＶＣの送信ペイロードを要求するＤＭ
   Ａ転送要求を行い、ＤＭＡ転送により取得したデータを
   基に送信ペイロードデータを生成すると共に、セルヘッ
   ダを生成する送信制御手段と、送信制御手段によって生
   成された送信ペイロードデータを一時格納するための送
   信ペイロード格納手段と、送信制御手段によって生成さ
   れたセルヘッダを一時格納するための送信ヘッダ格納手
   段と、送信ヘッダ格納手段に格納されたセルヘッダと送
   信ペイロード格納手段に格納された送信ペイロードデー
   タとを組み合わせてセル化するセル組立手段と、セル組
   立手段によって準備された送信セルを物理層デバイスに
   送出するセル送出手段と、送信制御手段からのＤＭＡ転
   送要求に従い、ホストメモリから送信ペイロードを読み
   出して送信制御手段にＤＭＡ転送するＤＭＡ入力手段と
   を備えるＡＴＭセル組立分解装置において、 送信スケジュール手段が有効送信ＶＣのセルを送信する
   ことを決定したとき、送信制御手段に対してクロック供
   給を開始し、送信制御手段がセルヘッダ、送信ペイロー
   ドデータを送信ヘッダ格納手段、送信ペイロード格納手
   段に格納して、送信制御手段の１セル分の処理が終了し
   たとき、送信制御手段に対するクロック供給を停止する
   送信部クロック制御手段を有することを特徴とするＡＴ
   Ｍセル組立分解装置。
3. 【請求項３】 請求項１に記載のＡＴＭセル組立分解装
   置において、 前記受信制御手段からコマンドとして発行されたＤＭＡ
   転送要求を格納するＤＭＡ出力コマンド格納手段と、 ＤＭＡ出力コマンド格納手段に格納されたコマンド数が
   １以上になったとき、前記ＤＭＡ出力手段に対してクロ
   ック供給を開始し、ＤＭＡ出力手段がコマンド１つ分の
   ＤＭＡ転送を終了したときＤＭＡ出力コマンド格納手段
   に格納されたコマンド数が０であれば、ＤＭＡ出力手段
   に対するクロック供給を停止するＤＭＡ出力部クロック
   制御手段とを有し、 前記ＤＭＡ出力手段は、前記クロックに応じて動作し、
   ＤＭＡ出力コマンド格納手段からコマンドを読み出し
   て、読み出したコマンドに基づいてＤＭＡ転送を実行す
   るものであることを特徴とするＡＴＭセル組立分解装
   置。
4. 【請求項４】 請求項２に記載のＡＴＭセル組立分解装
   置において、 前記送信制御手段からコマンドとして発行されたＤＭＡ
   転送要求を格納するＤＭＡ入力コマンド格納手段と、 ＤＭＡ入力コマンド格納手段に格納されたコマンド数が
   １以上になったとき、前記ＤＭＡ入力手段に対してクロ
   ック供給を開始し、ＤＭＡ入力手段がコマンド１つ分の
   ＤＭＡ転送を終了したときＤＭＡ入力コマンド格納手段
   に格納されたコマンド数が０であれば、ＤＭＡ入力手段
   に対するクロック供給を停止するＤＭＡ入力部クロック
   制御手段とを有し、 前記ＤＭＡ入力手段は、前記クロックに応じて動作し、
   ＤＭＡ入力コマンド格納手段からコマンドを読み出し
   て、読み出したコマンドに基づいてＤＭＡ転送を実行す
   るものであることを特徴とするＡＴＭセル組立分解装
   置。
5. 【請求項５】 請求項３に記載のＡＴＭセル組立分解装
   置において、 前記受信制御手段は、前記受信データ格納手段に受信ペ
   イロードデータを書き込み中であることを示す書き込み
   信号を出力するものであり、 前記ＤＭＡ出力手段は、前記受信データ格納手段から受
   信ペイロードデータを読み出し中であることを示す読み
   出し信号を出力するものであり、 前記書き込み信号、読み出し信号を参照して、書き込み
   信号がデータ書き込み中であることを示しているときの
   み受信データ格納手段に書き込みクロックを供給し、読
   み出し信号がデータ読み出し中であることを示している
   ときのみ受信データ格納手段に読み出しクロックを供給
   する受信データ格納部クロック制御手段を有することを
   特徴とするＡＴＭセル組立分解装置。
6. 【請求項６】 請求項４に記載のＡＴＭセル組立分解装
   置において、 前記送信制御手段は、前記送信ペイロード格納手段に送
   信ペイロードデータを書き込み中であることを示す書き
   込み信号を出力するものであり、 前記セル組立手段は、前記送信ペイロード格納手段から
   送信ペイロードデータを読み出し中であることを示す読
   み出し信号を出力するものであり、 前記書き込み信号、読み出し信号を参照して、書き込み
   信号がデータ書き込み中であることを示しているときの
   み送信ペイロード格納手段に書き込みクロックを供給
   し、読み出し信号がデータ読み出し中であることを示し
   ているときのみ送信ペイロード格納手段に読み出しクロ
   ックを供給する送信ペイロード格納部クロック制御手段
   を有することを特徴とするＡＴＭセル組立分解装置。