JP3070524B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性の記憶装
置に関し、特にフラッシュメモリ（一括消去方式の電気
的に消去可能且つ書き込み可能な読み出し専用メモリ）
をバックアップメモリに使用した記憶装置に関する。

【０００２】

【従来の技術】磁気ディスク装置の高速化代替え手段と
して、フラッシュメモリに代表される不発揮性の半導体
を使用した記憶装置が期待されている。フラッシュメモ
リは、大容量化が進められており、フラッシュメモリを
使用した記憶装置は、小型で経済的に実現できることで
特に注目を集めている。

【０００３】しかしながら、フラッシュメモリは、その
全体がある一定の大きさの単位（以下ブロックと称す）
に区分され、そのブロック毎、もしくは素子全体でのみ
一括消去可能という特性があり、さらに、素子の特性
上、消去回数（以下、書換え回数として説明する）には
ある一定の制限があり、それを越えた消去はできない性
質があるため、使用が難しい面がある。

【０００４】図１２に、フラッシュメモリを用いた従来
の記憶装置の一構成例を示す。

【０００５】図１２を参照すると、この従来の記憶装置
は、記憶装置１００と、ホスト１０１と、から構成され
ており、記憶装置１００は、記憶装置１００全体を制御
する主制御部１１０、フラッシュメモリで構成されデー
タを保持するフラッシュメモリ部１０２、データ書込み
時に使用しフラッシュメモリ部の内容コピーを保持する
ためのバッファメモリ部１０３、ホストとのインタフェ
ースを制御するためのホストインタフェース部１０５、
及び、フラッシュメモリ部１０２に関する制御情報を保
持するための制御情報記憶部１２０、を備えて構成され
ている。

【０００６】また、ホスト１０１は、記憶装置１００に
対してデータのリード／ライト要求を行うホスト計算機
である。

【０００７】記憶装置１００の主制御部１１０は、記憶
装置１００全体を制御するプロセッサであり、交換制御
手段１１１を有している。この交換制御手段１１１は、
ホスト１０１から記憶装置１００に対してライト要求が
あった場合、後述するテーブル１２１を参照して、ホス
ト１０１からの指示アドレスをフラッシュメモリ部１０
２の内部アドレスに変換すると共に、その内部アドレス
のメモリブロックの書換え回数に基づき、メモリブロッ
クの交換を行うか否かの判断を行い、交換が必要であっ
た場合は、その交換処理およびテーブル１２１の更新処
理を行う機能を有している。

【０００８】また、制御情報記憶部１２０は、小容量の
書換え可能な不揮発メモリ（たとえば、ＮＶＲＡＭ（不
揮発性ランダムアクセスメモリ）やＥＥＰＲＯＭ（電気
的に消去可能且つ書き込み可能な読み出し専用メモ
リ））からなり、テーブル１２１を有している。

【０００９】フラッシュメモリ部１０２は、全体がｍブ
ロックに分割されており、１ブロックをｋワードとし
て、０、ｋ、２ｋ、…、（ｍ−１）ｋと、アドレス付け
されており、ブロック単位に消去可能である。

【００１０】テーブル１２１は、ｍ個の制御情報に区分
され、０、１、２、…、（ｍ−１）とアドレス付けされ
ている。

【００１１】個々の制御情報は、ブロック毎に、ディス
クアドレス（ホスト１０１からの指示アドレス）順に格
納されており、そのディスクアドレスに対応したデータ
を格納するフラッシュメモリ部１０２のブロックアドレ
ス、及びフラッシュメモリ部１０２が書き換えられた回
数、さらに、対応するブロックの消去フラグを記憶して
いる。

【００１２】図１３及び図１４は、図１２に示した従来
の記憶装置において、主制御部１１０が行うライト／リ
ード時の処理の処理フローを説明するためのフローチャ
ートである。図１２及び図１３及び図１４を参照して、
従来の記憶装置の動作について説明する。

【００１３】ホスト１０１からホストインタフェース部
１０５を通して命令が受け付けられると、主制御部１１
０はその命令をホスト１０５からホストインタフェース
部１０５を通してリードし（ステップＳ１）、リード命
令かライト命令かを判断する（ステップＳ２）。

【００１４】命令がライトであった場合は、先ず、ライ
トする先頭のディスクアドレス（論理アドレス）とライ
トデータ数を、ホスト１０１からホストインタフェース
部１０５を通してリードし（ステップＳ３）、次に、主
制御部１１０の交換制御手段１１１は上記論理アドレス
とライトデータ数を用いて、テーブル１２１の対応する
アドレスを算出する（ステップＳ４ａ）。

【００１５】そして、算出したアドレスを基にテーブル
１２１中の消去フラグをチェックし（ステップＳ５）、
フラッシュメモリ部１０２中の該当ブロックが消去済み
かどうかの判定を行う（ステップＳ６）。

【００１６】該当ブロックが消去済みであれば、ホスト
１０１からホストインタフェース部１０５を通して、ラ
イトデータを直接フラッシュメモリ部１０２の算出済み
アドレスにライトする（ステップＳ７）。そして、ライ
ト終了後、テーブル１２１中の消去フラグを更新し（ス
テップＳ８）、ホスト１０１に対してホストインタフェ
ース部１０５を通して動作終了を通知する（ステップＳ
９）。

【００１７】一方、上記ステップＳ６において、該当ブ
ロックが消去済みでない場合には、交換制御手段１１１
は、算出済みアドレスを基にテーブル１２１中の書換え
回数をチェックし、書換え可能か否かを判定する（ステ
ップＳ１１ａ）。

【００１８】書換え可能の場合、該当ブロックの書換え
回数が、メモリ素子で規定されている書換え最大回数未
満か、あるいは、該当するブロックと書換え回数が最小
のブロックとの間の書換え回数の差がある一定数以上の
時に、ブロック交換を行う（図１４のステップＳ１３
ａ）。

【００１９】ブロック交換処理は、先ず、テーブル１２
１中の該当ブロックに関する、消去フラグ、書換え回
数、メモリブロックの論理アドレスを交換対象のブロッ
クのものと変換し、更に双方の書換え回数を“１”加算
する（ステップＳ１４ａ）。次に、フラッシュメモリ部
１０２中の該当ブロックデータをバッファメモリ部１０
３に転送し（ステップＳ１５ａ）、更に、該当ブロック
を消去する（ステップＳ１６ａ）。そして、交換対象の
ブロックを消去し（ステップＳ１８ａ）、バッファメモ
リ部１０３から交換対象ブロックにデータ転送を行う
（ステップＳ１９ａ）。

【００２０】その後、テーブル１２１中の該当するアド
レスの書換え回数に１加算し（ステップＳ２０）、フラ
ッシュメモリ部１０２中の該当するアドレスが含まれる
ブロック全体の内容をバッファメモリ部１０３にコピー
する（ステップＳ２１）。

【００２１】次に、そのブロックを消去し（ステップＳ
２２）、ホスト１０１からホストインタフェース部１０
５を通してそのライトデータをバッファメモリ部１０３
へ該当アドレスからライトする（ステップＳ２３）。

【００２２】ライト終了後、バッファメモリ部１０３の
データをフラッシュメモリ部１０２中の同一ブロックへ
戻す（ステップＳ２４）。

【００２３】一方、ステップＳ２のリード／ライト判定
処理において、リードであった場合は、リードする先頭
のアドレスとリードデータ数をホスト１０１からホスト
インタフェース部１０５を通してリードする（ステップ
Ｓ２５ａ）。

【００２４】次に、上記アドレスとデータ数を用いて、
テーブル１２１の対応するアドレスを算出し、そのアド
レスからフラッシュメモリ部１０２のリードデータの格
納されているアドレスを算出する（ステップＳ２６
ａ）。

【００２５】そして、ホスト１０１へ、そのリードデー
タを直接フラッシュメモリ部１０２の算出済みアドレス
からリードする（ステップＳ２７）。

【００２６】以上の動作により、フラッシュメモリを用
いた記憶装置が実現されていた。

【００２７】

【発明が解決しようとする課題】しかしながら、上記し
た従来の記憶装置は、下記記載の問題点を有している。

【００２８】（１）第１の問題点は、従来の記憶装置で
は、データ書換えの際、データの書換え処理に時間がか
かる、ということである。

【００２９】その理由は、データ書換えの際、フラッシ
ュメモリの該当するブロックをバッファメモリに読み出
し、書換えデータを上書きし、また、該当のフラッシュ
メモリブロックを消去し、その後、バッファメモリ上の
データをフラッシュメモリに書き込む処理が必要とされ
ている、ためである。すなわち、これらの一連の処理を
実施するには、かなりの処理時間を要し、データの書換
えを高速に実現することができない。

【００３０】（２）第２の問題点は、フラッシュメモリ
の各ブロック間の書換え回数がなるべく均等になるよう
に、データ書換えの多いブロックとデータ書換えの少な
いブロックの入れ替え等の複雑な処理が必要である、と
いうことである。

【００３１】その理由は、フラッシュメモリ自体に書換
え回数の制限があるため、フラッシュメモリを使用した
記憶装置の寿命・信頼性をなるべく長く、大きくするた
め、フラッシュメモリの各ブロック間の書換え回数のば
らつきを少なくし、書換え回数を少なくする必要があ
る、からである。

【００３２】（３）第３の問題点は、フラッシュメモリ
の書換え回数が制限値に到達し、書換えが実施できない
場合、記憶装置の運用動作を止めないでフラッシュメモ
リの交換を実施することが困難である、ということであ
る。

【００３３】その理由は、予備系の記憶回路が配備され
ていないため、記憶装置を運用動作のまま、フラッシュ
メモリの交換ができない、ためである。

【００３４】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、高速
にデータ書換え可能なフラッシュメモリを用いた記憶装
置を提供することにある。

【００３５】また、本発明の他の目的は、制約条件のあ
るフラッシュメモリの書換え回数をできるだけ少なくす
ることにより、寿命の長い信頼性の高い記憶装置を提供
することである。

【００３６】さらに、本発明の他の目的は、記憶回路を
運用系と予備系と持ち、指示した運用系で動作可能とす
ることで、記憶回路のフラッシュメモリの書換え回数が
寿命に至っても、記憶装置としたまま、予備系を交換可
能な保守性にすぐれた記憶装置を提供することにある。

【００３７】

【課題を解決するための手段】前記目的を達成するた
め、本発明のフラッシュメモリをバックアップメモリに
用いた記憶装置は、データ記憶用のＭ個のフラッシュメ
モリブロックから構成されるフラッシュメモリ部と、前
記データ記憶用のフラッシュメモリ部の書換えデータと
書換えアドレスと書換え回数と運用系情報を記憶するＮ
個のフラッシュメモリブロックから構成される書換え情
報保持部と、からなる基本ブロックを、それぞれ複数
（Ｋ個）備えた構成される第１のデータ記憶回路と、前
記第１のデータ記憶回路と同じ構成の第２のデータ記憶
回路と、を備え、前記第１のデータ記憶回路と第２のデ
ータ記憶回路は、一方が運用系で他方が予備系として動
作し、更に、フラッシュメモリ制御回路と、外部からの
アクセスアドレスとデータ記憶装置の各ブロックのフラ
ッシュメモリ部のアドレスとの対応をアドレス変換情報
として保持するアドレス変換制御回路と、を備えてい
る。

【００３８】本発明においては、前記フラッシュメモリ
制御回路は、外部のホストからデータ書込み要求がある
と、運用系のデータ記憶回路の該当ブロックの書換え情
報保持部の若番アドレスから書換えアドレスと書換えデ
ータとを書込むとともに、前記アドレス変換制御回路の
アドレス変換情報における該当書込みアドレスに対応す
る情報を、前記書換えデータが書き込まれた前記書換え
情報保持部のデータ格納アドレスに書き換え、前記外部
ホストからのデータ読み取り指示の際は、アドレス変換
制御回路に読み出しアドレスを設定して前記データ記憶
回路にデータ読み取りを行い、前記外部ホストに返送す
る。また、本発明において、前記フラッシュメモリ制御
回路は、運用系のデータ記憶部の各ブロックの書換え情
報保持部の記憶容量に書込み余裕がなくなった場合、前
記アドレス変換制御回路のアドレス変換情報の該当ブロ
ックに対応する全てのアドレスの記憶情報を運用系のデ
ータ記憶回路から読み出し、読み出した情報を予備系の
データ記憶回路の該当ブロックの対応するアドレスに書
き込み、前記アドレス変換制御回路のアドレス変換情報
の該当ブロックの情報を、運用系のデータ記憶回路から
読み出した情報の書込みを行った予備系のデータ記憶回
路の該当アドレスに書き換える指示を行い、予備系のデ
ータ記憶回路の該当ブロックの書換え情報保持部に、運
用系情報を書込むことで、運用系と予備系を入れ替え、
新しく予備系となったデータ記憶回路の該当フラッシュ
メモリ部と書換え情報保持部を消去し、前記新しく予備
系となったデータ記憶回路の該書換え情報保持部に書換
え回数を１回加算した値を書き込む。

【００３９】本発明においては、前記フラッシュメモリ
制御回路において、電源投入時と、前記外部ホストから
のリセット指示時に、前記第１、第２のデータ記憶回路
の各ブロックの書換え情報保持部の運用系情報を読み出
し、運用系と予備系を判定し、外部からのアクセスアド
レスと運用系の各ブロックのフラッシュメモリ部のアド
レスとの対応をアドレス変換制御回路に書込み指示し、
その後、前記書換え情報保持部に格納されている、書換
えアドレスを読み出しアドレス情報として、前記書換え
情報保持部のデータ格納アドレスをデータ情報として前
記アドレス変換制御回路に送出し、書換えアドレスの変
更を指示することにより前記アドレス変換制御回路が保
持するアドレス変換情報を自動的に復元する。

【００４０】前記フラッシュメモリ制御回路において、
前記外部ホストからの運用系指定指示時に、前記第１、
第２のデータ記憶回路の各ブロックの書換え情報保持部
の運用系情報を読み出し、運用系と予備系を判定し、前
記外部ホストから指示された運用系で動作していないブ
ロックを検出し、前記アドレス変換制御回路の該当ブロ
ックの全アドレスの記憶情報を運用系のデータ記憶回路
から読み出し、予備系のデータ記憶回路の該当ブロック
の対応するアドレスに書き込み、前記アドレス変換制御
回路の該当ブロックに対して、運用系のデータ記憶回路
の情報の書込みを行った予備系のデータ記憶回路のアド
レス情報に書き換える指示を送出し、予備系の該当ブロ
ックの書換え情報保持部に運用系情報を書込み、運用系
と予備系を入れ替え、新たな予備系のデータ記憶回路の
該当フラッシュメモリ部と書換え情報保持部を消去し、
前記新たな予備系のデータ記憶回路の該書換え情報保持
部に書換え回数を１回加算した値を書き込むことにより
指定された運用系に切り替えて動作する。

【００４１】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。

【００４２】本願第一発明の記憶装置は、その好ましい
実施の形態において、データ記憶用のＭ個のフラッシュ
メモリブロックから構成されるフラッシュメモリ部と、
該データ記憶用のフラッシュメモリ部の書換えデータと
書換えアドレスとデータ記憶用のフラッシュメモリ部の
書換え回数と運用系情報を記憶するＮ個のフラッシュメ
モリブロックから構成される書換え情報保持部からなる
基本ブロックが、それぞれＫ個から構成されるデータ記
憶回路Ａ（図１の１３）と、データ記憶回路Ａと同じ構
成のデータ記憶回路Ｂ（図１の１４）を備え、記憶回路
ＡとＢは、一方が運用系で他方が予備系として動作す
る。

【００４３】また、アドレス変換制御回路（図１の１
２）は、フラッシュメモリ制御回路（図１の１１）から
指示されるアドレス変換情報を保持し、データ記憶回路
Ａ、Ｂへの読み出しアクセス時にアドレス情報を変換し
出力する。

【００４４】また、フラッシュメモリ制御回路（図１の
１１）は、外部ホストからのデータ書込み指示がある都
度、該アドレス変換制御回路に、該当書込みアドレスを
運用系の書換え情報保持部のデータ格納アドレスに書換
え指示し、運用系の該データ記憶回路の該当ブロックの
書換え情報保持部の若番地アドレスから書換えアドレス
情報と書換えデータ情報を書き込み、また、外部ホスト
からのデータ読み取り指示の際は、指定されたアドレス
に対し、アドレス変換制御回路を通して運用系のデータ
記憶回路にデータ読み取りを行い外部ホストに返送す
る。

【００４５】この実施の形態において、外部のホストか
らデータ書込み要求がある都度、フラッシュメモリ制御
回路（図１の１１）は、運用系の記憶回路の対応するブ
ロックの書換え情報保持部の書込み可能な若番地から、
書換えアドレスと書換えデータを書き込み、アドレス変
換制御回路（図１の１２）のアドレス変換保持情報で、
書込み要求アドレスのデータを書換え情報保持部の書込
みアドレスに書き換える。

【００４６】また、外部ホストからのデータ読み取り指
示の際は、指定されたアドレスに対し、アドレス変換制
御回路を通して運用系のデータ記憶回路にデータ読み取
りを行い外部ホストに返送する。

【００４７】以上により、書込みと読み出しが高速に実
施できる記憶装置が実現できる。

【００４８】本願第二発明の記憶装置は、その好ましい
実施の形態において、第一発明のデータ書換えをどんど
ん行い、記憶回路の各ブロックの書換え情報保持部に書
込み余裕がなくなった場合、フラッシュメモリ制御回路
は、運用系の記憶回路の該当ブロックの記憶情報を読み
出して、予備系の記憶回路の該当ブロックに書込みを実
施し、アドレス変換制御回路の該当ブロックのアドレス
変換保持情報に対して、運用系アドレス情報を予備系ア
ドレス情報に書換えを行う。

【００４９】また、予備系の該当ブロックの書換え情報
保持部に運用系情報を書き込み、予備系を運用系に、運
用系と予備系を入れ替える。また、予備系となった記憶
回路の該当フラッシュメモリ部と書換え情報保持部を消
去し、予備系の該書換え情報保持部に書換え回数を１回
加算した値を書き込む。以上により、データ書込み回数
に比較し、フラッシュメモリの消去回数を大幅に削減さ
せられ、寿命の長い記憶装置を実現できる。

【００５０】本願第三発明の記憶装置は、その好ましい
実施の形態において、電源投入時と外部ホストからのリ
セット指示時に、フラッシュメモリ制御回路は、データ
記憶回路ＡとＢの各ブロック単位の書換え情報保持部の
運用情報を読み出して、運用系と予備系の判定を行う。

【００５１】また、アドレス変換制御回路のアドレス変
換情報を作成するため、外部からのアクセスアドレスと
運用系の各ブロックのフラッシュメモリ部のアドレスと
の固定された対応情報をアドレス変換制御回路に指示す
る。

【００５２】その後、書換え情報保持部に格納されてい
る、フラッシュメモリの書換えアドレスを読み出しアド
レス情報として、書換え情報保持部のデータ格納アドレ
スをデータ情報としてアドレス変換制御回路に送出し、
書換えアドレスの変更を指示する。

【００５３】以上により、電源投入時やリセット時にア
ドレス変換制御回路の保持情報を自動的に復元し動作可
能な記憶装置を実現できる。

【００５４】本願第四発明の記憶装置は、その好ましい
実施の形態において、該フラッシュメモリ制御回路は、
外部ホストからの運用系指定指示時に、該データ記憶回
路ＡとＢの各ブロックの書換え情報保持部の運用系情報
を読み出し、運用系と予備系を判定し、外部ホストから
指示された運用系で動作していないブロックを検出す
る。

【００５５】そして、該アドレス変換制御回路のそのブ
ロックの全アドレスの記憶情報を運用系の記憶回路から
読み出し、予備系の記憶回路の該当ブロックの対応する
アドレスに書き写す。また、該アドレス変換制御回路の
該当ブロックアドレスに対して、運用系の記憶回路アド
レス情報をデータ書込みを行った予備系の記憶回路アド
レス情報に書き換える指示をする。

【００５６】また、予備系の該当ブロックの書換え情報
保持部に運用系情報を書き込み、運用系と予備系に、予
備系を運用系に入れ替え、予備系となった該当フラッシ
ュメモリ部と書換え情報保持部を消去し、予備系の該書
換え情報保持部に書換え回数を１回加算した値を書き込
むことにより、指定された運用系で動作する。以上によ
り、指定された運用系で動作することにより、記憶装置
として運用を続けながら、予備系の記憶回路の交換を可
能とすることができる。

【００５７】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００５８】図１は、本発明の一実施例をなす記憶装置
の構成を示す図である。図１を参照すると、本実施例に
おいて、記憶装置２と、記憶装置２に外部接続されるホ
スト１から構成される。

【００５９】ホスト１は、従来と同様に、記憶装置２に
対してデータのリード／ライトを行うホスト計算機であ
る。

【００６０】記憶装置２は、ホストインタフェース部１
０、フラッシュメモリ制御回路１１、アドレス変換制御
回路１２、第１の記憶回路Ａ１３、第２の記憶回路Ｂ１
４からなる。

【００６１】ホストインタフェース部１０は、ホスト１
からデータのリード／ライトを行う際に、ホスト１と記
憶装置２のインタフェースを制御する。

【００６２】アドレス変換制御回路１２は、データ記憶
用の記憶回路のデータを読み出す際に、読み出しアドレ
スをデータが記憶されている記憶回路のアドレスに変換
する。アドレスの変換情報は、フラッシュメモリ制御回
路１１から指示され、アドレス変換回路１２では、変換
情報を保持する。

【００６３】図２（Ｃ）に、本実施例におけるアドレス
変換回路１２のアドレス変換イメージを示す。

【００６４】記憶回路Ａ１３は、記憶用のデータを格納
し、複数のメモリブロックからなるフラッシュメモリか
ら構成される。

【００６５】図２（Ａ）に、記憶回路Ａ１３の回路ブロ
ック構成の一例を示す。図２（Ａ）を参照すると、記憶
回路Ａ１３は、複数のメモリブロックからなるデータ記
憶用のフラッシュメモリ部と、フラッシュメモリ部のデ
ータ書換え情報を格納する書換え情報保持部と、からな
るブロックがＫ個のブロックから構成される。

【００６６】各ブロックの書換え情報保持部には、フラ
ッシュメモリ部の書換えアドレスと書換えデータと運用
情報と書換え回数が記憶される。

【００６７】記憶回路Ｂ１４は、記憶回路Ａ１３と同じ
構成とされ、アドレス変換制御回路１２とフラッシュメ
モリ回路からのアクセスアドレスのみが異なる。

【００６８】記憶回路Ａ１３と記憶回路Ｂ１４は、各ブ
ロック単位で、一方が運用系で他方が予備系で動作す
る。

【００６９】フラッシュメモリ制御回路１１は、外部の
ホスト１からデータ書込み要求がある都度、運用系の記
憶回路に書換えアドレスと書換えデータを書込みを実施
し書込み情報を保持し、アドレス変換制御回路１２のア
ドレス変換保持情報を、データを保持している書換え情
報保持部のアドレスに書き換える。

【００７０】また、外部ホストからのデータ読み取り指
示の際は、指定されたアドレスに対し、アドレス変換制
御回路１２を通して記憶回路にデータ読み取りを行い外
部ホストに返送する。

【００７１】また、フラッシュメモリ制御回路１１は、
記憶回路の各ブロックの書換え情報保持部に書込み余裕
がなくなった場合に、運用系の記憶回路の該当ブロック
の記憶情報を読み出して、予備系の記憶回路の該当ブロ
ックの書込みを実施する。また、アドレス変換制御回路
１２の該当ブロックのアドレス変換保持情報を書込みを
実施した予備系アドレス情報に書換えを行う。また、予
備系の該当ブロックの書換え情報保持部に運用系情報を
書き込み、運用系とし、予備系となった記憶回路の該当
フラッシュメモリ部と書換え情報保持部を消去し、書換
え情報保持部に書換え回数を１回加算した値を書き込
む。

【００７２】また、フラッシュメモリ制御回路１１は、
電源投入時と、外部ホスト１からのリセット指示時に、
フラッシュメモリ制御回路１１は、データ記憶回路の各
ブロック単位の運用情報を読み出して、運用系と予備系
の判定を行い、アドレス変換制御回路１２のアドレス変
換情報を作成し、アドレス変換回路に指示する。

【００７３】また、フラッシュメモリ制御回路１１は、
外部ホスト１からの運用系指定指示時に、該データ記憶
回路の各ブロックの書換え情報保持部の運用系情報を読
み出し、運用系と予備系を判定し、外部ホストから指示
された運用系で動作していないブロックに対して、その
ブロックの記憶情報を運用系の記憶回路から読み出し、
予備系の記憶回路の該当ブロックの対応するアドレスに
書き写す。また、アドレス変換制御回路１２の該当ブロ
ックのアドレス変換保持情報を書込みを実施した予備系
アドレス情報に書換えを行う。また、予備系の該当ブロ
ックの書換え情報保持部に運用系情報を書き込み、運用
系とし、予備系となった記憶回路の該当フラッシュメモ
リ部と書換え情報保持部を消去し、書換え情報保持部に
書換え回数を１回加算した値を書き込む。

【００７４】図３及び図４、図５乃至図７に、本発明の
一実施例の動作を説明するためのフローチャートを示
す。図１乃至図７を参照して、本発明の一実施例の動作
について説明する。なお、図３及び図４は単に図面作成
の都合で分図されたものである。

【００７５】まず、図１、図３及び図４を参照すると、
ホスト１からホストインタフェース部１０を通して命令
が受け付けられると（ステップＲ１）、フラッシュメモ
リ制御回路１１はリード命令かライト命令か判定する
（ステップＲ２）。命令がライト命令であった場合は、
該当ブロックの書換え情報保持部の最後アドレスの一つ
前のアドレスに格納されているフラッシュメモリ部の書
換え回数を読み出す（ステップＲ３）。

【００７６】読み出した書換え回数が、最大書換え可能
回数以上の場合は、書換え不可として、ホスト１に異常
終了を通知する（ステップＲ１６）、読み出した書換え
回数が、最大書換え回数より少ない場合は、書換え可能
と判断し、書込みを実施するライトアドレスとライトデ
ータのリードを実施する（ステップＲ５）。

【００７７】アドレス変換制御回路１２のアドレス変換
情報書換えのため、ライトアドレスを書込みアドレスと
して設定する（ステップＲ６）。

【００７８】アドレス変換制御回路１２の書込み設定ア
ドレスに、書換え情報保持部のデータ格納アドレスを書
き込む（ステップＲ７）。

【００７９】また、書込みを実施する該当ブロックの書
換え情報保持部に、書込みアドレスと書込みデータを書
き込む（ステップＲ８）。

【００８０】書換えデータの書込み後、該当ブロックの
書換え情報保持部の次の書込みアドレスが最大書込み可
能アドレスを超えているかどうか判定する（ステップＲ
９）。最大アドレスを超えていない場合（書込み余裕が
ある場合）は、ホスト１に処理終了を通知して（ステッ
プＲ１０）、処理を終了する。

【００８１】図８及び図９に、“０”番地に、“５Ａ５
Ｅ”データを書込み実施前後のイメージを示す。図８は
書込み前の状態を示しており、図９は書込み後の状態を
示している。

【００８２】データ書換えのため、書換え情報保持部の
データ書込み可能な最若番の番地“０Ｍ００”番地に、
書込みアドレス“００００”データを書き込み、次のア
ドレスである“０Ｍ０１”番地に、書込みデータ“５Ａ
５Ｅ”を書き込む。

【００８３】また、アドレス変換制御部１２のアドレス
“００００”番地に、書換え情報保持部のデータ格納ア
ドレス“０Ｍ０１”を書き込み、“０”番地に“５Ａ５
Ｅ”データの書込み処理が終了する。

【００８４】また、リード命令時には、読み出しを実施
するアドレスとデータ数を読み込み（ステップＲ１
９）、読み出し実施アドレスをアドレス変換制御部に設
定し（ステップＲ２０）、記憶回路に格納されているデ
ータ読み出しを実施し、読み出しデータをホスト１に転
送する（ステップＲ２１）。読み出し処理終了後、ホス
ト１に処理終了を通知して動作を終了する（ステップＲ
２２）。

【００８５】次に、本願第二発明の実施例について説明
する。書換えデータの書込み後、該当ブロックの書換え
情報保持部の次の書込みアドレスが最大書込み可能アド
レスを超えているかどうか判定し（図４のステップＲ
９）、最大アドレスを超えている場合（書込み余裕がな
い場合）には、該当ブロックのデータをアドレス変換制
御回路を通して読み出し（ステップＲ１１）、予備系の
記憶回路の該当ブロックの該当アドレスに書込みを実施
し（ステップＲ１２）、アドレス変換制御回路のアドレ
ス変換情報を予備系のアドレス情報に書き換える（ステ
ップＲ１３）。

【００８６】該当ブロックの全アドレスに対して実施し
たかどうか判定し（ステップＲ１４）、全アドレス実施
していなければ、アドレスを更新して（ステップＲ１
５）、Ｒ１１からの処理を繰り返す。該当ブロックの全
アドレスで実施終了していれば、予備系の該当ブロック
の書換え情報保持部の運用情報書込みアドレスに運用情
報を書き込み（ステップＲ１６）、予備系と運用系を入
れ替える。新しく予備系となった、該当ブロックのフラ
ッシュメモリ部と書換え情報保持部を消去し（ステップ
Ｒ１７）、書換え回数を＋１更新した値を、予備系の該
当ブロック書換え回数保持アドレスに書き込み（ステッ
プＲ１８）、ホストに処理終了を通知して（ステップＲ
１０）、動作を終了する。

【００８７】以上の動作により、データの書込みが、ま
た、可能な状態となる。

【００８８】図１０及び図１１に、上記実施例の動作の
一例を示す。図１０（１）は、ブロック０の書換えデー
タ保持部にあと１回の書込み可能な状態（書込み余裕あ
と１回）で、図１１（２）は図１０（１）の状態で“０
００２”番地に、“０１０３”データの書込みを行った
後の状態である。

【００８９】図１０を参照して、（１）の状態で、ブロ
ック０について記憶回路Ａ１３が運用系で記憶回路Ｂ１
４が予備系である。この状態で、“０００２”番地に、
“０１０３”データの書込みを実施すると、記憶回路Ａ
１３のブロック０の書換え情報保持部の次データ書込み
アドレスである“０ＦＦＣ”に書込みアドレス“０００
２”が、“０ＦＦＤ”に書込みデータ“０１０３”が書
き込まれる。この段階で、書換え情報保持部に書込み余
裕がなくなるため、記憶回路Ａ１３のブロック０のデー
タをアドレス変換回路を通して読み出し、予備系である
記憶回路Ｂ１４のブロック０に書き込む。

【００９０】また、アドレス変換制御回路１２のブロッ
ク０のアドレス変換情報を記憶回路Ｂのデータ書込みア
ドレスに書き換える。この読み出し、書込み処理をブロ
ック０の全アドレスに対して実行する（記憶回路Ｂのフ
ラッシュメモリ部に記憶回路Ａのデータが書き写しさ
れ、アドレス変換部のブロック０アドレス変換情報が記
憶回路Ｂのアドレスに変更される）。

【００９１】全アドレス実行後、記憶回路Ｂの運用情報
格納アドレス（ＫＦＦＦ）に運用情報を書き込み、記憶
回路Ａのフラッシュメモリ部と書換え情報保持部を消去
し、＋１更新した書換え回数を書換え回数保持アドレス
（０ＦＦＦ）に書き込む。以上により、図１１（２）の
“０００２”番地に、“０１０３”データの書込み後の
状態となる。

【００９２】次に本願第三発明の実施例について、図５
及び図６を参照して以下に説明する。なお、図５及び図
６は単に図面作成の都合で分図されたものである。

【００９３】電源投入時（ステップＰ１）、または、リ
セット入力時（ステップＰ２）に、フラッシュメモリ制
御回路は、記憶回路Ａ１３、記憶回路Ｂ１４のブロック
０の運用情報を読み出し（ステップＰ３）、どちらが運
用系か判定する（ステップＰ４）。

【００９４】記憶回路Ａ１３が運用系であれば（記憶回
路Ｂが運用系の場合も以降の動作は同じ）、アドレス変
換制御回路１２のブロック０アドレスに記憶回路Ａのブ
ロック０アドレスを書き込む（ステップＰ５）。

【００９５】その後、記憶回路Ａのブロック０の書換え
情報保持部のデータを読み出し（ステップＰ６）、書換
えデータがあるか判定する（ステップＰ７）。

【００９６】書換えデータがあれば、アドレス変換制御
回路１２のアドレス変換情報の書換えを実施する。その
際、書換え情報部の読み出しデータをアドレスとし、書
換え情報部の書換えデータ格納アドレスをデータとする
（ステップＰ８）。書換え情報部の読み出しアドレスを
更新して（ステップＰ９）、ステップＰ６からの処理を
繰り返す。

【００９７】一方、ステップＰ７で、書換え情報保持部
に書換えデータがない場合は、全アドレスブロック実施
したかどうかの判定（ステップＰ１０）を行い、全ブロ
ック終了でない場合は、アドレスブロックを更新して
（ステップＰ１７）、ステップＰ３からの処理を繰り返
す。全ブロック終了の場合は処理を終了する。以上の動
作で、アドレス変換制御部のアドレス変換情報を復元で
きる。

【００９８】次に本願第四発明の実施例について、図５
及び図６を参照して以下に説明する。

【００９９】ホスト１から運用系の指示が入力されると
（ステップＱ０）、記憶回路Ａ１２、記憶回路Ｂ１４の
ブロック０の運用系情報を読み出し（ステップＱ１）、
ホストから指示された運用系と現在の運用系が一致して
いるか判定する（ステップＱ２）。一致していなけれ
ば、ブロック０のデータをアドレス変換制御回路１２を
通して読み出し（ステップＱ３）、予備系の記憶回路の
ブロック０の該当アドレスに書込みを実施し（ステップ
Ｑ４）、アドレス変換制御回路１２のアドレス変換情報
を予備系のアドレス情報に書き換える（ステップＱ
５）。

【０１００】該当ブロックの全アドレスに対して実施し
たかどうか判定し（ステップＱ６）、全アドレス実施し
ていなければ、アドレスを更新して（ステップＱ８）、
ステップＱ３からの処理を繰り返す。

【０１０１】該当ブロックの全アドレスで実施終了して
いれば、全アドレスブロックに実施したかどうか判定し
（ステップＱ７）、全アドレスブロック終了していなけ
れば、アドレスブロックを更新して（ステップＱ９）、
ステップＱ１からの処理を繰り返す。

【０１０２】また、ステップＱ２で指示された運用系と
現在の運用系が一致していれば、そのブロックの処理を
終了し、ステップＱ７の全アドレスブロック実施判定処
理に移行する。以上の動作により、記憶回路の運用系を
指定された運用系にそろえて運用することができる。

【０１０３】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【０１０４】（１）本発明の第１の効果は、従来の記憶
装置に比較して、データの書込みと読み出しが早く行う
ことができる、ということである。

【０１０５】その理由は、本発明においては、データ書
込みの際、書換え情報保持部に書換えデータと書換えア
ドレスを書き込み、また、アドレス変換制御回路のアド
レス変換情報を書き換えることができ、従来のフラッシ
ュメモリ消去・再書込みという手順を行わなくてよく、
このため高速で処理可能なためである。

【０１０６】（２）本発明の第２の効果は、従来の記憶
装置に比較して、フラッシュメモリの書換え回数を削減
できることであり、記憶装置として寿命の長い・信頼性
の高いものを提供できる、ということである。

【０１０７】その理由は、従来、データ書換えの都度、
フラッシュメモリを消去・書込みしていたが、書換え情
報保持部に書換えデータをためて、書換え情報保持部の
記憶容量がいっぱいになった時点で、フラッシュメモリ
の消去・書込みを実施することにより、はるかにフラッ
シュメモリの書換え回数を削減できることにある。

【０１０８】（３）本発明の第３の効果は、電源投入時
や外部ホストからのリセット入力時に、電源断やリセッ
ト前の状態に復旧可能である、ということである。

【０１０９】その理由は、本発明においては、アドレス
変換制御回路のアドレス変換保持情報をフラッシュメモ
リ制御回路の制御で自動的に以前の状態に復元可能であ
るためである。

【０１１０】（４）本発明の第４の効果は、記憶回路を
運用系と予備系と持ち動作し、運用系の記憶回路をホス
トより指示した運用系に切り替えて動作可能なことであ
る。そのため、記憶装置として運用したまま、書換え回
数が寿命となった記憶回路を予備系として、予備系のフ
ラッシュメモリを交換できる、ということである。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック構成を示す図であ
る。

【図２】本発明の一実施例を説明するための図であり、
記憶回路とアドレス変換制御回路の構成例を示す図であ
る。

【図３】本発明の一実施例の動作を説明するための流れ
図（その１）である。

【図４】本発明の一実施例の動作を説明するための流れ
図（その１）である。

【図５】本発明の一実施例の動作を説明するための流れ
図（その２）である。

【図６】本発明の一実施例の動作を説明するための流れ
図（その２）である。

【図７】本発明の一実施例の動作を説明するための流れ
図（その３）である。

【図８】本発明の一実施例を説明をするための図（その
１）である。

【図９】本発明の一実施例を説明をするための図（その
１）である。

【図１０】本発明の一実施例を説明をするための図（そ
の２）である。

【図１１】本発明の一実施例を説明をするための図（そ
の２）である。

【図１２】従来の記憶装置の構成を示す図である。

【図１３】従来の記憶装置の動作を説明するための流れ
図である。

【図１４】従来の記憶装置の動作を説明するための流れ
図である。

【符号の説明】

１ ホスト ２ 記憶装置 １０ ホストインタフェース部 １１ フラッシュメモリ制御回路 １２ アドレス変換制御回路 １３ 記憶回路Ａ １４ 記憶回路Ｂ １００ 記憶装置 １０１ ホスト １０２ フラッシュメモリ部 １０３ バッファメモリ部 １０５ ホストインタフェース部 １１０ 主制御部 １１１ 交換制御手段 １２０ 制御情報記憶部 １２１ テーブル

フロントページの続き (56)参考文献 特開 平６−250798（ＪＰ，Ａ) 特開 平７−219720（ＪＰ，Ａ) 特開 平５−27924（ＪＰ，Ａ) 特開 平７−65591（ＪＰ，Ａ) 特開 平４−287143（ＪＰ，Ａ) 特開 平７−98992（ＪＰ，Ａ) 特開 平８−195098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 12/00 542 G11C 16/02 G06F 3/08

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】フラッシュメモリをバックアップメモリに
   用いた記憶装置において、 データ記憶用のＭ個のフラッシュメモリブロックから構
   成されるフラッシュメモリ部と、 前記データ記憶用のフラッシュメモリ部の書換えデータ
   と書換えアドレスと書換え回数と運用系情報を記憶する
   Ｎ個のフラッシュメモリブロックから構成される書換え
   情報保持部と、からなる基本ブロックを、それぞれ複数
   （Ｋ個）備えて構成される第１のデータ記憶回路と、 前記第１のデータ記憶回路と同じ構成の第２のデータ記
   憶回路と、 を備え、 前記第１のデータ記憶回路と第２のデータ記憶回路は、
   一方が運用系で他方が予備系として動作し、 更に、フラッシュメモリ制御回路と、外部からのアクセスアドレスとデータ記憶装置の各ブロ
   ックのフラッシュメモリ部のアドレスとの対応を アドレ
   ス変換情報として記憶保持する保持するアドレス変換制
   御回路と、 を備え、 前記フラッシュメモリ制御回路は、外部のホストからデ
   ータ書込み要求があると、運用系のデータ記憶回路の該
   当ブロックの書換え情報保持部の若番アドレスから書換
   えアドレスと書換えデータとを書込むとともに、前記ア
   ドレス変換制御回路のアドレス変換情報における該当書
   込みアドレスに対応する情報を、前記書換えデータが書
   き込まれた前記書換え情報保持部のデータ格納アドレス
   に書き換え、前記 外部ホストからのデータ読み取り指示の際は、指定
   されたアドレスに対し、前記アドレス変換制御回路を通
   して前記データ記憶回路にデータ読み取りを行い、前記
   外部ホストに返送し、さらに、前記フラッシュメモリ制御回路は、運用系のデ
   ータ記憶部の各ブロックの書換え情報保持部の記憶容量
   に書込み余裕がなくなった場合、前記アドレス 変換制御
   回路のアドレス変換情報の該当ブロックに対応する全て
   のアドレスの記憶情報を運用系のデータ記憶回路から読
   み出し、読み出した情報を予備系のデータ記憶回路の該
   当ブロックの対応するアドレスに書き込み、 前記アドレス変換制御回路のアドレス変換情報の該当ブ
   ロックの情報を、運用系のデータ記憶回路から読み出し
   た情報の書込みを行った予備系のデータ記憶回路の該当
   アドレスに書き換える指示を行い 、予備系のデータ記憶回路の該当ブロックの書換え情報保
   持部に、運用系情報を書込むことで、運用系と予備系を
   入れ替え 、新しく予備系となったデータ記憶回路の該当フラッシュ
   メモリ部と書換え情報保持部を消去し、前記新しく予備
   系となったデータ記憶回路の該書換え情報保持部に書換
   え回数を１回加算した値を書き込む 、 ことを特徴とする記憶装置。
2. 【請求項２】前記フラッシュメモリ制御回路において、
   電源投入時と、前記外部ホストからのリセット指示時
   に、前記第１、第２のデータ記憶回路の各ブロックの書
   換え情報保持部の運用系情報を読み出し、運用系と予備
   系を判定し、外部からのアクセスアドレスと運用系の各
   ブロックのフラッシュメモリ部のアドレスとの対応をア
   ドレス変換制御回路に書込み指示し、 その後、前記書換え情報保持部に格納されている、書換
   えアドレスを読み出しアドレス情報として、前記書換え
   情報保持部のデータ格納アドレスをデータ情報として前
   記アドレス変換制御回路に送出し、書換えアドレスの変
   更を指示することにより前記アドレス変換制御回路が保
   持するアドレス変換情報を自動的に復元する、ことを特
   徴とする請求項１記載の記憶装置。
3. 【請求項３】前記フラッシュメモリ制御回路において、
   前記外部ホストからの運用系指定指示時に、前記第１、
   第２のデータ記憶回路の各ブロックの書換え情報保持部
   の運用系情報を読み出し、運用系と予備系を判定し、前
   記外部ホストから指示された運用系で動作していないブ
   ロックを検出し、 前記アドレス変換制御回路の該当ブロックの全アドレス
   の記憶情報を運用系のデータ記憶回路から読み出し、予
   備系のデータ記憶回路の該当ブロックの対応するアドレ
   スに書き込み、前記アドレス変換制御回路の該当ブロッ
   クに対して、運用系のデータ記憶回路の情報の書込みを
   行った予備系のデータ記憶回路のアドレス情報に書き換
   える指示を送出し、予備系の該当ブロックの書換え情報
   保持部に運用系情報を書込み、運用系と予備系を入れ替
   え、新たな 予備系のデータ記憶回路の該当フラッシュメモリ
   部と書換え情報保持部を消去し、前記新たな予備系のデ
   ータ記憶回路の該書換え情報保持部に書換え回数を１回
   加算した値を書き込むことにより指定された運用系に切
   り替えて動作する、ことを特徴とする請求項１記載の記
   憶装置。