JP3067688U - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】多数チャンネル備えるテスタピンに係る可変機
能要素への設定データに対する応答ばらつきを補正する
ＤＡＣ補正演算装置に対して、デバイス試験のスループ
ットの低下を改善可能とする半導体試験装置を提供す
る。 【解決手段】半導体試験装置はテスタピンに係る多数チ
ャンネルの可変機能要素を備え、前記可変機能要素に与
える設定値に対する応答ばらつきがあり、この応答ばら
つきを補正するＤＡＣ補正演算装置を制御ＣＰＵとの間
に仲介して備え、前記ＤＡＣ補正演算装置は制御ＣＰＵ
から書き込まれる書込みデータを受けて所定に補正演算
した結果を上記可変機能要素へ供給する構成を備える半
導体試験装置において、生成データメモリを備え、制御
ＣＰＵからの書込みデータを受けた都度、補正演算処理
を実施した結果を前記生成データメモリへ一時的に格納
する構成を備える半導体試験装置。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

この考案は半導体試験装置に関する。特に、多数チャンネル備えるテスタピン に係る可変機能要素の設定データに対する応答ばらつきを補正するＤＡＣ補正演 算装置に対して、スループットの低下を改善する半導体試験装置を提供すること である。

【０００２】

【従来の技術】

従来技術について、図３と図４と図５とを参照して以下に説明する。ここで、 可変機能要素の種類が７個で、テスタピンのチャンネル数を５１２チャンネルの 場合とする。前記仮定の総チャンネル数は７×５１２＝３５８４チャンネルと多 数である。また、演算装置５００が並行処理する系統数Ｍは６４系統備える場合 と仮定した具体例で以下説明する。尚、半導体試験装置は公知であり技術的に良 く知られている為、要部を除きシステム全体の詳細説明を省略する。

【０００３】 図３のＤＡＣ補正演算装置の要部構成は、テスタバスＴＢＵＳと、設定データ レジスタ１００と、補正データレジスタ２００と、生成選択レジスタ３００と、 第１切替器４１０と、演算装置５００と、第２切替器４２０と、ＤＡ変換器群（ ＤＡＣ群）８００と、生成制御部６００と、受電装置９８０とで成る。

【０００４】 ここで、先ず背景を説明する。半導体試験装置にはＤＵＴ（被試験デバイス） を試験実施する為の多数チャンネル、例えば数百から数千チャンネルものテスタ ピンを備えている。このテスタピン毎に個別に設定制御可能な可変機能要素を備 えている。この可変機能要素としては、例えば、図５のシステム構成におけるド ライバＤＲに対してＤＵＴへ印加するハイ／ロー電圧レベルを可変とするＶＩＨ 、ＶＩＬや、ＤＵＴから出力される応答信号を受けるコンパレータＣＰに対して 所定のスレッショルド・レベルのハイ／ロー電圧レベルで論理信号に変換するＶ ＯＨ、ＶＯＬや、ＤＵＴへ定電流負荷を与えるＩＬや、ＤＵＴのＩＣ端子へ終端 抵抗を介して終端電圧を与えるＶＴ等がある。これら可変機能要素には各々ＤＡ Ｃ（ＤＡ変換器）が備えられていて、ＤＡＣによる可変電圧を用いて所定の可変 機能を実現している。

【０００５】 次に、各可変機能要素には、ＤＡＣへの同一設定データでも個々に応答ばらつ きが存在する。例えば、回路部品のばらつき、環境温度、経時変化等に伴い、個 々にオフセットばらつきやゲインばらつきの誤差を生じる。だが、半導体試験装 置は所定精度でデバイス試験する測定装置である。この為に、予めキャリブレー ションによって所定精度とすべきオフセット補正量とゲイン補正量とを得ておき 、これに基づいて、ＤＡＣ補正演算装置が、設定データ１００ｓと補正データ２ ００ｓとを受けて、所定の補正演算した演算結果データ５００ｓを対応するＤＡ Ｃ内のラッチレジスタ８００Rへ転送する補正手段を備えている。

【０００６】 テスタバスＴＢＵＳは半導体試験装置が備える制御ＣＰＵと各ユニットとの間 を数メートルのケーブルで接続してインターフェースするバスである。尚、１回 のデータ書込み時間は数μ秒かかる。 設定データレジスタ１００は、回路の応答ばらつきが無いものとしたときの論 理データを格納するレジスタである。デバイス試験プログラムから試験条件の変 更に伴って、例えば複数チャンネルの設定データレジスタ１００へバースト的に 書込み更新される。このレジスタを７×５１２＝３５８４チャンネル備える。デ ータ長はシステムにより異なるが、例えば１３ビット長程度である。この出力で ある設定データ１００ｓを第１切替器４１０を介して演算装置５００へ供給する 。 補正データレジスタ２００は、例えば、オフセット補正データ２００offとゲ イン補正データ２００gainとを格納するレジスタであり、通常、キャリブレーシ ョン実施後に求めた新たな補正値が更新セットされる。これも各々３５８４チャ ンネル備える。データ長は、例えばオフセット補正用とゲイン補正用とも１３ビ ット長程度である。この出力であるオフセット補正データ２００offとゲイン補 正データ２００gainを第１切替器４１０を介して演算装置５００へ供給する。 生成選択レジスタ３００は、後述する演算装置５００の演算モード、例えば２ 種類の演算モードを選択するものである。第１モードは実際に補正すべき演算を 行うモードであり、第２モードは演算をせず例えばオフセット補正用データをそ のまま出力させるモードであって、直接的にＤＡＣの出力レベルを０ボルトや指 定電圧レベルにしたい場合に使用される。これも３５８４チャンネル備える。こ の出力である演算モードデータ３００ｓを第１切替器４１０を介して演算装置５ ００へ供給する。

【０００７】 第１切替器４１０は演算装置５００に対応して６４系統備えていて、例えば５ ６to１のマルチプレクサである。生成制御部６００からの６４系統に対して個別 の選択信号４１０ｃを受け、これにより選択した設定データ１００ｓとオフセッ ト補正データ２００offとゲイン補正データ２００gainと演算モードデータ３０ ０ｓとを対応する演算装置５００の入力端へ供給する。

【０００８】 演算装置５００は短時間に演算処理する為に６４系統備えていて、各系統毎に 上記第１切替器４１０で選択された選択データ４１０ｓを受けて、演算モードデ ータ３００ｓの条件より補正演算し、その出力である演算結果データ５００ｓを 対応する第２切替器４２０へ出力する。演算モードは例えば２種類の補正演算と 仮定したとき、第１の補正演算では、ＤＡＣデータ＝（設定データ×ゲイン補正 データ）＋オフセット補正データ、とした演算式で補正演算を行い、第２の補正 演算では、ＤＡＣデータ＝オフセット補正データ、として単にオフセット補正デ ータをそのまま出力する場合とがある。通常は第１の補正演算が適用される。こ れにより、６４系統の演算装置５００が演算した各演算結果データ５００ｓは対 応するＤＡＣへ並列的に転送して更新セットする。このとき１系統当たりの演算 転送時間は０．７μ秒である。従って、６４系統並列構成の場合であるから、５ ６チャンネル全てに対する更新時間でも、約４０μ秒程度で済む。但し、ハード 構成を６４系統備える必要があるという難点がある。尚、１系統で処理をする場 合は、２．５ミリ秒もかかってしまい、デバイス試験のスループットに大きく係 わってきてしまう。

【０００９】 第２切替器４２０は演算装置５００に対応して６４系統備えていて、例えば１ to５６のデ・マルチプレクサであり、生成制御部６００からの個別の選択信号４ ２０ｃにより、選択されたチャンネルのＤＡＣのラッチレジスタ８００Rへ演算 結果データ５００ｓを各々供給して書込み更新する。 ＤＡＣ群８００は、３５８４チャンネル有する所定ビット長のＤＡ変換器であ り、内部にラッチレジスタ８００Rを備えて上記演算結果データ５００ｓをラッ チし、そのコードデータに対応するアナログ電圧を各可変機能要素へ供給してい る。尚、アナログ出力電圧のセットリング時間は数μ秒程度である。 受電装置９８０はピンエレクトロニクスに備える各種の可変機能要素であり、 例えば上述したドライバＤＲやコンパレータＣＰや終端電圧ＶＴや定電流負荷Ｉ Ｌであり、ここには３５８４チャンネル有する。

【００１０】 生成制御部６００は、第１に、テスタバスＴＢＵＳからの書込みを常時監視し ていて更新されたチャンネル情報を収集する。即ち、設定データ１００ｓ、オフ セット補正データ２００off、ゲイン補正データ２００gain、演算モードデータ ３００ｓの何れかの書込みを受けたら、このチャンネルを更新チャンネル情報と して記録メモリ６１０へ記憶しておく。この監視動作はテスタバスＴＢＵＳから の一連の書込み動作の都度行う。尚、後述する補正演算の更新転送後は上記更新 チャンネル情報の保持をリセットする。 第２に、生成制御部６００は上記一連の書込み動作の完了後に発生する実行開 始指令ＳＴＴを受けたとき、補正演算の実行を開始する。即ち、記録メモリ６１ ０に記憶しておいた更新チャンネル情報のチャンネルに対応する６４系統個別の 選択信号４１０ｃ、４２０ｃを順次発生して上述した第１切替器４１０、第２切 替器４２０の６４系統に供給し、各演算装置５００がこれに基づく補正演算をし た結果の演算結果データ５００ｓを出力し、第２切替器４２０へは当該チャンネ ルに対応する選択信号４２０ｃを供給し、対応するラッチレジスタ８００Rへ演 算結果データ５００ｓと書込みパルスＷＲとを供給してラッチレジスタを更新セ ットする。これを更新チャンネル情報の回数分に対して順次実施していく。 ここで、上記補正演算の実行開始指令ＳＴＴとしては、第１に、テスタバスか ら連続する設定データの書込みが一定時間存在しないことを検出し、これを補正 演算の実行開始指令ＳＴＴとして起動する場合と、第２に、テスタバスから専用 の開始指令を受けたときに起動する場合とがあり、システムよって異なる。 尚、６４系統の選択信号４１０ｃ、４２０ｃにおいて、上述したように６４系 統に対して個別の選択信号を供給する手法と、１系統の共通選択信号を供給する 手法とがある。前記１系統の共通選択信号とする場合は、記録メモリ６１０に係 る記憶動作が不要であり、更新データの回数に関わらず５６ワード一定回数の昇 順の共通の選択信号４１０ｃ、４２０ｃを順番に発生して供給する単純な制御で よい。この場合は設定更新が一定した比較的長い時間かかるものの、待ち時間が 既知となるのでデバイス試験プログラムの待ち時間の管理が容易である。

【００１１】 次に、図４のタイミング図を参照しながら、テスタバスＴＢＵＳからの設定書 込みから各ＤＡＣへセットされる迄の時系列動作を説明する。ここで、ＤＡＣ群 を設定変更してデバイス試験をする単位を単位試験時間をＴ１とし、テスタバス ＴＢＵＳからの次の試験の設定書込み時間をＴ２とし、演算装置５００による補 正演算処理時間をＴ３とする。また、設定書込み時間Ｔ２は、現在のデバイス試 験実施と並行して書込み実行できるように試験プログラムが記述されているもの と仮定する（図４Ａ参照）。この結果、テスタバスＴＢＵＳによる設定書込み時 間Ｔ２は、スループットの低下要因とならない。 一方、上述した補正演算の実行開始指令ＳＴＴは通常、現在の試験条件の終了 時に発生（図４Ｂ参照）するものと仮定する。この結果、次回の試験条件による デバイス試験の開始は補正演算処理時間Ｔ３の期間待機（図４Ｃ、Ｄ参照）する 必要がある。このことから、補正演算処理時間Ｔ３はデバイス試験のスループッ トを低下させる直接要因となっている。 この補正演算処理時間Ｔ３を試算してみる。もしも、演算装置５００が１回路 のみ備える場合は、補正演算処理のサイクル時間を０．７μ秒と仮定し、全チャ ンネルを対象としたとき、３５８４チャンネル×０．７μ秒≒２．５ミリ秒かか る。ここで、単位試験時間Ｔ１は数十ミリ秒以下が多くある。従って、補正演算 処理時間Ｔ３は無視できない時間である。半導体試験装置は、特にスループット の向上が重要な課題である。この為に、実際の演算装置５００は、複数Ｍ系統、 例えば６４系統も備えて、並列処理する構成としてスループットの悪化を低減し ている。

【００１２】

【考案が解決しようとする課題】

上述説明したように従来技術においては、補正演算の実行開始指令ＳＴＴの起 動により補正演算処理を開始する必要があった。この為チャンネル数に比例して 補正演算処理時間がかかり、これに伴ってスループットの低下要因となる難点が ある。あるいは、スループット向上の為に演算装置５００を多数系統並列して備 えるが、回路規模が増大してしまう難点がある。これらの観点から、従来技術に おいては実用上の難点がある。 そこで、本考案が解決しようとする課題は、多数チャンネル備えるテスタピン に係る可変機能要素への設定データに対する応答ばらつきを補正演算処理するＤ ＡＣ補正演算装置に対して、デバイス試験のスループットの低下を改善可能とす る半導体試験装置を提供することである。

【００１３】

【課題を解決するための手段】

第１に、上記課題を解決するために、半導体試験装置はテスタピンに係る多数 チャンネルの可変機能要素を備え、前記可変機能要素に与える設定値に対してオ フセットあるいはゲインに対する応答ばらつきがあり、この応答ばらつきを補正 するＤＡＣ補正演算装置を制御ＣＰＵとの間に仲介して備え、前記ＤＡＣ補正演 算装置は制御ＣＰＵから書き込まれる書込みデータ（設定データと補正データと ）を受けて所定に補正演算した結果を上記可変機能要素へ供給する構成を備える 半導体試験装置において、 生成データメモリ７００を備え、制御ＣＰＵからの書込みデータを受けた都度 、補正演算処理を実施した結果を前記生成データメモリ７００へ一時的に格納す る構成を備えて上記可変機能要素に対するデータ設定に係る更新時間を短縮して デバイス試験のスループットを向上することを特徴とする半導体試験装置である 。 上記考案によれば、多数チャンネル備えるテスタピンに係る可変機能要素への 設定データに対する応答ばらつきを補正演算処理するＤＡＣ補正演算装置に対し て、制御ＣＰＵからの変更データを受信した都度、補正演算処理可能とする構成 手段を備えてデバイス試験のスループットの低下を改善可能とする半導体試験装 置が実現できる。

【００１４】 第１図は、本考案に係る解決手段を示している。 第２に、上記課題を解決するために、半導体試験装置が備える多数チャンネル のテスタピンにはＤＵＴ（被試験デバイス）のＩＣピンに対する印加信号又は応 答信号に係る可変機能要素（例えばドライバＤＲ、コンパレータＣＰ、終端電圧 ＶＴ、定電流負荷ＩＬ）を有し、前記可変機能要素はＤＵＴに対する試験条件を 可変とする為のＤＡＣ（ＤＡ変換器）を個々に備え、ＤＡＣ補正演算装置を備え 、前記ＤＡＣ補正演算装置は制御ＣＰＵとＤＡＣとの間に仲介して備えられて個 々の可変機能要素個々の応答ばらつきを個々の補正データに基づいて所定に補正 演算した演算結果データ５００ｓを上記ＤＡＣへ供給する補正手段を備える半導 体試験装置において、 生成データメモリ７００を備え、 ＤＡＣ補正演算装置は制御ＣＰＵからの上記可変機能要素に係る書込みデータ （受信データと呼称）を受けた都度、当該受信データに対して所定の補正演算を 実行し、演算された演算結果データ５００ｓを上記生成データメモリ７００の所 定の格納位置へ一旦格納しておき、所定の起動信号による起動によって上記生成 データメモリ７００へ格納しておいた演算結果データ５００ｓを対応する可変機 能要素のＤＡＣへ転送して可変機能要素に対する動作条件を実際に更新させるこ とを特徴とする半導体試験装置がある。

【００１５】 また、生成データメモリ７００は１系統若しくは所定複数系統備えることを特 徴とする上述半導体試験装置がある。 また、所定の起動信号の一態様としては、現在のデバイス試験実施中の当該可 変機能要素の設定条件での試験終了後に発生する実行開始指令ＳＴＴであること を特徴とする上述半導体試験装置がある。

【００１６】 第６図は、本考案に係る解決手段を示している。 第３に、上記課題を解決するために、半導体試験装置が備える多数チャンネル のテスタピンにはＤＵＴのＩＣピンに対する印加信号／応答信号に係る可変機能 要素（例えばドライバＤＲ、コンパレータＣＰ、終端電圧ＶＴ、定電流負荷ＩＬ ）を有し、前記可変機能要素はＤＵＴに対する試験条件を可変とする為のＤＡＣ を個々に備え、前記ＤＡＣの入力部にはコードデータをラッチ保持するラッチレ ジスタ８００Rが備えられ、ＤＡＣ補正演算装置を備え、前記ＤＡＣ補正演算装 置は制御ＣＰＵとＤＡＣとの間に仲介して備えられて個々の可変機能要素個々の 応答ばらつきを個々の補正データに基づいて所定に補正演算した演算結果データ ５００ｓを上記ＤＡＣの上記ラッチレジスタ８００Rへ供給する補正手段を備え る半導体試験装置において、 上記ラッチレジスタ８００Rの前段にバッファ用レジスタ８２０Rを備え、制御 ＣＰＵからの受信データを受けた都度、補正演算処理を実施した結果を前記バッ ファ用レジスタ８２０Rへ一時的に格納する構成を備え、所定の起動信号により 上記ラッチレジスタ８００Rへ転送更新することで上記可変機能要素へのデータ 設定に係る更新時間を短縮してデバイス試験のスループットを向上することを特 徴とする半導体試験装置がある。

【００１７】

【考案の実施の形態】

以下に本考案の実施の形態を実施例と共に図面を参照して詳細に説明する。

【００１８】 本考案について、図１と図２と図３とを参照して以下に説明する。尚、従来構 成に対応する要素は同一符号を付す。また、従来同様に、可変機能要素の種類が ７個で、テスタピンのチャンネル数が５１２チャンネルで、演算装置５００の系 統数Ｍが６４系統備える場合と仮定した具体例で以下説明する。

【００１９】 図１のＤＡＣ補正演算装置の要部構成は、従来構成要素に対して第１切替器４ １０と演算装置５００とは１系統のみ備え、生成データメモリ７００を追加した 構成である。 第１切替器４１０は１系統そなえ、テスタバスＴＢＵＳからの書込みが発生し た当該更新チャンネルの４つのレジスタ、即ち、設定データ１００ｓ、オフセッ ト補正データ２００off、ゲイン補正データ２００gain、演算モードデータ３０ ０ｓが選択信号４１０ｃにより選択されて演算装置５００の入力端へ供給する。 演算装置５００は１系統備えていて、直ちに補正演算を実行し、演算した演算 結果データ５００ｓを生成データメモリ７００へ供給する。尚、演算処理時間が ０．７μ秒であるからしてテスタバスＴＢＵＳからの連続する書込みが発生して も演算処理が遅れることは無い。但し、データ書込みの都度補正演算する為、冗 長となる演算が生じる場合があるものの、生成データメモリ７００へは目的とす る最終データが格納されるからして支障とはならない。他は従来と同様である。 従って、演算装置５００は１系統で良く、回路規模を低減できる利点が得られる 。

【００２０】 生成データメモリ７００は一時的に格納するメモリであり、６４系統備える場 合としているから、各系統は少なくとも７×５１２／６４＝５６ワードのメモリ 容量を備える。そして、演算装置５００で演算された更新チャンネルの演算結果 データ５００ｓを受けて、更新チャンネルに対応する格納アドレス信号７００ｃ を生成データメモリ７００のアドレスとして供給し、６４系統備える生成データ メモリ７００における更新チャンネルに該当する生成データメモリ７００に対し て格納信号ＷＥを供給して保存する。

【００２１】 本願に係る生成制御部９００は、第１に、テスタバスＴＢＵＳからの書込みを 常時監視していて、設定データ１００ｓ、オフセット補正データ２００off、ゲ イン補正データ２００gain、演算モードデータ３００ｓの何れかのチャンネルへ の書込みを受けたら、直ちに当該チャンネルの補正演算を実行制御する。即ち、 書込み発生により、更新データを含む当該チャンネルの選択信号４１０ｃを第１ 切替器４１０へ供給して４つのレジスタの内容を選択し、演算装置５００が前記 ４つのレジスタの内容に基づき補正演算を実施し、演算結果である演算結果デー タ５００ｓを出力する。これを生成データメモリ７００が受けて、上述したよう にして格納する。このチャンネルを更新チャンネル情報として記録メモリ９１０ へ記憶しておく。この演算動作をテスタバスＴＢＵＳからの書込みの都度実施す る。

【００２２】 第２に、生成制御部９００は上記一連の書込みが完了後に発生する実行開始指 令ＳＴＴを受けたとき、記録メモリ９１０に記憶しておいた上記更新チャンネル 情報に基づき、６４系統の生成データメモリ７００の個々に対して個別の格納ア ドレス信号７００ｃを順次供給して読み出したＤＡデータ７００ｓを出力し、第 ２切替器４２０へは個別の選択信号４２０ｃを供給して、対応するラッチレジス タ８００RへＤＡデータ７００ｓと書込みパルスＷＲとを供給してラッチレジス タを更新セットする。これを更新チャンネル情報の回数分に対して順次実施して いく。このときの転送時間は演算時間が無い為に従来比で数分の１、例えば０． １μ秒で可能である。この結果、従来よりも設定更新処理が高速にできる利点が 得られる。

【００２３】 尚、６４系統の格納アドレス信号７００ｃ、選択信号４２０ｃにおいて、前記 個別信号を供給する手法と、１系統の共通信号を供給する手法とがある。前記１ 系統の共通信号とする手法では、記録メモリ９１０に係る記憶動作が不要であり 、更新データの回数に関わらず５６ワードの昇順の格納アドレス信号７００ｃ、 選択信号４２０ｃを順番に発生する単純な制御でよい。この場合は設定更新が上 記よりかかるものの、一定転送時間で高速な５６ワード転送が完了できるので、 待ち時間が既知となりデバイス試験プログラムの待ち時間の管理が容易な利点が ある。

【００２４】 次に、図２のタイミング図を参照しながら、テスタバスＴＢＵＳからの設定書 込みから補正演算されて各ＤＡＣへセットされる迄の時系列動作を説明する。こ こでも、従来同様の条件でデバイス試験が実施されるものとし、単位試験時間を Ｔ１とし、設定書込み時間をＴ２とする。 設定書込み時間Ｔ２において、テスタバスの書込みの都度、補正演算処理が実 行（図２Ｂ参照）され、生成データメモリ７００へ一時的に保存（図２Ｃ参照） される。 そして、現在の試験条件によるデバイス試験実施の完了後に発生する実行開始 指令ＳＴＴ（図２Ｄ参照）により、生成データメモリ７００に一時的に格納され ているＤＡデータ７００ｓが読み出されて各ＤＡＣのラッチレジスタ８００Rへ 転送されて更新セットされる。この転送時間は演算処理時間が無いので短時間で 済む。この結果、次の試験条件によるデバイス試験の為の待機時間Ｔ４（図２Ｅ 、Ｆ参照）は従来比で数分の１以下の短時間で済むこととなる。従って、半導体 試験装置のスループットの向上が計れる利点が得られる。

【００２５】 尚、本考案の実現手段は、上述実施の形態に限るものではない。例えば、図１ では１系統備える具体例で示したが、実際には３５８４チャンネルもの多くの回 路は複数ボードに分散配置されることとなるので、所望により、前記分散配置す る回路実装上の都合に合わせて演算装置５００と第１切替器４１０とを少数の所 望系統備える構成としても良い。 また、上述ＤＡＣ補正演算装置の要部に対して、所望により、ＤＳＰ（Digita l Signal Processor）とメモリ素子とによる構成で実現しても良い。特に、演算 装置５００が１系統であるから、これを代替え適用することは容易である。 また、図６に示すように、各ＤＡＣの前段にバッファ用レジスタ８２０Rを備 える構成があり、この場合は生成データメモリ７００を削除し、演算装置５００ で補正演算した演算結果データ５００ｓを対応するバッファ用レジスタ８２０R へ直ちに転送するように制御し、生成制御部９００が受ける実行開始指令ＳＴＴ により１本のコピー用パルス８２０ｃをＤＡＣ群８００の全てに供給することで 、図２Ｆに示す待機時間Ｔ４をほぼゼロとするように構成しても良い。

【００２６】

【考案の効果】 本考案は、上述の説明内容から、下記に記載される効果を奏する。 上述説明したように本考案によれば、ＤＡＣ補正演算装置に対して、制御ＣＰ Ｕからの可変機能要素に対する変更データの書込みの都度、前記変更データに基 づき直ちに補正演算し、補正演算した演算結果データを一時的に格納保存してお き、実行開始指令ＳＴＴにより格納しておいた補正演算データを対応するＤＡＣ へ転送する手段を具備する構成としたことにより、補正演算時間が解消されて無 用の待機時間が大幅に低減される結果、デバイス試験のスループットが向上でき るという大きな利点が得られる。

【図面の簡単な説明】

【図１】本考案の、生成データメモリを追加したＤＡＣ
補正演算装置の原理構成図。

【図２】図１の動作を説明するタイミング図。

【図３】従来の、ＤＡＣ補正演算装置の原理構成図。

【図４】図３の動作を説明するタイミング図。

【図５】半導体試験装置の概念構成図。

【図６】本考案の、ＤＡＣ補正演算装置の他の原理構成
図。

【符号の説明】

１００ 設定データレジスタ ２００ 補正データレジスタ ３００ 生成選択レジスタ ４１０ 第１切替器 ４２０ 第２切替器 ５００ 演算装置 ６００，９００ 生成制御部 ６１０，９１０ 記録メモリ ７００ 生成データメモリ ８００ ＤＡ変換器群（ＤＡＣ群） ８００R ラッチレジスタ ８２０R バッファ用レジスタ ９８０ 受電装置 ＤＡＣ ＤＡ変換器 ＤＵＴ 被試験デバイス ＴＢＵＳ テスタバス

Claims (4)

【実用新案登録請求の範囲】
1. 【請求項１】 半導体試験装置はテスタピンに係る多数
   チャンネルの可変機能要素を備え、該可変機能要素に与
   える設定値に対する応答ばらつきがあり、この応答ばら
   つきを補正するＤＡＣ補正演算装置を制御ＣＰＵとの間
   に仲介して備え、該ＤＡＣ補正演算装置は制御ＣＰＵか
   ら書き込まれる書込みデータを受けて所定に補正演算し
   た結果を該可変機能要素へ供給する構成を備える半導体
   試験装置において、 生成データメモリを備え、制御ＣＰＵからの書込みデー
   タを受けた都度、補正演算処理を実施した結果を該生成
   データメモリへ一時的に格納する構成を備えることを特
   徴とする半導体試験装置。
2. 【請求項２】 半導体試験装置が備える多数チャンネル
   のテスタピンにはＤＵＴ（被試験デバイス）のＩＣピン
   に対する印加信号又は応答信号に係る可変機能要素を有
   し、該可変機能要素はＤＵＴに対する試験条件を可変と
   する為のＤＡＣ（ＤＡ変換器）を個々に備え、ＤＡＣ補
   正演算装置を備え、該ＤＡＣ補正演算装置は制御ＣＰＵ
   とＤＡＣとの間に仲介して備えられて個々の可変機能要
   素個々の応答ばらつきを個々の補正データに基づいて所
   定に補正演算した演算結果データを該ＤＡＣへ供給する
   補正手段を備える半導体試験装置において、 生成データメモリを備え、 ＤＡＣ補正演算装置は制御ＣＰＵからの該可変機能要素
   に係る書込みデータ（受信データと呼称）を受けた都
   度、当該受信データに対して所定の補正演算を実行し、
   演算された演算結果データを該生成データメモリの所定
   の格納位置へ一旦格納しておき、所定の起動信号による
   起動によって該生成データメモリへ格納しておいた演算
   結果データを対応する可変機能要素のＤＡＣへ転送して
   可変機能要素に対する動作条件を更新させることを特徴
   とする半導体試験装置。
3. 【請求項３】 生成データメモリは１系統若しくは所定
   複数系統備えることを特徴とする請求項２記載の半導体
   試験装置。
4. 【請求項４】 所定の起動信号は、現在のデバイス試験
   実施中の当該可変機能要素の設定条件での試験終了後に
   発生する実行開始指令ＳＴＴであることを特徴とする請
   求項２記載の半導体試験装置。