JP3036280B2 - タイマー回路 - Google Patents
タイマー回路Info
- Publication number
- JP3036280B2 JP3036280B2 JP5014033A JP1403393A JP3036280B2 JP 3036280 B2 JP3036280 B2 JP 3036280B2 JP 5014033 A JP5014033 A JP 5014033A JP 1403393 A JP1403393 A JP 1403393A JP 3036280 B2 JP3036280 B2 JP 3036280B2
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- JP
- Japan
- Prior art keywords
- timer
- resistor
- input terminal
- capacitor
- terminal
- Prior art date
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- Measurement Of Predetermined Time Intervals (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明はタイマーＩＣを用いたタ
イマー回路に関するものである。
イマー回路に関するものである。
【０００２】
【従来の技術】従来のタイマー回路は図３のように、各
端子１〜８を有する５５５型と呼ばれるタイマーＩＣ９
を備えているものである。上記各端子は、グランド端子
１、トリガ入力端子２、正論理の出力端子３、リセット
入力端子４、タイマーＩＣ９内部で発生する比較基準電
圧を出力する比較信号端子５、加えられた信号を監視し
て前記比較基準電圧に到達すると信号を出力するスレッ
ショルド入力端子６、コンデンサの電荷を放電する放電
端子７、回路電源を入力する入力端子８である。そして
１０は電源である。１１、１２はＣＲ時定数回路を構成
するコンデンサと抵抗で、設定時間に応じたものが使用
されている。１３は比較信号端子５にノイズが重畳され
ることを防止するコンデンサである。１４・１５はリセ
ット入力端子４に接続した抵抗とコンデンサで、電源１
０の投入時に誤出力が出ないようにしている。
端子１〜８を有する５５５型と呼ばれるタイマーＩＣ９
を備えているものである。上記各端子は、グランド端子
１、トリガ入力端子２、正論理の出力端子３、リセット
入力端子４、タイマーＩＣ９内部で発生する比較基準電
圧を出力する比較信号端子５、加えられた信号を監視し
て前記比較基準電圧に到達すると信号を出力するスレッ
ショルド入力端子６、コンデンサの電荷を放電する放電
端子７、回路電源を入力する入力端子８である。そして
１０は電源である。１１、１２はＣＲ時定数回路を構成
するコンデンサと抵抗で、設定時間に応じたものが使用
されている。１３は比較信号端子５にノイズが重畳され
ることを防止するコンデンサである。１４・１５はリセ
ット入力端子４に接続した抵抗とコンデンサで、電源１
０の投入時に誤出力が出ないようにしている。
【０００３】以下この構成のものの動作を図４で説明す
る。ａ・ｂ・ｃはそれぞれトリガ入力端子２、スレッシ
ョルド入力端子６、出力端子３の電圧波形を示してい
る。トリガ入力端子２にａに示しているような負論理の
パルス信号を加えると、スレッショルド入力端子６はｂ
に示しているようにコンデンサ１１の電圧の変化を監視
している。つまり、コンデンサ１１と抵抗１２の時定数
に従って変動するコンデンサ１１の電圧が、電源１０の
電圧ＶCCの２／３である比較基準電圧に達するまでの
間、ｃに示しているように出力端子３からは正論理のパ
ルスを出力しているものである。
る。ａ・ｂ・ｃはそれぞれトリガ入力端子２、スレッシ
ョルド入力端子６、出力端子３の電圧波形を示してい
る。トリガ入力端子２にａに示しているような負論理の
パルス信号を加えると、スレッショルド入力端子６はｂ
に示しているようにコンデンサ１１の電圧の変化を監視
している。つまり、コンデンサ１１と抵抗１２の時定数
に従って変動するコンデンサ１１の電圧が、電源１０の
電圧ＶCCの２／３である比較基準電圧に達するまでの
間、ｃに示しているように出力端子３からは正論理のパ
ルスを出力しているものである。
【０００４】
【発明が解決しようとする課題】しかしながら前記従来
の構成のものは、一度トリガパルスを入力すると規定時
間の間、図４のｃに示しているパルスを出力しているも
のである。つまり、誤操作によってスタートしたもので
あっても取消ができないという課題を有したものであ
る。
の構成のものは、一度トリガパルスを入力すると規定時
間の間、図４のｃに示しているパルスを出力しているも
のである。つまり、誤操作によってスタートしたもので
あっても取消ができないという課題を有したものであ
る。
【０００５】本発明はこのような従来の構成が有してい
る課題を解決しようとするもので、出力をリセットする
ことができるタイマー回路を提供することを目的として
いるものである。
る課題を解決しようとするもので、出力をリセットする
ことができるタイマー回路を提供することを目的として
いるものである。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に本発明は、負論理のトリガ入力端子と、正論理の出力
端子と、入力された信号がＬｏｗであると出力をＬｏｗ
に固定するリセット入力端子とを備えたタイマーＩＣ
と、前記タイマーＩＣの出力端子に接続した抵抗と、前
記抵抗を介して充放電されるコンデンサと、前記コンデ
ンサにアノードを接続したダイオードと、前記ダイオー
ドのカソードをエミッタに、前記タイマーＩＣのトリガ
入力端子を抵抗を介してベースに接続したＰＮＰトラン
ジスタと、前記ＰＮＰトランジスタのコレクタを抵抗を
介してベースに、前記タイマーＩＣのリセット入力端子
にコレクタを接続し、エミッタを接地したＮＰＮトラン
ジスタとよりなるタイマー回路とするものである。
に本発明は、負論理のトリガ入力端子と、正論理の出力
端子と、入力された信号がＬｏｗであると出力をＬｏｗ
に固定するリセット入力端子とを備えたタイマーＩＣ
と、前記タイマーＩＣの出力端子に接続した抵抗と、前
記抵抗を介して充放電されるコンデンサと、前記コンデ
ンサにアノードを接続したダイオードと、前記ダイオー
ドのカソードをエミッタに、前記タイマーＩＣのトリガ
入力端子を抵抗を介してベースに接続したＰＮＰトラン
ジスタと、前記ＰＮＰトランジスタのコレクタを抵抗を
介してベースに、前記タイマーＩＣのリセット入力端子
にコレクタを接続し、エミッタを接地したＮＰＮトラン
ジスタとよりなるタイマー回路とするものである。
【０００７】
【作用】ＰＮＰトランジスタおよびＮＰＮトランジスタ
の組み合わせは、タイマーＩＣの出力端子がＨｉｇｈで
あるときにトリガパルスを入力すると、２つのトランジ
スタがＯＮしてタイマーＩＣにリセットをかけるように
作用するものである。
の組み合わせは、タイマーＩＣの出力端子がＨｉｇｈで
あるときにトリガパルスを入力すると、２つのトランジ
スタがＯＮしてタイマーＩＣにリセットをかけるように
作用するものである。
【０００８】
【実施例】以下、本発明の実施例を図１・図２に基づい
て説明する。本実施例においては、従来の構成と同一部
分については同一符号を付けて説明を省略し、相違点を
中心に説明する。すなわち、リセット回路を追加したも
のであり、１６はタイマーＩＣ９の出力端子３に接続し
た抵抗、１７は抵抗１６を介して充放電されるコンデン
サ、１８はコンデンサ１７にアノードを接続したダイオ
ードである。また２０はダイオード１８のカソードをエ
ミッタに、タイマーＩＣ９のトリガ入力端子２を抵抗１
９を介してベースに接続したＰＮＰトランジスタであ
る。２２は前記ＰＮＰトランジスタ２０のコレクタを抵
抗２１を介してベースに接続し、エミッタを接地し、コ
レクタをリセット入力端子４に接続したＮＰＮトランジ
スタである。なお２３・２４は漏れ電流によるトランジ
スタの誤動作を防ぐための抵抗である。
て説明する。本実施例においては、従来の構成と同一部
分については同一符号を付けて説明を省略し、相違点を
中心に説明する。すなわち、リセット回路を追加したも
のであり、１６はタイマーＩＣ９の出力端子３に接続し
た抵抗、１７は抵抗１６を介して充放電されるコンデン
サ、１８はコンデンサ１７にアノードを接続したダイオ
ードである。また２０はダイオード１８のカソードをエ
ミッタに、タイマーＩＣ９のトリガ入力端子２を抵抗１
９を介してベースに接続したＰＮＰトランジスタであ
る。２２は前記ＰＮＰトランジスタ２０のコレクタを抵
抗２１を介してベースに接続し、エミッタを接地し、コ
レクタをリセット入力端子４に接続したＮＰＮトランジ
スタである。なお２３・２４は漏れ電流によるトランジ
スタの誤動作を防ぐための抵抗である。
【０００９】以下本実施例の動作について図２を参照に
して説明する。電源１０を入れると、タイマーＩＣ９が
動作を開始する。この状態で使用者がトリガー入力端子
２にトリガー信号を入力すると、タイマーＩＣ９は所定
時間の計時を開始し従来例で説明したように出力端子３
からは図４のｃで説明したようなパルス信号が出力され
る。つまり図２の期間Ｐのａ・ｂの電圧波形は従来例の
図４のａ・ｃで説明したタイマーＩＣ９の動作に相当し
ている。なおこのときの図２のｃ・ｄ・ｅの波形は、コ
ンデンサ１７、トランジスタ２０のコレクタ・リセット
入力端子４の電圧を示している。ここで本実施例の場合
は、誤操作に気づいて再度トリガパルスをトリガー入力
端子２に入力すると、リセットがきくものである。
して説明する。電源１０を入れると、タイマーＩＣ９が
動作を開始する。この状態で使用者がトリガー入力端子
２にトリガー信号を入力すると、タイマーＩＣ９は所定
時間の計時を開始し従来例で説明したように出力端子３
からは図４のｃで説明したようなパルス信号が出力され
る。つまり図２の期間Ｐのａ・ｂの電圧波形は従来例の
図４のａ・ｃで説明したタイマーＩＣ９の動作に相当し
ている。なおこのときの図２のｃ・ｄ・ｅの波形は、コ
ンデンサ１７、トランジスタ２０のコレクタ・リセット
入力端子４の電圧を示している。ここで本実施例の場合
は、誤操作に気づいて再度トリガパルスをトリガー入力
端子２に入力すると、リセットがきくものである。
【００１０】つまり、使用者が時刻Ｑ1に、つまり出力
端子３がＨｉｇｈの間に再びトリガパルスを入力したと
する。トリガパルスが入力されると、ＰＮＰトランジス
タ２０がＯＮとなり、従ってＮＰＮトランジスタ２２も
ＯＮとなる。ＮＰＮトランジスタ２２がＯＮとなると、
コンデンサ１５が放電され、図２のｅで示すようにコン
デンサ１５の電位は低下してくる。時刻Ｑ2において、
コンデンサ１５の電位がタイマーＩＣ９のリセット電位
Ｖリセットを下回ると、出力端子３の信号は図２のｂに示し
ているようにＬｏｗとなる。このためコンデンサ１７の
電荷は抵抗１６を介して放電され、図２のｃに示してい
るように徐々に低下する。このときＰＮＰトランジスタ
２０のエミッタの電圧は、コンデンサ１７の電位よりも
ダイオード１８の順方向電圧ＶFだけ低い電圧となり、
従ってＮＰＮトランジスタ２２はＯＮし続ける。つまり
リセット入力端子４はグランド電位を保持している。時
刻Ｑ3に図２のａに示しているようにトリガパルスが無
くなると、ＰＮＰトランジスタ２０・ＮＰＮトランジス
タ２２はＯＦＦとなる。従ってコンデンサ１５は、抵抗
１４を介して再び充電され、リセット入力端子４の電位
は上昇してくる。つまり、次のトリガパルスが受け付け
られる最初の状態に戻るものである。
端子３がＨｉｇｈの間に再びトリガパルスを入力したと
する。トリガパルスが入力されると、ＰＮＰトランジス
タ２０がＯＮとなり、従ってＮＰＮトランジスタ２２も
ＯＮとなる。ＮＰＮトランジスタ２２がＯＮとなると、
コンデンサ１５が放電され、図２のｅで示すようにコン
デンサ１５の電位は低下してくる。時刻Ｑ2において、
コンデンサ１５の電位がタイマーＩＣ９のリセット電位
Ｖリセットを下回ると、出力端子３の信号は図２のｂに示し
ているようにＬｏｗとなる。このためコンデンサ１７の
電荷は抵抗１６を介して放電され、図２のｃに示してい
るように徐々に低下する。このときＰＮＰトランジスタ
２０のエミッタの電圧は、コンデンサ１７の電位よりも
ダイオード１８の順方向電圧ＶFだけ低い電圧となり、
従ってＮＰＮトランジスタ２２はＯＮし続ける。つまり
リセット入力端子４はグランド電位を保持している。時
刻Ｑ3に図２のａに示しているようにトリガパルスが無
くなると、ＰＮＰトランジスタ２０・ＮＰＮトランジス
タ２２はＯＦＦとなる。従ってコンデンサ１５は、抵抗
１４を介して再び充電され、リセット入力端子４の電位
は上昇してくる。つまり、次のトリガパルスが受け付け
られる最初の状態に戻るものである。
【００１１】
【発明の効果】以上のように本発明は、負論理のトリガ
入力端子と、正論理の出力端子と、入力された信号がＬ
ｏｗであると出力をＬｏｗに固定するリセット入力端子
とを備えたタイマーＩＣと、前記タイマーＩＣの出力端
子に接続した抵抗と、前記抵抗を介して充放電されるコ
ンデンサと、前記コンデンサにアノードを接続したダイ
オードと、前記ダイオードのカソードをエミッタに、前
記タイマーＩＣのトリガ入力端子を抵抗を介してベース
に接続したＰＮＰトランジスタと、前記ＰＮＰトランジ
スタのコレクタを抵抗を介してベースに、前記タイマー
ＩＣのリセット入力端子にコレクタを接続し、エミッタ
を接地したＮＰＮトランジスタとよりなる構成としたも
ので、誤操作等に気づいて再びトリガパルスを入力する
と出力がリセットできるタイマー回路を提供するもので
ある。
入力端子と、正論理の出力端子と、入力された信号がＬ
ｏｗであると出力をＬｏｗに固定するリセット入力端子
とを備えたタイマーＩＣと、前記タイマーＩＣの出力端
子に接続した抵抗と、前記抵抗を介して充放電されるコ
ンデンサと、前記コンデンサにアノードを接続したダイ
オードと、前記ダイオードのカソードをエミッタに、前
記タイマーＩＣのトリガ入力端子を抵抗を介してベース
に接続したＰＮＰトランジスタと、前記ＰＮＰトランジ
スタのコレクタを抵抗を介してベースに、前記タイマー
ＩＣのリセット入力端子にコレクタを接続し、エミッタ
を接地したＮＰＮトランジスタとよりなる構成としたも
ので、誤操作等に気づいて再びトリガパルスを入力する
と出力がリセットできるタイマー回路を提供するもので
ある。
【図１】本発明の一実施例を示すタイマー回路の回路図
【図２】同各部の電圧波形を示す図
【図３】従来のタイマー回路を示す回路図
【図４】同各部の電圧波形を示す図
９ タイマーＩＣ １６・１９・２１・２３ 抵抗 １７ コンデンサ １８ ダイオード ２０ ＰＮＰトランジスタ ２２ ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 3/00 301
Claims (1)
- 【請求項１】 負論理のトリガ入力端子と、正論理の出
力端子と、入力された信号がＬｏｗであると出力をＬｏ
ｗに固定するリセット入力端子とを備えたタイマーＩＣ
と、前記タイマーＩＣの出力端子に接続した抵抗と、前
記抵抗を介して充放電されるコンデンサと、前記コンデ
ンサにアノードを接続したダイオードと、前記ダイオー
ドのカソードをエミッタに、前記タイマーＩＣのトリガ
入力端子を抵抗を介してベースに接続したＰＮＰトラン
ジスタと、前記ＰＮＰトランジスタのコレクタを抵抗を
介してベースに、前記タイマーＩＣのリセット入力端子
にコレクタを接続し、エミッタを接地したＮＰＮトラン
ジスタとよりなるタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014033A JP3036280B2 (ja) | 1993-01-29 | 1993-01-29 | タイマー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014033A JP3036280B2 (ja) | 1993-01-29 | 1993-01-29 | タイマー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06230149A JPH06230149A (ja) | 1994-08-19 |
| JP3036280B2 true JP3036280B2 (ja) | 2000-04-24 |
Family
ID=11849840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014033A Expired - Fee Related JP3036280B2 (ja) | 1993-01-29 | 1993-01-29 | タイマー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036280B2 (ja) |
-
1993
- 1993-01-29 JP JP5014033A patent/JP3036280B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06230149A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |