JP3022731B2 - Adders and subtractors - Google Patents

Adders and subtractors

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JP3022731B2 JP19284494A JP19284494A JP3022731B2 JP 3022731 B2 JP3022731 B2 JP 3022731B2 JP 19284494 A JP19284494 A JP 19284494A JP 19284494 A JP19284494 A JP 19284494A JP 3022731 B2 JP3022731 B2 JP 3022731B2
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克治 木村
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日本電気株式会社
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、2つのアナログ信号を加算及び減算する加算器及び減算器に係り、特に半導体集積回路上に形成されるバイポーラトランジスタ及びM The present invention relates to relates to the adder and the subtractor for adding and subtracting the two analog signals, bipolar transistor and M is particularly formed on a semiconductor integrated circuit
OSトランジスタで構成される加算器及び減算器に関する。 Adders and subtractors about composed OS transistor.

【0002】 [0002]

【従来の技術】アナログ信号処理においては、加算器と減算器は欠くことのできないファンクション・ブロックであるが、近時集積回路の超微細化が進み、それに伴い集積回路の電源電圧も5Vから3.3Vあるいは3Vへと低電圧化してきており、低電圧回路技術の必要性が一層高まってきている。 BACKGROUND OF THE INVENTION In analog signal processing, but the adder and subtractor is a function block indispensable proceeds ultra miniaturization of recent integrated circuits, from 5V supply voltage of the integrated circuit with it 3 .3V or to 3V has been low voltage, the need for low-voltage circuit technology is increasing more.

【0003】また、CMOSプロセスは、LSI化に最適のプロセスとして広く認められるようになってきているので、CMOSプロセスでマルチプライヤを実現するための回路技術が求められている。 [0003], CMOS process, since it has become widely accepted as the best process in an LSI, circuit technology for realizing multiplier in CMOS process is required.

【0004】 [0004]

【発明が解決しようとする課題】そこで、本発明者(木村)は、低電圧動作が可能で、かつ、直線性の良い入力電圧範囲を広くできる加算器及び減算器を提案した(特開平3−210683号公報)。 [SUMMARY OF THE INVENTION Therefore, the present inventor (Kimura) is capable low voltage operation, and proposed an adder and a subtractor widely good input voltage range of linearity (JP 3 -210,683 JP). このものは、図5(加算器)及び図6(減算器)に示すように、2組の差動対の出力電流が加算または減算されるように出力端を共通接続する構成であるが、2組の差動対を用いた加算器及び減算器として更に異なる構成のものが得られることを知見した。 This material, as shown in FIG. 5 (adders) and 6 (subtractor), the output current of the two sets of differential pairs are configured to commonly connecting the output terminal to be added or subtracted, Furthermore the different configurations that as an adder and a subtractor using two sets of differential pairs is found that is obtained.

【0005】本発明は、このような知見に基づきなされたもので、その目的は、低電圧動作が可能で、かつ、直線性の良い入力電圧範囲を広くできる加算器及び減算器を提供することにある。 [0005] The present invention has been made based on such findings, that the object, provides low voltage operation, and to provide an adder and a subtractor widely good input voltage range of linearity It is in.

【0006】 [0006]

【課題を解決するための手段】 前記目的を達成するために、本発明の加算器および減算器は次の如き構成を有する。 To achieve SUMMARY OF for the] said object, adders and subtractors of the present invention has the following such configuration. すなわち、第1発明の加算器は、第1の入力電圧の半分の第1の信号が差動入力する第1のバイポーラトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のバイポーラトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の4つのバイポーラトランジスタのエミッタが共通接続されると共に、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において同極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対を構成することを特徴とするものである。 That is, the adder of the first invention comprises a first bipolar transistor pair half the first signal of the first input voltage is inputted differential, half a second signal of a second input voltage differential a second bipolar transistor pair input, and a common current source which drives them, provided with, together with the emitter of the first bipolar transistor pair and four bipolar transistors of the second bipolar transistor pair are commonly connected , the collector of the transistors on the side of the same polarity signals between each other the first bipolar transistor pair and a second bipolar transistor pairs are inputted are commonly connected, those characterized that you configure the differential output pair it is.

【0007】第2発明の減算器は、第1の入力電圧の半分の第1の信号が差動入力する第1のバイポーラトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のバイポーラトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の4つのバイポーラトランジスタのエミッタが共通接続されると共に、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において逆極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対を構成することを特徴とするものである。 [0007] subtractor of the second invention comprises a first bipolar transistor pair half the first signal of the first input voltage is inputted differential, half a second signal of a second input voltage difference a second bipolar transistor pair kinematic input, and a common current source which drives them, with the emitter of the first bipolar transistor pair and four bipolar transistors of the second bipolar transistor pair are commonly connected together, the collector of the transistors on the side opposite polarity signals between each other the first bipolar transistor pair and a second bipolar transistor pair inputs are connected in common, characterized that you configure the differential output pair it is intended.

【0008】第3発明の加算器は、第1の入力電圧の半分の第1の信号が差動入力する第1のMOSトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のMOSトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のMOSトランジスタ対と第2のMOSトランジスタ対の4つのMOSトランジスタのエミッタが共通接続されると共に、第1のM [0008] Adder third invention comprises a first MOS transistor pair half the first signal of the first input voltage is inputted differential, half a second signal of a second input voltage difference a second MOS transistor pair of dynamic input, and a common current source which drives them wherein the first MOS transistor pair and the emitter of the four MOS transistors of the second MOS transistor pair are connected in common together, the first of the M
OSトランジスタ対と第2のMOSトランジスタ対の相互間において同極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対を構成することを特徴とするものである。 Collectors each other OS transistor pair and the side of the transistor the same polarity signals between each other the second MOS transistor pair is input is commonly connected and is characterized that you configure the differential output pair.

【0009】第4発明の減算器は、第1の入力電圧の半分の第1の信号が差動入力する第1のMOSトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のMOSトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のMOSトランジスタ対と第2のMOSトランジスタ対の4つのMOSトランジスタのエミッタが共通接続されると共に、第1のM [0009] subtractor of the fourth aspect of the present invention includes a first MOS transistor pair half the first signal of the first input voltage is inputted differential, half a second signal of a second input voltage difference a second MOS transistor pair of dynamic input, and a common current source which drives them wherein the first MOS transistor pair and the emitter of the four MOS transistors of the second MOS transistor pair are connected in common together, the first of the M
OSトランジスタ対と第2のMOSトランジスタ対の相互間において逆極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対を構成することを特徴とするものである。 Collectors each other OS transistor pair and the side of the transistor opposite polarity signal is input between each other the second MOS transistor pair are connected in common and is characterized that you configure the differential output pair.

【0010】 [0010]

【作用】次に、前記の如く構成される本発明の加算器及び減算器の作用を説明する。 [Action] Next, the operation of the adder and the subtracter of the present invention the as configured. 本発明では、2組のトランジスタ対を構成する4個のトランジスタのエミッタまたはソースが共通接続され、共通の電流源で駆動されるクァドリテールセルにおいて、2組のトランジスタ対それぞれのベース間またはゲート間に第1の信号と第2の信号を差動入力し、出力対を出力電流が加算または減算されるようにコレクタまたはドレインを共通接続して加算器及び減算器を構成する。 In the present invention, two pairs of four transistors emitter or source of which constitutes the transistor pair are commonly connected, the quadritail cells that are driven by a common current source, two sets of transistor pairs each base or between the gate the first and second signals inputted differential between the output current and output pairs constitute the adder and the subtracter connected in common collector or drain as addition or subtraction.

【0011】従って、直線性の良い入力電圧範囲を広くできる。 [0011] Therefore, a wide good input voltage range of linearity. また、2組のトランジスタ対は横一列配置となるので、低電圧動作が可能である。 Further, the two sets of transistor pairs so a horizontal row arrangement, it is possible low-voltage operation.

【0012】 [0012]

【実施例】以下、本発明の実施例を図面を参照して説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings. 図1は、本発明の第1実施例に係る加算器を示す。 Figure 1 shows an adder according to a first embodiment of the present invention. この加算器は、バイポーラトランジスタで構成されるもので、第1の信号(電圧V 1 )が差動入力する第1 The adder those composed of bipolar transistors, first the first signal (voltage V 1) is input differential
のバイポーラトランジスタ対(Q1、Q2)と第2の信号が差動入力する第2のバイポーラトランジスタ対(Q Of the bipolar transistor pair (Q1, Q2) and a second bipolar transistor pair second signal is input differential (Q
3、Q4)とそれらを駆動する共通の電流源I 0とを備える。 3, Q4) and comprises a common current source I 0 which drives them.

【0013】第1のバイポーラトランジスタ対(Q1、 [0013] The first bipolar transistor pair (Q1,
Q2)では、ある直流電圧(V R )を基準に正極性の入力電圧(V 1 /2)がQ1のベースに印加され、負極性の入力電圧(−V 1 /2)がQ2のベースに印加される。 In Q2), on the basis of the certain direct current voltage (V R) positive polarity of the input voltage (V 1/2) is applied to the base of Q1, the base of the negative polarity of the input voltage (-V 1/2) is Q2 It applied. 同様に、第2のバイポーラトランジスタ対(Q3、 Similarly, the second bipolar transistor pair (Q3,
Q4)では、ある直流電圧(V R )を基準に正極性の入力電圧(V 1 /2)がQ3のベースに印加され、負極性の入力電圧(−V 1 /2)がQ4のベースに印加される。 In Q4), is applied to a base of the DC voltage (V R) reference to the positive polarity of the input voltage (V 1/2) is Q3, the base of the negative polarity of the input voltage (-V 1/2) is Q4 It applied.

【0014】そして、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において同極性の信号が入力する側のトランジスタ(Q1とQ [0014] Then, a first bipolar transistor pair and the side of the transistor the same polarity signal is input between each other the second bipolar transistor pair (Q1 Q
3)、同(Q2とQ4)のコレクタ同士が共通接続され、差動出力対を構成する。 3), the collector between the same (Q2 and Q4) are connected in common to form a differential output pair.

【0015】素子間の整合性は良いと仮定し、ベース幅変調を無視すれば、4つのトランジスタ(Q1、Q2、 The consistency between elements is assumed to be, neglecting base width modulation, four transistors (Q1, Q2,
Q3、Q4)が1つの定電流源I 0で駆動されるクァドリテールセルを構成する各トランジスタのコレクタ電流(I C1 、I C2 、I C3 、I C4 )は数式1で表される。 Q3, Q4) the collector current of each transistor constitutes the quadritail cells driven by one constant current source I 0 (I C1, I C2 , I C3, I C4) is expressed by Equation 1. 但し、数式1において、I Sはトランジスタの飽和電流、 However, in Equation 1, I S is the saturation current of the transistor,
Rは入力信号の直流電圧、V Aはクァドリテールセルの共通エミッタ電圧である。 V R is the DC voltage of the input signal, the V A is the common emitter voltage of quadritail cell. また、V Tは熱電圧であって、ボルツマン定数kと絶対温度Tと単位電子電荷qとを用いて、V T =kT/qと表される。 Also, the V T a thermal voltage, by using the Boltzmann constant k and absolute temperature T and the charge of an electron q, expressed as V T = kT / q.

【0016】 [0016]

【数1】 [Number 1]

【0017】また、当該クァドリテールセルのテール電流は、数式2で表されるので、コレクタ電流の式に含まれる共通項I S exp{(V R −V A )/V T }は、数式1と数式2を解いて数式3となる。 Further, the tail current of the quadritail cell, so be expressed by Equation 2, the common term I S exp included in the formula of the collector current {(V R -V A) / V T} is formula the equation (3) by solving the 1 and formula 2. なお、数式2において、αは直流電流増幅率である。 Note that in Equation 2, alpha is a DC current gain.

【0018】 [0018]

【数2】I C1 +I C2 +I C3 +I C4 =α F0 [Number 2] I C1 + I C2 + I C3 + I C4 = α F I 0

【0019】 [0019]

【数3】 [Number 3]

【0020】従って、バイポーラ加算器の差動出力電流ΔI + {=(I C1 +I C3 )−(I C2 +I C4 )}は数式4 [0020] Therefore, the differential output current ΔI + {= (I C1 + I C3) - (I C2 + I C4)} bipolar adder Equation 4
で示される。 In shown.

【0021】 [0021]

【数4】 [Number 4]

【0022】数式4から解るように、このバイポーラ加算器では、2信号の和電圧に対して、4V Tで規格化されており、整合差動対のそれに対して2倍大きくなっている。 [0022] As can be seen from Equation 4, in this bipolar adder, with respect to the sum voltage of the two signals, is standardized by 4V T, which is twice as large with respect to that of the alignment differential pair. 従って、比較的直線性の良い加算器が得られる。 Thus, a relatively linear good adder is obtained.

【0023】次に、図2は、本発明の第2実施例に係る減算器を示す。 Next, FIG. 2 shows a subtractor according to a second embodiment of the present invention. この減算器は、バイポーラトランジスタで構成されるもので、第1の信号(電圧V 1 )が差動入力する第1のバイポーラトランジスタ対(Q1、Q2) The subtractor, those composed of bipolar transistors, the first bipolar transistor pair first signal (voltage V 1) is inputted differential (Q1, Q2)
と第2の信号が差動入力する第2のバイポーラトランジスタ対(Q3、Q4)とそれらを駆動する共通の電流源I 0とを備える。 When and a common current source I 0 second signal for driving them and the second bipolar transistor pair input differential (Q3, Q4).

【0024】第1のバイポーラトランジスタ対(Q1、 [0024] The first bipolar transistor pair (Q1,
Q2)では、ある直流電圧(V R )を基準に正極性の入力電圧(V 1 /2)がQ1のベースに印加され、負極性の入力電圧(−V 1 /2)がQ2のベースに印加される。 In Q2), on the basis of the certain direct current voltage (V R) positive polarity of the input voltage (V 1/2) is applied to the base of Q1, the base of the negative polarity of the input voltage (-V 1/2) is Q2 It applied. 同様に、第2のバイポーラトランジスタ対(Q3、 Similarly, the second bipolar transistor pair (Q3,
Q4)では、ある直流電圧(V R )を基準に正極性の入力電圧(V 1 /2)がQ3のベースに印加され、負極性の入力電圧(−V 1 /2)がQ4のベースに印加される。 In Q4), is applied to a base of the DC voltage (V R) reference to the positive polarity of the input voltage (V 1/2) is Q3, the base of the negative polarity of the input voltage (-V 1/2) is Q4 It applied.

【0025】そして、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において逆極性の信号が入力する側のトランジスタ(Q1とQ [0025] Then, a first bipolar transistor pair and the side of the transistor opposite polarity signal is input between each other the second bipolar transistor pair (Q1 Q
4)、同(Q2とQ3)のコレクタ同士が共通接続され、差動出力対を構成する。 4), the collector between the same (Q2 and Q3) are commonly connected to form a differential output pair.

【0026】このバイポーラ減算器の差動出力電流ΔI [0026] The differential output current ΔI of this bipolar subtractor
- {=(I C1 +I C4 )−(I C2 +I C3 )}は、上述した結果を用いて数式5で示され、同様に比較的直線性の良い減算器が得られる。 - {= (I C1 + I C4) - (I C2 + I C3)} is represented by Equation 5 using the results described above, similarly relatively linear good subtractor is obtained.

【0027】 [0027]

【数5】 [Number 5]

【0028】次に、図3は、本発明の第3実施例に係る加算器を示す。 Next, FIG. 3 illustrates an adder according to a third embodiment of the present invention. この加算器は、第1実施例のバイポーラトランジスタをMOSトランジスタで置換したMOS加算器である。 The adder is a MOS adder substituted bipolar transistor of the first embodiment in the MOS transistor.

【0029】同一チップ上では素子間の整合性は良いと仮定し、ゲート幅変調と基板効果を無視すると、飽和領域で動作するMOSトランジスタのドレイン電流とゲート・ソース間電圧との関係が2乗則に従うものとすれば、クァドリテールセルを構成する各MOSトランジスタのドレイン電流(I D1 、I D2 、I D3 、I D4 )は、数式6、数式7、数式8、数式9で示される。 The consistency between elements on the same chip is assumed to be, ignoring the gate width modulation and body effect, the square relationship between the drain current and the gate-source voltage of the MOS transistor operating in the saturation region Assuming according to law, the drain current of the MOS transistors constituting the quadritail cell (I D1, I D2, I D3, I D4) is equation 6, equation 7, equation 8, as shown in equation 9. 但し、数式6 However, Equation (6)
〜数式9において、βはトランスコンダクタンス・パラメータであり、キャリアの実効モビリティμ、単位面積当たりのゲート酸化膜容量C OX 、ゲート幅W、ゲート長Lとして、β=μ(C OX /2)(W/L)である。 In ~ Equation 9, beta is the transconductance parameter, the effective mobility mu of carrier, a gate oxide film capacitance C OX per unit area, the gate width W, as the gate length L, β = μ (C OX / 2) ( W, which is the / L). また、V Aはクァドリテールセルの共通ソース電圧、V TH In addition, V A common source voltage of quadritail cell, V TH
はスレッショルド電圧である。 It is a threshold voltage.

【0030】 [0030]

【数6】 [6]

【0031】 [0031]

【数7】 [Equation 7]

【0032】 [0032]

【数8】 [Equation 8]

【0033】 [0033]

【数9】 [Equation 9]

【0034】また、テール電流は、数式10で表せる。 [0034] In addition, the tail current can be expressed by Equation 10.

【0035】 [0035]

【数10】I D1 +I D2 +I D3 +I D4 =I 0 Equation 10] I D1 + I D2 + I D3 + I D4 = I 0

【0036】数式6〜数式10を解くと、MOS加算器の差動出力電流ΔI + {=(I D1 +I D4 )−(I D2 +I [0036] Solving Equation 6 Equation 10, the differential output current of the MOS adder ΔI + {= (I D1 + I D4) - (I D2 + I
D3 )}は、数式11と表せる。 D3)} is expressed as Equation 11.

【0037】 [0037]

【数11】 [Number 11]

【0038】数式11から、バイポーラ加算器と同様に、比較的直線性の良い加算器となっていることが解る。 [0038] From Equation 11, as with bipolar adder, it can be seen that has a relatively linear good adder.

【0039】次に、図4は、本発明の第4実施例に係る減算器を示す。 Next, FIG. 4 shows a subtractor according to a fourth embodiment of the present invention. この減算器は、第2実施例のバイポーラトランジスタをMOSトランジスタで置換したMOS減算器である。 The subtractor is MOS subtracter obtained by replacing the bipolar transistors of the second embodiment in the MOS transistor.

【0040】このMOS減算器の差動出力電流ΔI - The differential output current ΔI of the MOS subtractor -
{=(I D1 +I D3 )−(I D2 +I D4 )}は、数式12と表せる。 {= (I D1 + I D3 ) - (I D2 + I D4)} is expressed as Equation 12. バイポーラ減算器と同様に、比較的直線性の良い減算器となっていることが解る。 Like the bipolar subtracter, it can be seen that has a relatively linear good subtractor.

【0041】 [0041]

【数12】 [Number 12]

【0042】なお、2組の差動対は横一列配置となるので、低電圧動作が可能であることが理解できる。 [0042] Incidentally, the two sets of differential pairs because the horizontal row arrangement, it can be seen that the low-voltage operation is possible.

【0043】 [0043]

【発明の効果】以上説明したように、本発明の加算器及び減算器は、2組のトランジスタ対を構成する4個のトランジスタのエミッタまたはソースが共通接続され、共通の電流源で駆動されるクァドリテールセルにおいて、 As described above, according to the present invention, adders and subtractors of the present invention, four transistors emitter or source of which constitutes the two sets of transistor pairs are connected in common and are driven by a common current source in quadritail cell,
2組のトランジスタ対それぞれのベース間またはゲート間に第1の信号と第2の信号を差動入力し、出力対を出力電流が加算または減算されるようにコレクタまたはドレインを共通接続して加算器及び減算器を構成する。 The first and second signals inputted differential between the two transistor pairs each base or between the gate, summed connected in common collector or drain so that the output current is added or subtracted output pair constituting the vessel and a subtractor. 従って、直線性の良い入力電圧範囲を広くでき、かつ、低電圧動作が可能な加算器及び減算器を提供できる効果がある。 Therefore, so it is possible to increase the good input voltage range of linearity, and the effect capable of providing a possible low voltage operation adders and subtractors.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例に係るバイポーラ加算器の回路図である。 1 is a circuit diagram of a bipolar adder according to a first embodiment of the present invention.

【図2】本発明の第2実施例に係るバイポーラ減算器の回路図である。 2 is a circuit diagram of a bipolar subtractor according to a second embodiment of the present invention.

【図3】本発明の第3実施例に係るMOS加算器の回路図である。 3 is a circuit diagram of a MOS adder according to a third embodiment of the present invention.

【図4】本発明の第4実施例に係るMOS減算器の回路図である。 4 is a circuit diagram of a MOS subtractor according to a fourth embodiment of the present invention.

【図5】従来のMOS加算器の回路図である。 5 is a circuit diagram of a conventional MOS adder.

【図6】従来のMOS減算器の回路図である。 6 is a circuit diagram of a conventional MOS subtractor.

【符号の説明】 DESCRIPTION OF SYMBOLS

0定電流源 M1〜M4 MOSトランジスタ Q1〜Q4 バイポーラトランジスタ I 0 constant current source M1~M4 MOS transistor Q1~Q4 bipolar transistor

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 第1の入力電圧の半分の第1の信号が差動入力する第1のバイポーラトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のバイポーラトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の4つのバイポーラトランジスタのエミッタが共通接続されると共に、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において同極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対 1. A a first bipolar transistor pair half the first signal of the first input voltage is inputted differential, second half second signal of the second input voltage is inputted differential a bipolar transistor pair, and a common current source which drives them, provided with, together with the emitter of the first bipolar transistor pair and four bipolar transistors of the second bipolar transistor pair are commonly connected, a first bipolar the collector of the transistors on the side of the same polarity signal between the transistor pair and the cross of the second bipolar transistor pairs are inputted are commonly connected, the differential output pair
    を構成することを特徴とする加算器。 Adder characterized that you configure.
  2. 【請求項2】 第1の入力電圧の半分の第1の信号が差動入力する第1のバイポーラトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のバイポーラトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の4つのバイポーラトランジスタのエミッタが共通接続されると共に、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において逆極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対 Wherein a first bipolar transistor pair half the first signal of the first input voltage is inputted differential, second half second signal of the second input voltage is inputted differential a bipolar transistor pair, and a common current source which drives them, provided with, together with the emitter of the first bipolar transistor pair and four bipolar transistors of the second bipolar transistor pair are commonly connected, a first bipolar the collector of the transistors on the side opposite polarity signals between each other pair of transistors and the second bipolar transistor pairs are inputted are commonly connected, the differential output pair
    を構成することを特徴とする減算器。 Subtractor characterized that you configure.
  3. 【請求項3】 第1の入力電圧の半分の第1の信号が差動入力する第1のMOSトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のMOSトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のMOSトランジスタ対と第2のMOS 3. A first MOS transistor pair half the first signal of the first input voltage is inputted differential, second half second signal of the second input voltage is inputted differential a MOS transistor pair, and a common current source which drives them wherein the first MOS transistor pair and a second MOS
    トランジスタ対の4つのMOSトランジスタのエミッタが共通接続されると共に、第1のMOSトランジスタ対と第2のMOSトランジスタ対の相互間において同極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対を構成することを特徴とする加算器。 The emitter of the four MOS transistors of the transistor pair are commonly connected, the collector of the transistors on the side of the first MOS transistor pair having the same polarity signals between each other the second MOS transistor pair is input is commonly connected adder characterized that you configure the differential output pair.
  4. 【請求項4】 第1の入力電圧の半分の第1の信号が差動入力する第1のMOSトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のMOSトランジスタ対と、それらを駆動する共通の電流源と、を備え、前記第1のMOSトランジスタ対と第2のMOS 4. A first MOS transistor pair half the first signal of the first input voltage is inputted differential, second half second signal of the second input voltage is inputted differential a MOS transistor pair, and a common current source which drives them wherein the first MOS transistor pair and a second MOS
    トランジスタ対の4つのMOSトランジスタのエミッタが共通接続されると共に、第1のMOSトランジスタ対と第2のMOSトランジスタ対の相互間において逆極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され、差動出力対を構成することを特徴とする減算器。 The emitter of the four MOS transistors of the transistor pair are commonly connected, the collector of the transistors of the first MOS transistor pair and the side opposite polarity signals between each other the second MOS transistor pair is input is commonly connected subtractor characterized that you configure the differential output pair.
  5. 【請求項5】 第1の入力電圧の半分の第1の信号が差動入力する第1のバイポーラトランジスタ対と、第2の入力電圧の半分の第2の信号が差動入力する第2のバイポーラトランジスタ対と、それらを駆動する共通の電流源と、のみから構成され、前記第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の4つのバイポーラトランジスタのエミッタが共通接続されると共に、第1のバイポーラトランジスタ対と第2のバイポーラトランジスタ対の相互間において同極性の信号が入力する側のトランジスタのコレクタ同士が共通接続され 5. A first bipolar transistor pair half the first signal of the first input voltage is inputted differential, second half second signal of the second input voltage is inputted differential a bipolar transistor pair, and a common current source which drives them consists only, with the emitter is commonly connected to the first bipolar transistor pair and four bipolar transistors of the second bipolar transistor pair, the first collectors each other of the bipolar transistor pair and the side of the transistor the same polarity signal is input between each other the second bipolar transistor pairs are connected in common,
    差動出力対を構成することを特徴とする加算器。 Adder characterized that you configure the differential output pair.
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