JP3533747B2 - Multiplier - Google Patents

Multiplier

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JP3533747B2
JP3533747B2 JP7835295A JP7835295A JP3533747B2 JP 3533747 B2 JP3533747 B2 JP 3533747B2 JP 7835295 A JP7835295 A JP 7835295A JP 7835295 A JP7835295 A JP 7835295A JP 3533747 B2 JP3533747 B2 JP 3533747B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、２つのアナログ信号を
乗算するマルチプライヤに関し、特に半導体集積回路上
に形成されるバイポーラトランジスタやＭＯＳトランジ
スタで構成されるマルチプライヤに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplier for multiplying two analog signals, and more particularly to a multiplier composed of bipolar transistors and MOS transistors formed on a semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】アナログ信号処理においては、マルチプ
ライヤは欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。その際に直線性の良い入力電圧範
囲は広いことが望まれる。2. Description of the Related Art In analog signal processing, a multiplier is an indispensable function block. Recently, however, integrated circuits have become more and more miniaturized, and accordingly, the power supply voltage of the integrated circuits has increased from 5V to 3.3V. The voltage has been reduced to 3V, and the need for low-voltage circuit technology is increasing. At this time, it is desired that the input voltage range with good linearity is wide.

【０００３】ここに、周知のギルバート・マルチプライ
ヤは、バイポーラトランジスタで構成されるが、電源電
圧の低減に対応できる構成ではないので、ギルバート・
マルチプライヤに代わり得る低電圧動作可能なバイポー
ラ・マルチプライヤが求められている。Here, the well-known Gilbert multiplier is composed of bipolar transistors, but since it is not a structure capable of coping with the reduction of the power supply voltage, Gilbert
There is a need for a low-voltage operable bipolar multiplier that can replace the multiplier.

【０００４】また、ＣＭＯＳプロセスは、ＬＳＩ化に最
適のプロセス技術として広く認められるようになってき
ているので、ＣＭＯＳプロセスでマルチプライヤを実現
するための回路技術が求められている。Further, since the CMOS process has been widely recognized as an optimum process technology for making into an LSI, a circuit technology for realizing a multiplier in the CMOS process is required.

【０００５】かかる観点から、本発明者は、低電圧動作
可能なマルチプライヤを各種開発し、先に出願等してい
る（図５２、図５５、図５８）。本発明者が提案したマ
ルチプライヤは、２つの信号の和信号の２乗と差信号の
２乗との差をとれば２つの信号の積の項が得られる点に
着目し、２つの２乗回路を設けるが、その２乗回路の２
組をいわば横一列となるような配置にし、同一の電源電
圧で動作するようにしたものである。From this point of view, the present inventor has developed various kinds of multipliers capable of operating at a low voltage, and has previously filed an application (FIGS. 52, 55, 58). The multiplier proposed by the present inventor focuses on the fact that the product term of two signals is obtained by taking the difference between the square of the sum signal of the two signals and the square of the difference signal. Circuit is provided, but 2 of the square circuit
The sets are arranged in a horizontal row, so to speak, so that they operate at the same power supply voltage.

【０００６】なお、積の項に現れる定数４を１にすべく
動作させるので、「クオータ・スクエア・マルチプライ
ヤ」と称することとしている。図５２は、特開平５−９
４５５２号公報における図２に示すバイポーラ・マルチ
プライヤであり、２つの２乗回路は、それぞれエミッタ
サイズが異なるトランジスタで構成される不平衡差動対
の２組で構成される。伝達特性を図５３に、トランスコ
ンダクタンス特性を図５４にそれぞれ示してある。Since the constant 4 appearing in the product term is operated so as to be 1, it is called "quarter square multiplier". FIG. 52 shows Japanese Patent Laid-Open No. 5-9
In the bipolar multiplier shown in FIG. 2 of Japanese Patent No. 4552, two squaring circuits are composed of two sets of unbalanced differential pairs composed of transistors having different emitter sizes. The transfer characteristics are shown in FIG. 53, and the transconductance characteristics are shown in FIG. 54.

【０００７】図５５は、特開平４−３４６７３号公報
（ＵＳ．Ｐａｔｅｎｔ Ｎｏ．５１０７１５０）に開示
される図２を整理して示したＭＯＳマルチプライヤであ
り、２つの２乗回路は、それぞれ能力｛ゲート幅Ｗとゲ
ート長Ｌとの比（Ｗ／Ｌ）｝が異なるトランジスタで構
成される不平衡差動対の２組で構成される。伝達特性を
図５６に、トランスコンダクタンス特性を図５７にそれ
ぞれ示してある。FIG. 55 is a MOS multiplier which shows the arrangement of FIG. 2 disclosed in Japanese Unexamined Patent Publication No. 4-34673 (US Pat. No. 5107150), in which two square circuits each have a capability { It is composed of two unbalanced differential pairs composed of transistors having different ratios (W / L) of the gate width W and the gate length L. The transfer characteristics are shown in FIG. 56, and the transconductance characteristics are shown in FIG. 57.

【０００８】また、図５８は、電子情報通信学会英文論
文誌（ＩＥＩＣＥ Ｔｒａｎｓ．ＦＵＮＤＡＭＥＮＴＡ
ＬＳ．ＶＯＬ．Ｅ７５−Ａ， Ｎｏ．１２， Ｄｅｃ．
１９９２）に発表したＭＯＳマルチプライヤであり、２
つの２乗回路は、それぞれクアッドリテールセル（４つ
のトランジスタが１つの定電流限で駆動される回路）で
構成される。伝達特性を図５９に、トランスコンダクタ
ンス特性を図６０にそれぞれ示してある。[0008] FIG. 58 shows the IEICE English-language journal (IEICE Trans. FUNDAMENTA).
LS. VOL. E75-A, No. 12, Dec.
1992), a MOS multiplier announced in 2
Each of the two squaring circuits is composed of a quad detail cell (a circuit in which four transistors are driven by one constant current limit). The transfer characteristics are shown in FIG. 59 and the transconductance characteristics are shown in FIG. 60.

【０００９】なお、クワッドリテールセル自体をマルチ
プライヤセルとしたものには、図６１に示すＷａｎｇ
（ワン）セルが知られている。これは、論文誌”ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，ＶＯＬ．２６， Ｎｏ．９， Ｓｅ
ｐｔ． １９９１”に掲載のものを本発明者が整理して
示したもので、本発明者の解析による伝達特性を図６２
に、トランスコンダクタンス特性を図６３にそれぞれ示
してある。The quad retail cell itself used as a multiplier cell includes the Wang shown in FIG.
(One) cell is known. This is the journal "IEE
E Journal of Solid-State
Circuits, VOL. 26, No. 9, Se
pt. FIG. 62 shows the transfer characteristics obtained by the analysis of the present inventor.
63, the transconductance characteristics are shown in FIG.

【００１０】[0010]

【発明が解決しようとする課題】上述した各種のマルチ
プライヤにおいて、直線性の良い入力電圧範囲は、バイ
ポーラ・マルチプライヤでは、ギルバート・マルチプラ
イヤのものとほぼ同等であり、ＭＯＳマルチプライヤで
は相当に広くなるが、低電圧動作を維持したままでさら
に広い入力電圧範囲を必要とする場合には回路的な限界
があるという問題がある。In the above-mentioned various multipliers, the input voltage range with good linearity is almost the same as that of the Gilbert multiplier in the bipolar multiplier, and considerably large in the MOS multiplier. Although it becomes wider, there is a problem that there is a circuit limit when a wider input voltage range is required while maintaining the low voltage operation.

【００１１】本発明は、このような問題に鑑みなされた
もので、その目的は、低電圧動作が可能で、かつ、直線
性の良い入力電圧範囲をさらに広くできるマルチプライ
ヤを提供することにある。The present invention has been made in view of the above problems, and an object thereof is to provide a multiplier capable of operating at a low voltage and having a wider linear input voltage range with good linearity. .

【００１２】[0012]

【課題を解決するための手段】前記目的を達成するた
め、本発明のマルチプライヤは次の如き構成を有する。
第１発明のマルチプライヤは、第１信号が差動入力され
出力端が出力対を構成する第１トランジスタ対と第２信
号の差動入力の一方が入力される１または２以上の第２
トランジスタ（２以上の場合は入力端が共通接続され
る）のエミッタまたはソースが共通接続されて共通の第
１電流源で駆動されるマルチテールセルにおいて、第２
トランジスタに第２信号が入力され、第１トランジスタ
対を出力対とすることを特徴とする。In order to achieve the above object, the multiplier of the present invention has the following constitution.
A multiplier according to a first aspect of the present invention is one or more second or more second differential signal inputs to which a first signal is differentially input and one of a first transistor pair whose output end forms an output pair and a second signal differential input.
In a multi-tail cell in which emitters or sources of transistors (in the case of two or more, input terminals are commonly connected) are commonly connected and are driven by a common first current source,
A second signal is input to the transistors, and the first transistor pair serves as an output pair.

【００１３】第２発明のマルチプライヤは、第１信号が
差動入力され出力端が出力対を構成する第１トランジス
タ対と第２信号の差動入力の一方が入力される１または
２以上の第２トランジスタ（２以上の場合は入力端が共
通接続される）とが共通の第１電流源で駆動される第１
マルチテールセルと、第１信号が差動入力され出力端が
出力対を構成する第３トランジスタ対と第２信号の差動
入力の他方が入力される１または２以上の第４トランジ
スタ（２以上の場合は入力端が共通接続される）とが共
通の第１電流限とほぼ等値の第２電流限で駆動される第
２マルチテールセルと、で構成され、第２および第４の
トランジスタの出力端は共通接続され、第１および第３
のトランジスタ対の出力対は極性の異なるもの同志がそ
れぞれ共通接続され差動出力対を構成することを特徴と
する。In the multiplier of the second invention, one or two or more of the first transistor pair whose first signal is differentially input and whose output end constitutes an output pair and one of the differential inputs of the second signal are input. A first transistor driven by a common first current source with a second transistor (input terminals are commonly connected when the number is two or more)
The multi-tail cell, one or more fourth transistors (two or more) to which the other of the third transistor pair in which the first signal is differentially input and the output end constitutes an output pair and the second signal differential input And the input terminals are commonly connected) and a second multi-tail cell driven by a common first current limit and a second current limit that is approximately equal in value, and second and fourth transistors Output terminals of the first and the third are commonly connected.
The output pairs of the transistor pair are different in polarity, but are connected in common to form a differential output pair.

【００１４】第３発明のマルチプライヤは、第２発明の
マルチプライヤにおいて、第１および第２の差動入力電
圧は、それぞれ第１および第２の差動電流に変換する手
段とその第１および第２の差動電流を第１および第２の
差動入力電圧に再変換する手段たるダイオードとを介し
て供給されることを特徴とするThe multiplier of the third invention is the multiplier of the second invention, wherein the means for converting the first and second differential input voltages into the first and second differential currents and the first and second means, respectively. A second differential current is supplied to the first and second differential input voltages through a diode as a means for reconverting the second differential current.

【００１５】なお、トランジスタは、バイポーラトラン
ジスタまたはＭＯＳトランジスタからなるが、バイポー
ラ・マルチプライヤとするときは、エミッタに抵抗また
はダイオードが挿入される場合がある。Although the transistor is composed of a bipolar transistor or a MOS transistor, when a bipolar multiplier is used, a resistor or a diode may be inserted in the emitter.

【００１６】[0016]

【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、２象限のマルチ
プライヤたるマルチテールセル（複数のトランジスタが
共通の電流源で駆動されるセル）の２個で構成し、それ
らをいわば横一列となるような配置にし、同一の電源電
圧で動作するようにしてある。したがって、低電圧動作
が可能であり、また直線性の良い入力電圧範囲を広くで
きる。Next, the operation of the multiplier of the present invention constructed as above will be described. In the present invention, two multi-quadrant multi-tail cells (cells in which a plurality of transistors are driven by a common current source) are used as two quadrants, and they are arranged in a horizontal row, so to speak, with the same power supply. It is designed to work with voltage. Therefore, low voltage operation is possible, and the input voltage range with good linearity can be widened.

【００１７】なお、エミッタ抵抗、共通抵抗、ダイオー
ドを挿入したバイポーラ・マルチプライヤでは入力電圧
範囲をさらに拡大できる。また、第２発明のマルチプラ
イヤでは直線性を改善できる。A bipolar multiplier having an emitter resistor, a common resistor, and a diode inserted therein can further expand the input voltage range. Further, the multiplier of the second invention can improve the linearity.

【００１８】[0018]

【実施例】以下、本発明の実施例を、図面を参照しなが
ら詳細に説明する。本発明のマルチプライヤは、原理的
には図１に示すように、ＡとＢの２つのマルチテールセ
ル（複数のトランジスタが共通の電流源で駆動されるセ
ル）で構成され、この２つのマルチテールセルのそれぞ
れには第１信号（電圧ＶX）が差動入力されるととも
に、一方のマルチテールセルＡには第２信号（電圧
Ｖy）の差動入力の一方（逆相電圧）が入力され、他方
のマルチテールセルＢにはその第２信号の差動入力の他
方（同相電圧）が入力され、この２つのマルチテールセ
ルそれぞれの出力対は極性のことなるもの同志を共通接
続して差動出力対としたものである。Embodiments of the present invention will now be described in detail with reference to the drawings. As shown in FIG. 1, the multiplier of the present invention is basically composed of two multi-tail cells A and B (cells in which a plurality of transistors are driven by a common current source). The first signal (voltage V X ) is differentially input to each of the tail cells, and one of the differential inputs (negative voltage) of the second signal (voltage V y ) is input to one of the multi-tail cells A. The other multi-tail cell B is supplied with the other of the differential inputs of the second signal (common-mode voltage), and the output pairs of the two multi-tail cells are commonly connected to each other with different polarities. It is a differential output pair.

【００１９】すなわち、２つのマルチテールセルは、一
方の入力が＋と−の両極性を有するのに対し、他方の入
力は＋または−の一方の極性であるから、２象限マルチ
プライヤである。２象限マルチプライヤは直線性の点で
問題があるが、本発明者は、かかる２象限マルチプライ
ヤの組み合わせにより直線性を改善したマルチプライヤ
をこれまで種種提案してきた。本願発明もその一環であ
り、マルチテールセルの構成に特徴があるので、理解を
容易にするため、まずマルチテールセルの構成を説明す
る。That is, the two multi-tail cells are two-quadrant multipliers because one input has both positive and negative polarities, while the other input has either positive or negative polarities. Although the two-quadrant multiplier has a problem in terms of linearity, the present inventor has proposed various kinds of multipliers having improved linearity by combining the two-quadrant multipliers. The invention of the present application is also part of this, and since the configuration of the multi-tail cell is characteristic, the configuration of the multi-tail cell will be described first for ease of understanding.

【００２０】後述する説明から理解できるように、マル
チテールセルを構成するトランジスタの個数は、本発明
では原理的に５以上でも構わないが、本実施例では、マ
ルチテールセルとして、３個の場合のトリプルテールセ
ル（図２、図６）と４個の場合のクアッドリテールセル
（図７、図１６）の２種類を示してある。As will be understood from the following description, the number of transistors forming the multi-tail cell may be 5 or more in principle in the present invention, but in the present embodiment, in the case of three multi-tail cells. 2 of the triple tail cell of FIG. 2 and FIG. 6 and the quad tail cell of four cells (FIG. 7 and FIG. 16).

【００２１】図２はバイポーラ構成のトリプルテールセ
ルを示す。図２において、Ｑ１とＱ２とＱ３の３個のト
ランジスタは、共通の定電流源Ｉ0で駆動される。Ｑ１
とＱ２は、それぞれの入力端で出力対を構成する（第
１、第３）トランジスタ対である。Ｑ３は入力端（ベー
ス）に第２信号（電圧Ｖ2）の差動入力の一方（同相電
圧）または他方（逆相電圧）が入力される（第２、第
４）トランジスタである。FIG. 2 shows a triple tail cell of bipolar construction. In FIG. 2, three transistors Q1, Q2 and Q3 are driven by a common constant current source I 0 . Q1
And Q2 are (first and third) transistor pairs that form an output pair at their input ends. Q3 is a (second and fourth) transistor to which one (in-phase voltage) or the other (negative-phase voltage) of the differential input of the second signal (voltage V 2 ) is input to the input terminal (base).

【００２２】以上の構成において、素子間の整合性は良
いと仮定し、ベース幅変調を無視すると、それぞれのト
ランジスタのコレクタ電流Ｉci（ｉ＝１〜３）は、数式
１〜同３で表せる。In the above configuration, assuming that the matching between the elements is good and ignoring the base width modulation, the collector current I ci (i = 1 to 3) of each transistor can be expressed by the equations 1 to 3. .

【００２３】[0023]

【数１】 [Equation 1]

【００２４】[0024]

【数２】 [Equation 2]

【００２５】[0025]

【数３】 [Equation 3]

【００２６】なお、数式１〜同３において、ＶTは熱電
圧であり、これは、ボルツマン定数ｋ、絶対温度Ｔ、単
位電子電荷ｑを用いて、ＶT＝ｋＴ／ｑと表される。ま
た、Ｉsは飽和電流、ＶRは入力信号の直流電圧、ＶAは
当該トリプルテールセル（Ｑ１〜Ｑ３）の共通エミッタ
電圧である。In the equations 1 to 3, V T is a thermal voltage, which is expressed as V T = kT / q using the Boltzmann constant k, the absolute temperature T, and the unit electronic charge q. Further, the I s saturation current, the V R DC voltage of the input signal, the V A is the common emitter voltage of the triple-tail cells (Q1 to Q3).

【００２７】また、テール電流は、αFをトランジスタ
の直流電流増幅率とすると、数式４で表せる。Further, the tail current can be expressed by Equation 4 where α F is the direct current amplification factor of the transistor.

【００２８】[0028]

【数４】Ｉc1＋Ｉc2＋Ｉc3＝αFＩ0 ## EQU4 ## I c1 + I c2 + I c3 = α F I 0

【００２９】コレクタ電流の式に含まれる共通項、Ｉs
ｅｘｐ｛（ＶR−ＶA）／ＶT｝は数式１から数式４を解
いて数式５と求められる。The common term included in the collector current equation, I s
exp {(V R −V A ) / V T } is obtained as Equation 5 by solving Equations 1 to 4.

【００３０】[0030]

【数５】 [Equation 5]

【００３１】また、このバイポーラ・トリプルテールセ
ルの差動出力電流ΔＩcは、数式６で示される。Further, the differential output current ΔI c of this bipolar triple tail cell is expressed by equation (6).

【００３２】[0032]

【数６】 [Equation 6]

【００３３】この数式に基づき入力電圧Ｖ2をパラメー
タとして入力電圧Ｖ1と差動出力電流ΔＩcの関係（伝達
特性）を求めると図４のようになる。この図４から、入
力電圧Ｖ1については単調関数となっており、リミッテ
ィング特性を持っている。一方入力電圧Ｖ2の負の値に
対してのみリミッティング特性を持っており、入力電圧
Ｖ2の負の値に対しては変化幅が非常に小さくなってい
ることが理解できる。Based on this equation, the relationship (transmission characteristic) between the input voltage V 1 and the differential output current ΔI c is obtained using the input voltage V 2 as a parameter, and the result is as shown in FIG. From FIG. 4, the input voltage V 1 is a monotonic function and has a limiting characteristic. On the other hand only for negative values of the input voltage V 2 has a limiting characteristic, for negative values of the input voltage V 2 it can be seen that the change width is very small.

【００３４】以上の説明では差動入力信号を前提にして
いたが、マルチテールセルにおいては全ての入力端子に
等しい電圧を加算しても同一動作が保たれる。In the above description, the differential input signal is assumed, but in the multi-tail cell, the same operation is maintained even if the same voltage is added to all the input terminals.

【００３５】図３は全ての端子に電圧Ｖ1/2を加算して
差動入力を不要にした場合であり、２つの抵抗値は等し
く、第２の入力電圧Ｖ2に対しては抵抗分圧されるため
に第２の入力電圧Ｖ2を２倍にして抵抗端に印可してい
る。FIG. 3 shows a case in which the voltage V 1/2 is added to all terminals to eliminate the need for differential input. The two resistance values are equal and the resistance component is different for the second input voltage V 2 . The second input voltage V 2 is doubled and applied to the resistance end in order to be applied.

【００３６】なお、このバイポーラ・トリプルテールセ
ルからなる２象限マルチプライヤのトランスコンダクタ
ンス特性は、数式６を入力電圧（Ｖ1、Ｖ2）で微分すれ
ば求まるので、入力電圧Ｖ1に関するトランスコンダク
タンス特性は数式７となり、また入力電圧Ｖ2に関する
トランスコンダクタンス特性は数式８となる。Since the transconductance characteristic of the two-quadrant multiplier composed of the bipolar triple tail cell can be obtained by differentiating Equation 6 with the input voltage (V 1 , V 2 ), the transconductance characteristic with respect to the input voltage V 1 is obtained. Is given by Equation 7, and the transconductance characteristic with respect to the input voltage V 2 is given by Equation 8.

【００３７】図５にＶ2をパラメータにしたトランスコ
ンダクタンス特性を示す。FIG. 5 shows the transconductance characteristic with V 2 as a parameter.

【００３８】[0038]

【数７】 [Equation 7]

【００３９】[0039]

【数８】 [Equation 8]

【００４０】入力電圧Ｖ1に関して、トランスコンダク
タンス特性がほぼ直線となる入力電圧Ｖ2の条件は、数
式６を入力電圧Ｖ1で３回微分して、数式９で求まる最
大平坦（ｍａｘｉｍａｌｌｙ ｆｌａｔ）となる条件よ
り、ｅｘｐ（Ｖ2／ＶT）＝４と求まる。With respect to the input voltage V 1 , the condition of the input voltage V 2 at which the transconductance characteristic becomes substantially linear is that the expression 6 is differentiated three times by the input voltage V 1 to be the maximum flat obtained by the expression 9. From the conditions, exp (V 2 / V T ) = 4.

【００４１】[0041]

【数９】 [Equation 9]

【００４２】次に、図６は、ＭＯＳトリプルテールセル
を示す。このトリプルテールセルは図２のトリプルテー
ルセルのバイポーラ・トランジスタ（Ｑ１〜Ｑ３）をＭ
ＯＳトランジスタ（Ｍ１〜Ｍ３）で置換したものであ
る。Next, FIG. 6 shows a MOS triple tail cell. This triple tail cell is a bipolar transistor (Q1 to Q3) of the triple tail cell of FIG.
It is replaced with OS transistors (M1 to M3).

【００４３】図６において、素子間の整合性は良いと仮
定し、ゲート幅変調を無視し、飽和領域で動作している
ＭＯＳトランジスタのドレイン電流とゲート・ソース間
電圧の関係は２乗則に従うものとすると、トリプルテー
ルセルを構成するＭ１〜Ｍ３の各ＭＯＳトランジスタの
ドレイン電流ＩDi（ｉ＝１〜３）は、数式１０〜同１２
で表せる。In FIG. 6, assuming that the matching between the elements is good, ignoring the gate width modulation, the relation between the drain current and the gate-source voltage of the MOS transistor operating in the saturation region follows the square law. Assuming that the drain current I Di (i = 1 to 3) of each of the MOS transistors M1 to M3 forming the triple tail cell is expressed by Equations 10 to 12
Can be expressed as

【００４４】[0044]

【数１０】 [Equation 10]

【００４５】[0045]

【数１１】 [Equation 11]

【００４６】[0046]

【数１２】 [Equation 12]

【００４７】なお、数式１０〜１２において、βはトラ
ンスコンダクタンス・パラメータであり、これは、キャ
リアの実効モビリティμ、単位面積当たりの酸化膜容量
Ｃox、ゲート幅Ｗ、ゲート長Ｌを用いて、β＝μ（Ｃox
／２）（Ｗ／Ｌ）と表される。また、ＶTHはスレッショ
ルド電圧、ＶGSiはゲート・ソース間電圧、ＶRは入力信
号の直流電圧、ＶAは当該トリプルテールセル（Ｍ１〜
Ｍ３）の共通ソース電圧である。In equations 10 to 12, β is a transconductance parameter, which is calculated by using the effective mobility μ of carriers, the oxide film capacitance C ox per unit area, the gate width W, and the gate length L. β = μ (C ox
/ 2) (W / L). Further, V TH is a threshold voltage, V GSi is a gate-source voltage, V R is a DC voltage of an input signal, and V A is the triple tail cell (M1 to M1).
It is a common source voltage of M3).

【００４８】また、テール電流は数式１３で表せる。Further, the tail current can be expressed by equation 13.

【００４９】[0049]

【数１３】ＩD1＋ＩD2＋ＩD3＝ＩD [Equation 13] I D1 + I D2 + I D3 = I D

【００５０】数式１０から１３を解くと、このＭＯＳト
リプルテールセルの作動出力電流ΔＩD＝ＩD1−ＩD2は
数式１４〜同１７で示される。Solving the equations 10 to 13, the operating output current ΔI D = I D1 −I D2 of this MOS triple tail cell is expressed by the equations 14 to 17.

【００５１】[0051]

【数１４】 [Equation 14]

【００５２】[0052]

【数１５】 [Equation 15]

【００５３】[0053]

【数１６】 [Equation 16]

【００５４】[0054]

【数１７】 [Equation 17]

【００５５】図８は図６の差動入力を不要にした回路で
ある。図９に入力電圧Ｖ2をパラメータとした伝達特性
を示す。図３と同様に、入力電圧Ｖ1については単調関
数となっており、リミッティング特性を持っている。一
方入力電圧Ｖ2については単調関数となっているが、入
力電圧Ｖ2の負の値に対してのみリミッティング特性を
持っており、入力電圧Ｖ2の負の値に対しては変化幅が
非常に小さくなっていることが理解できる。FIG. 8 shows a circuit that does not require the differential input of FIG. FIG. 9 shows the transfer characteristic with the input voltage V 2 as a parameter. Similar to FIG. 3, the input voltage V1 is a monotonic function and has a limiting characteristic. On the other hand the input voltage V 2 has a monotonic function but has a limiting characteristic only for negative values of the input voltage V 2, for negative values of the input voltage V 2 is the variation width You can see that it is getting very small.

【００５６】なお、このＭＯＳトリプルテールセルから
なる２象限マルチプライヤのトランスコンダクタンス特
性は、数式１４〜同１７を入力電圧（Ｖ1、Ｖ2）で微分
すれば求まるので、入力電圧Ｖ1に関するトランスコン
ダクタンス特性は数式１８〜同２１となり、また入力電
圧Ｖ2に関するトランスコンダクタンス特性は数式２２
〜同２４となる。Since the transconductance characteristics of the two-quadrant multiplier composed of this MOS triple tail cell can be obtained by differentiating the equations 14 to 17 by the input voltage (V 1 , V 2 ), the transformer relating to the input voltage V 1 The conductance characteristics are represented by Expressions 18 to 21, and the transconductance characteristic regarding the input voltage V 2 is represented by Expression 22.
~ 24.

【００５７】[0057]

【数１８】 [Equation 18]

【００５８】[0058]

【数１９】 [Formula 19]

【００５９】[0059]

【数２０】 [Equation 20]

【００６０】[0060]

【数２１】 [Equation 21]

【００６１】[0061]

【数２２】 [Equation 22]

【００６２】[0062]

【数２３】 [Equation 23]

【００６３】[0063]

【数２４】 [Equation 24]

【００６４】次に図７はバイポーラ・クアッドリテール
セルを示す。図７において、Ｑ１とＱ２とＱ３とＱ４の
４個のトランジスタは、ともに共通の定電流源Ｉ0で駆
動される。Ｑ１とＱ２は、それぞれの入力端（ベース）
に第１信号（電圧Ｖ1）が差動入力され出力端（コレク
タ）が出力対を構成する（第１、第３）トランジスタ対
で、Ｑ３とＱ４は、共通接続される入力端（ベース）に
第２信号（電圧Ｖ2）の差動入力の一方（同相電圧）ま
たは他方（逆相電圧）が入力され出力端（コレクタ）が
共通接続される（第２、第４）トランジスタ対である。Next, FIG. 7 shows a bipolar quadritail cell. In FIG. 7, the four transistors Q1, Q2, Q3, and Q4 are all driven by a common constant current source I 0 . Q1 and Q2 are their input ends (base)
The first signal (voltage V 1 ) is differentially input to the output terminal (collector) constitutes an output pair (first and third) transistor pairs, and Q3 and Q4 are commonly connected input terminals (base). One of the differential inputs of the second signal (voltage V 2 ) or the other (in-phase voltage) of the second signal (voltage V 2 ) is input to the output terminal (collector) of which is commonly connected (second and fourth) transistor pair. .

【００６５】前述と同様の条件でこのバイポーラ・クア
ッドリテールセルを構成する各々のトランジスタのコレ
クタ電流Ｉci（ｉ＝１〜４）は数式２５から同２７で表
せ、またテール電流は数式２８で表せる。Under the same conditions as described above, the collector current I ci (i = 1 to 4) of each transistor constituting this bipolar quadritail cell can be expressed by the formulas 25 to 27, and the tail current can be expressed by the formula 28. .

【００６６】[0066]

【数２５】 [Equation 25]

【００６７】[0067]

【数２６】 [Equation 26]

【００６８】[0068]

【数２７】 [Equation 27]

【００６９】[0069]

【数２８】Ｉc1＋Ｉc2＋Ｉc3＋Ｉc4＝αFＩ0 ( Equation 28) I c1 + I c2 + I c3 + I c4 = α F I 0

【００７０】またコレクタ電流の式に含まれる共通項、
ＩSｅｘｐ｛（ＶR−ＶA）／ＶT｝は数式２９で示され
る。Also, the common term included in the equation of the collector current,
I S exp {(V R −V A ) / V T } is expressed by Equation 29.

【００７１】[0071]

【数２９】 [Equation 29]

【００７２】このバイポーラ・クアッドリテールセルの
差動出力電流ΔＩc＝Ｉc1−Ｉc2は数式３０で示され
る。The differential output current ΔI c = I c1 -I c2 of this bipolar quadritail cell is shown in equation 30.

【００７３】[0073]

【数３０】 [Equation 30]

【００７４】その数式３０から、図７に示すクアッドリ
テールセルは、入力電圧Ｖ1に対してはリミッティング
特性を持つが、入力電圧Ｖ2に対しては負の値に対して
のみリミッティング特性を持つことが理解できる。From the mathematical expression 30, the quadritail cell shown in FIG. 7 has a limiting characteristic with respect to the input voltage V 1, but has a limiting characteristic with respect to a negative value with respect to the input voltage V 2 . Understand that you have.

【００７５】図１０は、この数式３０の基づき入力電圧
Ｖ2をパラメータした伝達特性（入力電圧Ｖ1と差動出力
電流ΔＩcの関係）を示す。図２に示したバイポーラ・
トリプルテールセルの伝達特性（図４）に類似した特性
が得られることが解る。当然ではあるが、入力電圧Ｖ2
に対しては、変化の様子が図２に示したトリプルテール
セルよりも大きくなっている。すなわち、図２に示した
バイポーラ・トリプルテールセルにおいてトランジスタ
Ｑ３のエミッタ面積をトランジスタＱ１と同Ｑ２の丁度
２倍にしたのと同じになっている。FIG. 10 shows a transfer characteristic (relationship between the input voltage V 1 and the differential output current ΔI c ) in which the input voltage V 2 is parameterized based on the equation 30. 2 shown in FIG.
It can be seen that a characteristic similar to the transfer characteristic of the triple tail cell (FIG. 4) is obtained. Naturally, the input voltage V 2
, The change is larger than that of the triple tail cell shown in FIG. That is, in the bipolar triple tail cell shown in FIG. 2, the emitter area of the transistor Q3 is just double that of the transistors Q1 and Q2.

【００７６】このことは、１つのテール電流で駆動され
るバイポーラ・マルチテールセルにおいて、入力電圧Ｖ
2が印可されるトランジスタの個数を３、４、５、６、
・・・等と順次増やすことができ、それにより入力電圧
Ｖ2に対しての変化幅を大きくできることを示してい
る。This means that in the bipolar multi-tail cell driven by one tail current, the input voltage V
The number of transistors to which 2 is applied is 3, 4, 5, 6,
It is shown that the change width can be increased with respect to the input voltage V 2 by sequentially increasing the values such as ...

【００７７】なおこのバイポーラ・クアッドテールセル
からなる２象限マルチプライヤのトランスコンダクタン
ス特性は、数式３１を入力電圧（Ｖ1、Ｖ2）で微分すれ
ば求まるので、入力電圧Ｖ1に関するトランスコンダク
タンス特性は数式３１となり、入力電圧Ｖ2に関するト
ランスコンダクタンス特性は数式３２となる。Since the transconductance characteristic of the two-quadrant multiplier composed of the bipolar quad-tail cell can be obtained by differentiating the expression 31 by the input voltage (V 1 , V 2 ), the transconductance characteristic with respect to the input voltage V 1 is Expression 31 is obtained, and the transconductance characteristic with respect to the input voltage V 2 is Expression 32.

【００７８】図１１に入力電圧Ｖ2をパラメータにして
トランスコンダクタンス特性を示す。FIG. 11 shows the transconductance characteristic with the input voltage V 2 as a parameter.

【００７９】[0079]

【数３１】 [Equation 31]

【００８０】[0080]

【数３２】 [Equation 32]

【００８１】同様に、入力電圧Ｖ1に関してトランスコ
ンダクタンス特性がほぼ直線となる入力電圧Ｖ2の条件
は、数式３０を入力電圧Ｖ1で３回微分して数式９とお
いて求まる最大平坦（ｍａｘｉｍａｌｌｙ ｆｌａｔ）
となる条件より、ｅｘｐ（Ｖ2／ＶT）＝２と求まる。[0081] Similarly, the conditions of the input voltage V 2 transconductance characteristic with respect to the input voltages V 1 is substantially straight, the maximum flat (maximally flat which is obtained at the equation 9 by differentiating three times a formula 30 by the input voltages V 1 )
From the above condition, exp (V 2 / V T ) = 2.

【００８２】一般に第２トランジスタＱ３のエミッタ面
積比をＫとすれば、入力電圧Ｖ1に関してトランスコン
ダクタンス特性がほぼ直線となる入力電圧Ｖ2の条件
は、 Ｋ・ｅｘｐ（Ｖ2／ＶT）＝４ すなわち、 Ｖ2＝ＶTｌｎ（４／Ｋ） となる。Generally, assuming that the emitter area ratio of the second transistor Q3 is K, the condition of the input voltage V 2 at which the transconductance characteristic is substantially linear with respect to the input voltage V 1 is K · exp (V 2 / V T ) = 4 That is, V 2 = V T ln (4 / K).

【００８３】また図１２はトランジスタＱ１、Ｑ２をバ
イポーラトランジスタ、トランジスタＭ３をＭＯＳトラ
ンジスタとした場合の回路を示す。FIG. 12 shows a circuit in which the transistors Q1 and Q2 are bipolar transistors and the transistor M3 is a MOS transistor.

【００８４】トランジスタＭ３のドレイン電流ＩD3は、
ゲート電圧Ｖ2の増加とともに増大する。その関係はお
よそＭＯＳトランジスタの２乗則にしたがって２乗に近
い。The drain current I D3 of the transistor M3 is
It increases as the gate voltage V 2 increases. The relationship is approximately squared according to the square law of MOS transistors.

【００８５】概して、マルチプライヤの動作としてはほ
ぼ図２に示した特性に近いと期待はできる。ただし、Ｍ
ＯＳトランジスタの方がバイポーラトランジスタに比べ
て設計パラメータが多いから、入力電圧Ｖ1に関してト
ランスコンダクタンス特性がほぼ直線となる入力電圧範
囲は図２の場合（およそ２００ｍＶｐｐ）よりも広くし
うる。In general, it can be expected that the multiplier operation is close to the characteristics shown in FIG. However, M
Since the OS transistor has more design parameters than the bipolar transistor, the input voltage range in which the transconductance characteristic becomes almost linear with respect to the input voltage V 1 can be made wider than that in the case of FIG. 2 (about 200 mVpp).

【００８６】同様に、図１３のように、トランジスタＭ
１、Ｍ２をＭＯＳトランジスタ、トランジスタＱ３をバ
イポーラトランジスタとすることもできる。Similarly, as shown in FIG.
Alternatively, 1 and M2 may be MOS transistors, and the transistor Q3 may be a bipolar transistor.

【００８７】さらに、図１４および図１５に示すように
第２のトランジスタの極性を変えることもできる。Furthermore, as shown in FIGS. 14 and 15, the polarity of the second transistor can be changed.

【００８８】この場合には、トリプルテールセルやクア
ッドリテールセルなどのマルチテールセルとは呼べない
が、Ｖ2の電圧を電源電圧（ＶＣＣまたはＶＤＤ）から
与えれば、同様に入力電圧Ｖ2の増加に対してトランジ
スタに流れる電流を単調に増加させることができる。[0088] In this case, although not be called a multi-tail cell, such as a triple-tail cell or quad retail cell, if you give a voltage of V 2 from the power supply voltage (VCC or VDD), as well an increase in the input voltage V 2 On the other hand, the current flowing through the transistor can be monotonically increased.

【００８９】例えば、図１４においては、 Ｉc3＝Ｉ' sｅｘｐ｛−（Ｖ2＋ＶR−ＶＣＣ）／ＶT｝ となる。[0089] For example, in FIG. 14, I c3 = I 's exp - a {(V 2 + V R -VCC ) / V T}.

【００９０】したがって、トランジスタＱ１、Ｑ２差動
対を駆動する実質的なテール電流ＩEEは、 ＩEE＝Ｉ0−Ｉc3 となり、テール電流ＩEEで駆動される差動対と等価とな
る。すなわち、 ΔＩ＝（Ｉ0−Ｉc3）ｔａｎ（Ｖ1／２ＶT） と求まる。[0090] Thus, a substantial tail current IEE for driving the transistors Q1, Q2 differential pair, the differential pair equivalent driven by I EE = I 0 -I c3, and the tail current I EE. That is, ΔI = (I 0 −I c3 ) tan (V 1 / 2V T ).

【００９１】図１４に示す回路を用いて、図１のマルチ
プライヤを実現する例として、図５１が考えられる。こ
れは単に Ｆｏｌｄｅｄ Ｇｉｌｂｅｒｔ Ｃｅｌｌで
あり、マルチプライヤであることは言うまでもない。図
１５に示すＭＯＳの場合にも同様である。FIG. 51 can be considered as an example of realizing the multiplier of FIG. 1 by using the circuit shown in FIG. It goes without saying that this is simply a Folded Gilbert Cell and is a multiplier. The same applies to the case of the MOS shown in FIG.

【００９２】次に図１６は、ＭＯＳクアッドリテールセ
ルを示す。このクアッドリテールセルは図７のクアッド
テールセルのバイポーラ・トランジスタ（Ｑ１〜Ｑ４）
をＭＯＳトランジスタ（Ｍ１〜Ｍ４）で置換したもので
す。Next, FIG. 16 shows a MOS quadritail cell. This quad tail cell is a quad tail cell bipolar transistor (Q1 to Q4) in FIG.
Is replaced with MOS transistors (M1 to M4).

【００９３】前述と同様の条件でこのクアッドテールセ
ルを構成するＭ１〜Ｍ４の各ＭＯＳトランジスタのドレ
イン電流ＩDi（ｉ＝１〜４）は数式３３〜同３５で表
せ、またテール電流は数式３６で表せる。Under the same conditions as described above, the drain currents I Di (i = 1 to 4) of the MOS transistors M1 to M4 that form this quad tail cell can be expressed by the following equations 33 to 35, and the tail current can be represented by the following equation 36: Can be expressed as

【００９４】[0094]

【数３３】 [Expression 33]

【００９５】[0095]

【数３４】 [Equation 34]

【００９６】[0096]

【数３５】 [Equation 35]

【００９７】[0097]

【数３６】ＩD1＋ＩD2＋ＩD3＋ＩD4＝ＩD [Equation 36] I D1 + I D2 + I D3 + I D4 = I D

【００９８】したがって、数式３３から数式３６を解く
と、ＭＯＳクアッドテールセルの作動出力電流ΔＩDが
求まり、次の数式３７〜同４０で示される。[0098] Therefore, by solving equation 36 from equation 33, Motomari actuation output current [Delta] I D of the MOS quad tail cell, represented by the following formula 37 to the 40.

【００９９】[0099]

【数３７】 [Equation 37]

【０１００】[0100]

【数３８】 [Equation 38]

【０１０１】[0101]

【数３９】 [Formula 39]

【０１０２】[0102]

【数４０】 [Formula 40]

【０１０３】この数式３７〜同４０から、ＭＯＳクアッ
ドリテールセルもバイポーラの場合と同様に、入力電圧
Ｖ1に対してはリミッティング特性を持つが、入力電圧
Ｖ2に対しては負の値に対してのみリミッティング特性
を持つことが理解できる。From these equations 37 to 40, the MOS quadritail cell also has a limiting characteristic with respect to the input voltage V 1 but has a negative value with respect to the input voltage V 2 as in the case of the bipolar. It can be understood that it has a limiting characteristic only for.

【０１０４】図１８は、この数式３７〜同４０に基づき
入力電圧Ｖ2をパラメータした伝達特性（入力電圧Ｖ1と
差動出力電流ΔＩcの関係）を示す。この場合もバイポ
ーラの場合と同様に図６に示したＭＯＳトリプルテール
セルの伝達特性（図９）に類似した特性が得られること
が解る。この場合には、図６に示したＭＯＳトリプルテ
ールセルにおいてトランジスタＭ３のゲート幅Ｗとゲー
ト長Ｌの比（Ｗ／Ｌ）の値をトランジスタＭ１と同Ｍ２
の丁度２倍にしたのと同じになっている。FIG. 18 shows a transfer characteristic (relationship between the input voltage V 1 and the differential output current ΔI c ) in which the input voltage V 2 is parameterized based on the expressions 37 to 40. It can be seen that also in this case, similar to the bipolar case, a characteristic similar to the transfer characteristic (FIG. 9) of the MOS triple tail cell shown in FIG. 6 can be obtained. In this case, in the MOS triple tail cell shown in FIG. 6, the value of the ratio (W / L) of the gate width W and the gate length L of the transistor M3 is the same as that of the transistors M1 and M2.
It is the same as just doubling it.

【０１０５】このことは、バイポーラの場合と同様に１
つのテール電流で駆動されるＭＯＳトランジスタの個数
を３、４、５、６、・・・等と順次増やすことができ、
それにより入力電圧Ｖ2に対しての変化幅を大きくでき
ることを示している。This is 1 as in the bipolar case.
The number of MOS transistors driven by one tail current can be sequentially increased to 3, 4, 5, 6, ...
This shows that the range of change with respect to the input voltage V 2 can be increased.

【０１０６】なお、このＭＯＳクアッドリテールセルか
らなる２象限マルチプライヤのトランスコンダクタンス
特性は、数式３７〜同４０を入力電圧（Ｖ1、Ｖ2）で微
分すれば求まるので、入力電圧Ｖ1に関するトランスコ
ンダクタンス特性は数式４１〜同４４となり、入力電圧
Ｖ2に関するトランスコンダクタンス特性は数式４５〜
同４７となる。[0106] Incidentally, the transconductance characteristics of the 2-quadrant multiplier comprising the MOS quad tail cell, since obtained if differentiating the equation 37 to the 40 input voltage (V 1, V 2), the transformer for the input voltages V 1 The conductance characteristics are represented by Equations 41 to 44, and the transconductance characteristic regarding the input voltage V 2 is represented by Equation 45 to
It becomes 47.

【０１０７】[0107]

【数４１】 [Formula 41]

【０１０８】[0108]

【数４２】 [Equation 42]

【０１０９】[0109]

【数４３】 [Equation 43]

【０１１０】[0110]

【数４４】 [Equation 44]

【０１１１】[0111]

【数４５】 [Equation 45]

【０１１２】[0112]

【数４６】 [Equation 46]

【０１１３】[0113]

【数４７】 [Equation 47]

【０１１４】次に、入力電圧範囲であるが、上述したよ
うに、ＭＯＳのトリプルテールセルやクアッドリテール
セルでは入力電圧範囲は能力（Ｗ／Ｌ）とテール電流と
の比で決定されるので、入力電圧範囲を広くできるのに
対し、バイポーラのトリプルテールセルやクアッドテー
ルセルでは入力電圧範囲はエミッタサイズにより一意的
に決まってしまい、そのままでは入力電圧範囲を広くで
きないと言う本質的相違がある。Next, regarding the input voltage range, as described above, in the MOS triple tail cell or quadritail cell, the input voltage range is determined by the ratio of the capacity (W / L) to the tail current. While the input voltage range can be widened, there is an essential difference in that the input voltage range is uniquely determined by the emitter size in the bipolar triple tail cell and the quad tail cell, and the input voltage range cannot be widened as it is.

【０１１５】したがって、バイポーラ・マルチテールセ
ルでは、入力電圧範囲を拡大する必要が生ずるが、これ
には抵抗を付加する方法とダイオードを付加する方法が
ある。Therefore, in the bipolar multi-tail cell, it is necessary to expand the input voltage range. There are a method of adding a resistance and a method of adding a diode.

【０１１６】抵抗を付加する方法には、各トランジスタ
のエミッタに抵抗ＲEを挿入する方法（図１７、図１
９）、トリプルテールセルではトランジスタ対（Ｑ１、
Ｑ２）に共通のエミッタ抵抗ＲE1を挿入し、トランジス
タＱ３のエミッタに抵抗ＲE2を挿入する方法（図２
０）、クアッドテールセルでは各トランジスタ対のそれ
ぞれに共通のエミッタ抵抗（ＲE1、ＲE2）を挿入する方
法（図２１）、出力端が出力対となるトランジスタ対
（Ｑ１、Ｑ２）と共通接続されるトランジスタ対（Ｑ
３、Ｑ４）との相互間で一方のトランジスタ（Ｑ１、Ｑ
３）のエミッタ同志および他方のトランジスタ（Ｑ２、
Ｑ４）のエミッタ同志をそれぞれ共通接続し、それぞれ
に共通のエミッタ抵抗ＲEを挿入する方法（図２２）な
どがある。To add a resistor, a resistor RE is inserted in the emitter of each transistor (see FIGS. 17 and 1).
9), a transistor pair (Q1,
A common emitter resistor R E1 is inserted into Q2) and a resistor R E2 is inserted into the emitter of the transistor Q3 (see FIG. 2).
0), in the quad-tail cell, a method of inserting a common emitter resistance (R E1 , R E2 ) into each transistor pair (Fig. 21), and connecting the transistor pair (Q1, Q2) whose output end is an output pair in common. Transistor pair (Q
One of the transistors (Q1, Q4)
3) Emitters and the other transistor (Q2,
There is a method (Fig. 22) in which the emitters of Q4) are connected in common and a common emitter resistor RE is inserted in each.

【０１１７】なお、図１７、１９乃至２２は、エミッタ
抵抗をＴ型に配置した例であるが、それをπ型に配置し
ても良いことは勿論である。Although FIGS. 17 and 19 to 22 show examples in which the emitter resistance is arranged in the T type, it is needless to say that it may be arranged in the π type.

【０１１８】このエミッタ抵抗を付加する方法は、エミ
ッタ・デジェネレーション法と称されるが、この方法で
は、エミッタ・デジェネレーション値（エミッタ抵抗Ｒ
Eの値と電流源Ｉ0の値の積値）を適当に設定すれば、入
力電圧Ｖ1および同Ｖ2に対してデジェネレーションされ
て直線性が向上するので、当該バイポーラ・マルチテー
ルセルの動作入力電圧範囲を拡大できる。また差動入力
対を構成しないトランジスタのエミッタのみに抵抗を挿
入しても、３つのトランジスタのエミッタが共通接続さ
れて相互に共通テール電流を分配するから、エミッタ・
デジェネレーション方法としては有効である。The method of adding the emitter resistance is called the emitter degeneration method. In this method, the emitter degeneration value (emitter resistance R
By appropriately setting the product value of the value of E and the value of the current source I 0 , the linearity is improved by degeneration with respect to the input voltages V 1 and V 2 , and thus the bipolar multi-tail cell The operating input voltage range can be expanded. Moreover, even if a resistor is inserted only in the emitters of the transistors that do not form a differential input pair, the emitters of the three transistors are connected in common and share the common tail current.
It is effective as a degeneration method.

【０１１９】また、ダイオードを付加する方法は、図２
３と図２４に示すように、各トランジスタのエミッタに
ダイオード（Ｄ１１、Ｄ２１、Ｄ３１、Ｄ４１）を挿入
し、入力電圧を分圧する方法である。この方法では、直
列接続されるダイオードの数をｎとすると、動作電源電
圧はｎＶBEだけ高くなるが、動作入力電圧範囲は図４や
図１０に示した値に対して（ｎ＋１）倍に拡大される。The method of adding a diode is shown in FIG.
3 and FIG. 24, a diode (D11, D21, D31, D41) is inserted in the emitter of each transistor to divide the input voltage. In this method, when the number of diodes connected in series is n, the operating power supply voltage is increased by nV BE, but the operating input voltage range is expanded by (n + 1) times the values shown in FIGS. 4 and 10. To be done.

【０１２０】例えば、ｎ＝１とすれば、動作入力電圧範
囲は２倍に拡大される。このとき、動作電源電圧は凡そ
０．７Ｖ高くなるが、電源電圧は、ギルバート・マルチ
プライヤと比較すると、２つの入力電圧範囲を別々にと
る必要がない分だけ低くできる。したがって、ダイオー
ドを挿入する方法によっても、低電圧動作を維持しつつ
動作入力電圧範囲を整数倍に拡大できる。For example, if n = 1, the operating input voltage range is doubled. At this time, the operating power supply voltage is increased by about 0.7 V, but the power supply voltage can be lowered as compared with the Gilbert multiplier by the amount that it is not necessary to separately set the two input voltage ranges. Therefore, even by the method of inserting the diode, the operation input voltage range can be expanded to an integral multiple while maintaining the low voltage operation.

【０１２１】そして、入力電圧Ｖ2が印加されるトラン
ジスタの個数が３以上となる場合も同様に図１７、１９
乃至２４の構成を採用できる。さて、本発明のマルチプ
ライヤは、以上説明したようなマルチテールセルの２個
を用いて構成されるが、図２５と図２６にトリプルテー
ルセルによるマルチプライヤをそれぞれ示してある。以
下、順に説明する。Similarly, when the number of transistors to which the input voltage V 2 is applied is 3 or more, similarly, FIGS.
24 to 24 can be adopted. Now, the multiplier of the present invention is configured by using two of the multi-tail cells as described above, and FIGS. 25 and 26 show the multi-tail cell multipliers, respectively. Hereinafter, they will be described in order.

【０１２２】図２５は、２つのバイポーラ・トリプルテ
ールセルによるマルチプライヤを示す。図２５において
Ｑ１とＱ２とＱ３は共通の定電流源Ｉ0で駆動される第
１バイポーラ・トリプルテールセルであり、Ｑ４とＱ５
とＱ６は共通の定電流源Ｉ0で駆動される第２バイポー
ラ・トリプルテールセルである。FIG. 25 shows a multiplier with two bipolar triple tail cells. In FIG. 25, Q1, Q2 and Q3 are first bipolar triple tail cells driven by a common constant current source I 0 , and Q4 and Q5.
And Q6 are second bipolar triple tail cells driven by a common constant current source I 0 .

【０１２３】Ｑ１とＱ２が第１トランジスタ対で、Ｑ４
とＱ５が第３トランジスタ対であって、それぞれの入力
端（ベース）に第１差動入力電圧Ｖxが印加される。そ
してそれぞれの出力対（コレクタ）間では出力極性が逆
相関係にあるＱ１とＱ５のコレクタ同志およびＱ２とＱ
４のコレクタ同志が共通接続され差動出力対を構成し、
負荷抵抗ＲLを介して電源ＶＣＣに接続される。Q1 and Q2 are the first transistor pair, and Q4
And Q5 are the third transistor pair, and the first differential input voltage V x is applied to their respective input ends (bases). The output polarities of the output pairs (collectors) are opposite to each other, and the collectors of Q1 and Q5 and Q2 and Q have the opposite polarity.
The collectors of 4 are commonly connected to form a differential output pair,
It is connected to the power supply VCC via the load resistance R L.

【０１２４】またＱ３は第２トランジスタであって、そ
の入力端（ベース）に第２差動入力電圧Ｖyの一方（逆
相電圧）が印加され、Ｑ６は第４トランジスタであっ
て、その入力端（ベース）に第２差動入力電圧Ｖyの他
方（同相電圧）が印加され、それぞれの出力端（コレク
タ）は共通に直接電源ＶＣＣに接続される。Further, Q3 is a second transistor, one of the second differential input voltage V y (negative phase voltage) is applied to the input terminal (base) thereof, and Q6 is a fourth transistor, the input of which is The other end (base) of the second differential input voltage V y (in-phase voltage) is applied, and each output end (collector) is commonly connected directly to the power supply VCC.

【０１２５】以上の構成において、このバイポーラ・ト
リプルテールセルによるマルチプライヤの差動出力電流
ΔＩBは、数式４８で示される。In the above structure, the differential output current ΔI B of the multiplier by this bipolar triple tail cell is shown by the formula (48).

【０１２６】[0126]

【数４８】 [Equation 48]

【０１２７】この数式４８から、このバイポーラ・トリ
プルテールセルによるマルチプライヤは、入力電圧Ｖx
に対してはリミッティング特性を持たないが、入力電圧
Ｖyに対してはリミッティング特性を持っていることが
解る。[0127] From this equation 48, multiplier due to the bipolar triple-tail cell, input voltage V x
It can be seen that although it does not have a limiting characteristic with respect to, it has a limiting characteristic with respect to the input voltage V y .

【０１２８】この数式４８に基づき入力電圧Ｖxと同Ｖy
についての伝達特性をそれぞれ求めると図２７と図２８
のようになる。図２７は入力電圧Ｖyをパラメータとし
て入力電圧Ｖxと差動出力電流ΔＩBとの関係を示し、図
２８は入力電圧Ｖxをパラメータとして入力電圧Ｖyと差
動出力電流ΔＩBとの関係を示す。両図から、第１の入
力電圧Ｖxに関しては動作入力電圧範囲は狭いが、第２
の入力電圧Ｖyに関しては動作入力電圧範囲は広くなっ
ていることが解る。[0128] The input voltage on the basis of this formula 48 V x and the same V y
27 and 28 are obtained when the transfer characteristics of
become that way. FIG. 27 shows the relationship between the input voltage V x and the differential output current ΔI B with the input voltage V y as a parameter, and FIG. 28 shows the relationship between the input voltage V y and the differential output current ΔI B with the input voltage V x as a parameter. Show the relationship. From both figures, the operating input voltage range is narrow for the first input voltage V x , but the second
It can be seen that the operating input voltage range is wide with respect to the input voltage V y .

【０１２９】次に、このバイポーラ・トリプルテールセ
ルによるマルチプライヤのトランスコンダクタンス特性
は、数式４８を入力電圧（Ｖx、Ｖy）で微分すれば求ま
るので、入力電圧Ｖxに関するトランスコンダクタンス
特性は、数式４９となり、入力電圧Ｖyをパラメータと
して図示すれば図２９となる。また入力電圧Ｖyに関す
るトランスコンダクタンス特性は、数式５０となり、入
力電圧Ｖxをパラメータとして図示すれば図３０とな
る。Next, since the transconductance characteristic of the multiplier by the bipolar triple tail cell can be obtained by differentiating the expression 48 by the input voltage (V x , V y ), the transconductance characteristic with respect to the input voltage V x is Equation 49 is obtained, and FIG. 29 is obtained by using the input voltage V y as a parameter. Further, the transconductance characteristic with respect to the input voltage V y is given by Expression 50, and is shown in FIG. 30 if the input voltage V x is shown as a parameter.

【０１３０】[0130]

【数４９】 [Equation 49]

【０１３１】[0131]

【数５０】 [Equation 50]

【０１３２】また、差動入力電圧を不要とすることもで
きる。図４０は、全てのベース印加電圧にＶx／２を加
算して、一方の差動入力電圧を不要化した回路である。
ただし、差動入力電圧Ｖyは抵抗分圧され、出力の積は
半分となる。さらに、両方の差動入力電圧を不要化する
には、一方のマルチテールセルの全てのベース印加電圧
にＶx／２を加算し、他方のマルチテールセルの全ての
ベース印加電圧にＶx／２＋Ｖyを加算すればよい。図４
１は、両方の差動入力電圧を不要化した回路である。た
だし、いずれの入力電圧も抵抗分圧され、出力の積は１
／４となる。図４２および４３はそれぞれ図４０および
４１のバイポーラトランジスタをＭＯＳトランジスタで
構成した場合を示している。Further, the differential input voltage can be eliminated. FIG. 40 is a circuit in which V x / 2 is added to all the base applied voltages to make one differential input voltage unnecessary.
However, the differential input voltage V y is resistance-divided, and the product of the outputs is halved. Further, the unnecessarily the both differential input voltage, by adding the V x / 2 to all the base voltage applied one of the multi-tail cells, V to all of the base voltage applied other multi-tail cell x / 2 + V y should be added. Figure 4
Reference numeral 1 is a circuit that does not require both differential input voltages. However, any input voltage is resistively divided and the output product is 1
It becomes / 4. 42 and 43 show the case where the bipolar transistors of FIGS. 40 and 41 are constituted by MOS transistors, respectively.

【０１３３】ついで図２６は、２つのＭＯＳトリプルテ
ールセルによるマルチプライヤを示す。これは、図２５
において、バイポーラトランジスタをＭＯＳトランジス
タに置き換えると得られる。FIG. 26 shows a multiplier with two MOS triple tail cells. This is shown in FIG.
In, it is obtained by replacing the bipolar transistor with a MOS transistor.

【０１３４】以上の構成において、このＭＯＳトリプル
テールセルによるマルチプライヤの差動出力電流Ｉ
Mは、数式５１〜同５４で示される。In the above structure, the differential output current I of the multiplier by this MOS triple tail cell is used.
M is represented by Equations 51 to 54.

【０１３５】[0135]

【数５１】 [Equation 51]

【０１３６】[0136]

【数５２】 [Equation 52]

【０１３７】[0137]

【数５３】 [Equation 53]

【０１３８】[0138]

【数５４】 [Equation 54]

【０１３９】この数式５１〜同５４から解るように、Ｍ
ＯＳトランジスタの２乗則を仮定すれば、回路内のＭＯ
Ｓトランジスタが何れもピンチオフしない入力電圧範囲
においては理想的なマルチプライヤ特性が得られるが、
入力電圧が大きくなるにしたがって回路内のＭＯＳトラ
ンジスタがピンチオフし始め理想的なマルチプライヤ特
性からずれてくる。As can be seen from the equations 51 to 54, M
Assuming the square law of the OS transistor, the MO in the circuit
An ideal multiplier characteristic can be obtained in the input voltage range where none of the S transistors pinch off.
As the input voltage increases, the MOS transistors in the circuit start to pinch off and deviate from the ideal multiplier characteristics.

【０１４０】この数式５１〜同５４に基づき入力電圧Ｖ
xと同Ｖyについての伝達特性をそれぞれ求めると、図３
１と図３２のようになる。図３１と図３２は、入力電圧
を√（Ｉ0／β）で規格化して示すが、図３１は入力電
圧Ｖyをパラメータとして入力電圧Ｖxと差動出力電流Δ
ＩMとの関係を示し、図３２は入力電圧Ｖxをパラメータ
として入力電圧Ｖyと差動出力電流ΔＩMとの関係を示
す。両図から、このＭＯＳマルチプライヤは、理想的な
マルチプライヤ特性の得られる動作入力電圧範囲が格段
に広く、特に第２の入力電圧Ｖyに関しては、規格化入
力電圧で１｛＝√（Ｉ0／β）｝を越えており、大きく
改善される。Based on these equations 51 to 54, the input voltage V
When the transfer characteristics for x and V y are calculated respectively, FIG.
1 and FIG. 32. 31 and 32 show the input voltage standardized by √ (I 0 / β), but FIG. 31 shows the input voltage V x and the differential output current Δ with the input voltage V y as a parameter.
32 shows the relationship with I M, and FIG. 32 shows the relationship between the input voltage V y and the differential output current ΔI M with the input voltage V x as a parameter. From both figures, this MOS multiplier has a remarkably wide operating input voltage range in which an ideal multiplier characteristic is obtained, and particularly for the second input voltage V y , the normalized input voltage is 1 {= √ (I 0 / β)} and is greatly improved.

【０１４１】次にこのＭＯＳトリプルテールセルによる
マルチプライヤのトランスコンダクタンス特性は、数式
５１〜同５４を入力電圧（Ｖx、Ｖy）で微分すれば求ま
るので、入力電圧Ｖxに関するトランスコンダクタンス
特性は、数式５５〜同５８となり、入力電圧Ｖyをパラ
メータとして図示すれば図３３となる。また入力電圧Ｖ
yに関するトランスコンダクタンス特性は、数式５９〜
同６２となり、入力電圧Ｖxをパラメータとして図示す
れば図３４となる。Next, the transconductance characteristic of the multiplier by the MOS triple tail cell can be obtained by differentiating the equations 51 to 54 with the input voltage (V x , V y ), so the transconductance characteristic with respect to the input voltage V x is Equations 55 to 58 are given, and FIG. 33 is obtained when the input voltage V y is shown as a parameter. Input voltage V
The transconductance characteristic with respect to y is represented by Equation 59-
If the input voltage V x is shown as a parameter in FIG.

【０１４２】[0142]

【数５５】 [Equation 55]

【０１４３】[0143]

【数５６】 [Equation 56]

【０１４４】[0144]

【数５７】 [Equation 57]

【０１４５】[0145]

【数５８】 [Equation 58]

【０１４６】[0146]

【数５９】 [Equation 59]

【０１４７】[0147]

【数６０】 [Equation 60]

【０１４８】[0148]

【数６１】 [Equation 61]

【０１４９】[0149]

【数６２】 [Equation 62]

【０１５０】ついで図３５は、２つのバイポーラ・クア
ッドリテールセルによるマルチプライヤを示す。図３５
において、Ｑ１とＱ２とＱ３とＱ４は共通の定電流源Ｉ
0で駆動される第１バイポーラ・クアッドリテールセル
であり、Ｑ５とＱ６とＱ７とＱ８は共通の定電流源Ｉ0
で駆動される第２バイポーラ・クアッドリテールセルで
ある。FIG. 35 then shows a multiplier with two bipolar quad-tail cells. Fig. 35
, Q1, Q2, Q3 and Q4 are common constant current sources I
It is a first bipolar quadrature cell driven by 0 , Q5, Q6, Q7 and Q8 being a common constant current source I 0.
Is a second bipolar quadritail cell driven by.

【０１５１】Ｑ１とＱ２が第１トランジスタ対で、Ｑ５
とＱ６が第３トランジスタ対であって、それぞれの入力
端（ベース）に第１差動入力電圧Ｖxが印加される。そ
してそれぞれの出力対（コレクタ）間では出力極性が逆
相関係にあるＱ１とＱ６のコレクタ同志およびＱ２とＱ
５のコレクタ同志が共通接続され差動出力対を構成し、
負荷抵抗ＲLを介して電源ＶＣＣに接続される。Q1 and Q2 are the first transistor pair, and Q5
And Q6 are the third transistor pair, and the first differential input voltage V x is applied to their respective input ends (bases). The output polarities of the respective output pairs (collectors) are opposite to each other, and the collectors of Q1 and Q6 and Q2 and Q6 have the opposite polarity.
The collectors of 5 are commonly connected to form a differential output pair,
It is connected to the power supply VCC through the load resistance RL.

【０１５２】また、Ｑ３とＱ４は入力端（ベース）が共
通接続される第２トランジスタであって、その入力端に
第２差動入力電圧Ｖyの一方（逆相電圧）が印加され、
Ｑ７とＱ８は入力端（ベース）が共通接続される第４ト
ランジスタであって、その入力端に第２差動入力電圧Ｖ
yの他方（同相電圧）が印加され、それぞれの出力端
（コレクタ）は共通に直接電源ＶＣＣに接続される。Further, Q3 and Q4 are second transistors whose input terminals (bases) are commonly connected, and one of the second differential input voltage V y (negative phase voltage) is applied to their input terminals.
Q7 and Q8 are fourth transistors whose input ends (bases) are commonly connected, and have a second differential input voltage V at their input ends.
The other of y (common mode voltage) is applied, and the respective output ends (collectors) are commonly connected directly to the power supply VCC.

【０１５３】以上の構成において、このバイポーラ・ク
アッドリテールセルによるマルチプライヤの差動出力電
流ΔＩBは、数式６３で示される。In the above structure, the differential output current ΔI B of the multiplier by this bipolar quadritail cell is expressed by equation 63.

【０１５４】[0154]

【数６３】 [Equation 63]

【０１５５】数式６３から、このバイポーラ・クアッド
リテールセルによるマルチプライヤは、入力電圧Ｖxに
対してはリミッティング特性を持たないが、入力電圧Ｖ
yに対してはリミッティング特性を持っていることが解
る。From the equation (63), the multiplier using this bipolar quadritail cell has no limiting characteristic with respect to the input voltage V x , but the input voltage V x
It can be seen that y has a limiting characteristic.

【０１５６】この数式６３に基づき入力電圧Ｖxと同Ｖy
についての伝達特性をそれぞれ求めると図３６と図３７
のようになる。図３６は入力電圧Ｖyをパラメータとし
て入力電圧Ｖxと差動出力電流ΔＩBとの関係を示し、図
３７は入力電圧Ｖxをパラメータとして入力電圧Ｖyと差
動出力電流ΔＩBとの関係を示す。両図から、第１の入
力電圧Ｖxに関しては動作入力電圧範囲は狭いが、第２
の入力電圧Ｖyに関しては動作入力電圧範囲は広くなっ
ていることが解る。[0156] The input voltage on the basis of this formula 63 V x and the same V y
36 and 37 when the transfer characteristics of
become that way. FIG. 36 shows the relationship between the input voltage V x and the differential output current ΔI B with the input voltage V y as a parameter, and FIG. 37 shows the relationship between the input voltage V y and the differential output current ΔI B with the input voltage V x as a parameter. Indicates. From both figures, the operating input voltage range is narrow for the first input voltage V x , but the second
It can be seen that the operating input voltage range is wide with respect to the input voltage V y .

【０１５７】次に、このバイポーラ・クアッドリテール
セルによるマルチプライヤのトランスコンダクタンス特
性は、数式６３を入力電圧（Ｖx、Ｖy）で微分すれば求
まるので、入力電圧Ｖxに関するトランスコンダクタン
ス特性は数式６４となり、入力電圧Ｖyをパラメータと
して図示すれば図３８となる。また入力電圧Ｖyに関す
るトランスコンダクタンス特性は数式６５となり、入力
電圧Ｖxをパラメータとして図示すれば図３９となる。Next, since the transconductance characteristic of the multiplier by this bipolar quadritail cell is obtained by differentiating the equation 63 with the input voltage (V x , V y ), the transconductance characteristic with respect to the input voltage V x is obtained by the equation. 64, which is shown in FIG. 38 when the input voltage V y is used as a parameter. Further, the transconductance characteristic with respect to the input voltage V y is given by Equation 65, and if the input voltage V x is shown as a parameter, it becomes as shown in FIG.

【０１５８】[0158]

【数６４】 [Equation 64]

【０１５９】[0159]

【数６５】 [Equation 65]

【０１６０】ついで図４４は、２つのＭＯＳクアッドリ
テールセルによるマルチプライヤを示す。これは、図３
５において、バイポーラトランジスタをＭＯＳトランジ
スタに置き換えると得られる。FIG. 44 shows a multiplier with two MOS quad tail cells. This is shown in Figure 3.
In 5, the bipolar transistor is replaced by a MOS transistor.

【０１６１】以上の構成において、このＭＯＳクアッド
リテールセルによるマルチプライヤの差動出力電流ΔＩ
Mは、数式６６〜同７０で示される。In the above configuration, the differential output current ΔI of the multiplier by this MOS quad tail cell
M is represented by equations 66 to 70.

【０１６２】[0162]

【数６６】 [Equation 66]

【０１６３】[0163]

【数６７】 [Equation 67]

【０１６４】[0164]

【数６８】 [Equation 68]

【０１６５】[0165]

【数６９】 [Equation 69]

【０１６６】[0166]

【数７０】 [Equation 70]

【０１６７】この数式６６〜同７０から解るように、Ｍ
ＯＳトランジスタの２乗則を仮定すれば、回路内のＭＯ
Ｓトランジスタが何れもピンチオフしない入力電圧範囲
においては理想的なマルチプライヤ特性が得られるが、
入力電圧が大きくなるにしたがって回路内のＭＯＳトラ
ンジスタがピンチオフし始め理想的なマルチプライヤ特
性からずれてくる。As can be seen from the equations 66 to 70, M
Assuming the square law of the OS transistor, the MO in the circuit
An ideal multiplier characteristic can be obtained in the input voltage range where none of the S transistors pinch off.
As the input voltage increases, the MOS transistors in the circuit start to pinch off and deviate from the ideal multiplier characteristics.

【０１６８】この数式６６〜同７０に基づき入力電圧Ｖ
xと同Ｖyについての伝達特性をそれぞれ求めると、図４
５と図４６のようになる。図４５と図４６は、入力電圧
を√（Ｉ0／β）で規格化して示すが、図４５は入力電
圧Ｖyをパラメータとして入力電圧Ｖxと差動出力電流Δ
ＩMとの関係を示し、図４６は入力電圧Ｖxをパラメータ
として入力電圧Ｖxと差動出力電流ΔＩMとの関係を示
す。両図から、このＭＯＳマルチプライヤは、理想的な
マルチプライヤ特性の得られる動作入力電圧範囲が格段
に広く、特に第２の入力電圧Ｖyに関しては、規格化入
力電圧で１＝｛√（Ｉ0／β）｝を越えており、大きく
改善される。Based on these equations 66 to 70, the input voltage V
Obtaining the transfer characteristics for x and V y , respectively, is shown in FIG.
5 and as shown in FIG. 45 and 46 show the input voltage normalized by √ (I 0 / β), but FIG. 45 shows the input voltage V x and the differential output current Δ with the input voltage V y as a parameter.
Shows the relationship between I M, Figure 46 shows the relationship between the input voltage V x and the differential output current [Delta] I M input voltage V x as a parameter. From both figures, this MOS multiplier has a remarkably wide operating input voltage range in which an ideal multiplier characteristic is obtained, and particularly for the second input voltage V y , 1 = {√ (I 0 / β)} and is greatly improved.

【０１６９】次にこのＭＯＳクアッドリテールセルによ
るマルチプライヤのトランスコンダクタンス特性は、数
式６６〜同７０を入力電圧（Ｖx、Ｖy）で微分すれば求
まるので、入力電圧Ｖxに関するトランスコンダクタン
ス特性は数式７１〜同７６となり、入力電圧Ｖyをパラ
メータとして図示すれば図４７となる。また入力電圧Ｖ
yに関するトランスコンダクタンス特性は数式７７〜同
８１となり、入力電圧Ｖxをパラメータとして図示すれ
ば図４８となる。Next, the transconductance characteristic of the multiplier by the MOS quadritail cell can be obtained by differentiating the equations 66 to 70 by the input voltage (V x , V y ), so the transconductance characteristic with respect to the input voltage V x is Equations 71 to 76 are given, and if the input voltage V y is shown as a parameter, it becomes FIG. 47. Input voltage V
The transconductance characteristics with respect to y are represented by Formulas 77 to 81, and are shown in FIG. 48 when the input voltage V x is shown as a parameter.

【０１７０】[0170]

【数７１】 [Equation 71]

【０１７１】[0171]

【数７２】 [Equation 72]

【０１７２】[0172]

【数７３】 [Equation 73]

【０１７３】[0173]

【数７４】 [Equation 74]

【０１７４】[0174]

【数７５】 [Equation 75]

【０１７５】[0175]

【数７６】 [Equation 76]

【０１７６】[0176]

【数７７】 [Equation 77]

【０１７７】[0177]

【数７８】 [Equation 78]

【０１７８】[0178]

【数７９】 [Equation 79]

【０１７９】[0179]

【数８０】 [Equation 80]

【０１８０】[0180]

【数８１】 [Equation 81]

【０１８１】以上、トリプルテールセルとクアッドリテ
ールセルによるバイポーラ・マルチプライヤとＭＯＳマ
ルチプライヤを示したが、バイポーラ・マルチプライヤ
ではＴ型構成またはπ型構成にしたエミッタ抵抗の挿
入、ダイオードの挿入により入力電圧範囲を拡大でき
る。As described above, the bipolar multiplier and the MOS multiplier with the triple tail cell and the quadritail cell are shown. In the bipolar multiplier, the input is made by inserting the emitter resistance in the T type configuration or the π type configuration, and by inserting the diode. The voltage range can be expanded.

【０１８２】ここに、バイポーラ・マルチプライヤで
は、図２７、図２８、図３６、図３７の特性図に示した
ように入力電圧が大きくなるにしたがって直線性が劣化
して来る。これは、数式４８および６３に示したよう
に、バイポーラトランジスタの指数特性に起因した非直
線性である。Here, in the bipolar multiplier, the linearity deteriorates as the input voltage increases as shown in the characteristic diagrams of FIGS. 27, 28, 36 and 37. This is the non-linearity due to the exponential characteristic of the bipolar transistor, as shown in Equations 48 and 63.

【０１８３】また同様に、ＭＯＳマルチプライヤでは、
図３１、図３２、図４５、図４６の特性図に示したよう
に、入力電圧がある値を超えると直線性が劣化してくる
が、それまでは理想的なマルチプライヤ特性を持つ。し
たがって、差動入力電圧を発生させる回路には線形性が
要求される。Similarly, in the MOS multiplier,
As shown in the characteristic diagrams of FIGS. 31, 32, 45, and 46, the linearity deteriorates when the input voltage exceeds a certain value, but until then, it has an ideal multiplier characteristic. Therefore, the circuit that generates the differential input voltage is required to have linearity.

【０１８４】かかるバイポーラ・マルチプライヤの非直
線性は、当該マルチプライヤに入力する第１および第２
の差動入力電圧を、それぞれ第１および第２の差動電流
に変換する手段とその第１および第２の差動電流を第１
および第２の差動入力電圧に再変換する手段たるダイオ
ードとを備える回路を介して供給することにより補正で
き、直線性を改善できる。The non-linearity of such a bipolar multiplier is due to the first and second input to the multiplier.
Means for converting the differential input voltage of the first and second differential currents into first and second differential currents, respectively, and first and second differential currents thereof.
And the linearity can be improved by supplying through a circuit provided with a diode as a means for reconverting to the second differential input voltage.

【０１８５】具体的にはバイポーラ・マルチプライヤの
場合には図４９に示す補正回路を、ＭＯＳマルチプライ
ヤの場合には図５０に示す差動回路を、当該マルチプラ
イヤを構成する２つのマルチテールセルそれぞれの入力
段に前置するのである。Specifically, in the case of a bipolar multiplier, the correction circuit shown in FIG. 49 is used, and in the case of a MOS multiplier, the differential circuit shown in FIG. 50 is used. It is placed in front of each input stage.

【０１８６】すなわち、バイポーラ・マルチプライヤの
補正回路では図４９に示すように、トランジスタＱ１と
同Ｑ２、定電流源Ｉ00、エミッタ抵抗ＲEからなる差動
入力電圧−差動出力電流変換回路（エミッタ結合差動
対）と、その負荷としてダイオード接続されたトランジ
スタＱ３、同Ｑ４からなる差動入力電圧に再変換する回
路とからなる。That is, in the bipolar multiplier correction circuit, as shown in FIG. 49, a differential input voltage-differential output current conversion circuit (composed of transistors Q1 and Q2, a constant current source I 00 , and an emitter resistor R E ( (Emitter-coupled differential pair), and a circuit for reconverting to a differential input voltage composed of diode-connected transistors Q3 and Q4 as its load.

【０１８７】入力回路たるこの補正回路によって当該マ
ルチプライヤを構成するバイポーラトランジスタの指数
特性に起因した直線歪を前以て対数補正することでバイ
ポーラ・マルチプライヤのオーバーオールの直線性が改
善される。This correction circuit, which is an input circuit, improves the linearity of the overall bipolar multiplier by linearly correcting the linear distortion due to the exponential characteristic of the bipolar transistor forming the multiplier.

【０１８８】また、ＭＯＳマルチプライヤの差動回路で
は図５０に示すように、トランジスタＭ１と同Ｍ２、定
電流源Ｉ00からなる差動入力−差動出力電流変換回路
と、その負荷としてダイオード接続されたトランジスタ
Ｍ３、同Ｍ４からなる差動入力電圧に再変換する回路と
からなる。Further, in the MOS multiplier differential circuit, as shown in FIG. 50, a differential input-differential output current conversion circuit composed of transistors M1 and M2 and a constant current source I 00, and a diode connection as its load. And a circuit for re-converting into a differential input voltage composed of the transistors M3 and M4.

【０１８９】入力回路たるこの差動回路によって当該差
動入力対を構成するＭＯＳトランジスタの２乗則特性に
起因した直線歪を前以てルート（平方根）補正すること
でＭＯＳマルチプライヤのオーバーオールの直線性を劣
化させずに済む。特に、ＭＯＳトランジスタによる差動
入力電圧−差動出力電流変換回路はソース結合差動対で
あるので、動作入力電圧範囲は、定電流源Ｉ00とＭＯＳ
トランジスタのトランスコンダクタンスパラメータβの
商の平方根となり、任意に設定でき図４９に示したよう
なエミッタ抵抗を必要としない。なお、トランスコンダ
クタンスパラメータβは、前述したように、ゲート幅Ｗ
とゲート長Ｌの比（Ｗ／Ｌ）の値に比例する。This differential circuit, which is an input circuit, corrects the linear distortion due to the square law characteristic of the MOS transistors forming the differential input pair in advance by the root (square root) correction, and thus the overall straight line of the MOS multiplier. It does not deteriorate the sex. In particular, since the differential input voltage-differential output current conversion circuit using MOS transistors is a source-coupled differential pair, the operating input voltage range is constant current source I 00 and MOS.
It is the square root of the quotient of the transconductance parameter β of the transistor and can be set arbitrarily and does not require the emitter resistance as shown in FIG. 49. The transconductance parameter β is, as described above, the gate width W
And the gate length L ratio (W / L).

【０１９０】[0190]

【発明の効果】以上説明したように、本発明のマルチプ
ライヤによれば、２象限マルチプライヤたるマルチテー
ルセル（複数のトランジスタが共通の電流源で駆動され
るセル）の２個で構成し、それらをいわば横一列となる
ような配置にし、同一の電源電圧で動作するようにして
ある。したがって、低電圧動作が可能であり、また直線
性の良い入力電圧範囲を広くできる。またエミッタ抵
抗、共通抵抗、ダイオードを挿入したバイポーラマルチ
プライヤでは入力電圧範囲が更に拡大される。更に、第
２発明のマルチプライヤでは直線性を改善できる、等の
効果がある。As described above, according to the multiplier of the present invention, the multi-tail cell (cell in which a plurality of transistors are driven by a common current source), which is a two-quadrant multiplier, is used. They are arranged in a horizontal row, so to speak, so that they are operated with the same power supply voltage. Therefore, low voltage operation is possible, and the input voltage range with good linearity can be widened. In addition, the input voltage range is further expanded in the bipolar multiplier in which the emitter resistance, the common resistance and the diode are inserted. Further, the multiplier of the second invention has the effect of improving the linearity.

【０１９１】[0191]

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のマルチプライヤの原理構成ブロック図
である。FIG. 1 is a block diagram showing the principle configuration of a multiplier according to the present invention.

【図２】マルチテールセルの一例であるバイポーラ・ト
リプルテールセルの回路図である。FIG. 2 is a circuit diagram of a bipolar triple tail cell which is an example of a multi-tail cell.

【図３】図２に示した回路の差動入力を不要にした一例
を示す回路図である。FIG. 3 is a circuit diagram showing an example in which the differential input of the circuit shown in FIG. 2 is unnecessary.

【図４】バイポーラ・トリプルテールセルの伝達特性図
（入力電圧Ｖ2をパラメータとして入力電圧Ｖ1と差動出
力電流ΔＩcとの関係図）である。FIG. 4 is a transfer characteristic diagram of a bipolar triple-tail cell (a relation diagram between the input voltage V 1 and the differential output current ΔI c with the input voltage V 2 as a parameter).

【図５】バイポーラ・トリプルテールセルのトランスコ
ンダクタンス特性図である。FIG. 5 is a transconductance characteristic diagram of a bipolar triple tail cell.

【図６】マルチテールセルの一例であるＭＯＳトリプル
テールセルの回路図である。FIG. 6 is a circuit diagram of a MOS triple tail cell which is an example of a multi-tail cell.

【図７】マルチテールセルの一例であるバイポーラ・ク
アッドリテールセルの回路図である。FIG. 7 is a circuit diagram of a bipolar quad tail cell which is an example of a multi-tail cell.

【図８】図６に示した回路の差動入力を不要にした一例
を示す回路図である。FIG. 8 is a circuit diagram showing an example in which the differential input of the circuit shown in FIG. 6 is unnecessary.

【図９】ＭＯＳトリプルテールセルの伝達特性図（入力
電圧Ｖ2をパラメータとして規格化入力電圧Ｖ1と差動出
力電流ΔＩDとの関係図）である。FIG. 9 is a transfer characteristic diagram of a MOS triple tail cell (a relationship diagram between a standardized input voltage V 1 and a differential output current ΔI D with the input voltage V 2 as a parameter).

【図１０】バイポーラ・クアッドリテールセルの伝達特
性図（入力電圧Ｖ2をパラメータとして入力電圧Ｖ1と差
動出力電流ΔＩcとの関係図）である。FIG. 10 is a transfer characteristic diagram of a bipolar quad detail cell (a relation diagram between the input voltage V 1 and the differential output current ΔI c with the input voltage V 2 as a parameter).

【図１１】バイポーラ・クアッドリテールセルのトラン
スコンダクタンス特性図である。FIG. 11 is a transconductance characteristic diagram of a bipolar quadritail cell.

【図１２】Ｂｉ−ＭＯＳクアッドリテールセルの一例の
回路図である。FIG. 12 is a circuit diagram of an example of a Bi-MOS quad detail cell.

【図１３】Ｂｉ−ＭＯＳクアッドリテールセルの他の回
路図である。FIG. 13 is another circuit diagram of the Bi-MOS quad detail cell.

【図１４】バイポーラ・トリプルテールセルを変形した
回路図である。FIG. 14 is a modified circuit diagram of a bipolar triple tail cell.

【図１５】ＭＯＳトリプルテールセルを変形した回路図
である。FIG. 15 is a circuit diagram in which a MOS triple tail cell is modified.

【図１６】マルチテールセルの一例であるＭＯＳクアッ
ドリテールセルの回路図である。FIG. 16 is a circuit diagram of a MOS quad tail cell, which is an example of a multi-tail cell.

【図１７】エミッタ・デジェネレーション法を適用した
バイポーラ・トリプルテールセルの回路図である。FIG. 17 is a circuit diagram of a bipolar triple tail cell to which an emitter degeneration method is applied.

【図１８】ＭＯＳクアッドリテールセルの伝達特性図
（入力電圧Ｖ2をパラメータとして規格化入力電圧Ｖ1と
差動出力電流ΔＩcとの関係図）である。FIG. 18 is a transfer characteristic diagram of a MOS quad detail cell (a relation diagram between a standardized input voltage V 1 and a differential output current ΔI c with the input voltage V 2 as a parameter).

【図１９】エミッタ・デジェネレーション法を適用した
バイポーラ・クアッドリテールセルの回路図である。FIG. 19 is a circuit diagram of a bipolar quad detail cell to which an emitter degeneration method is applied.

【図２０】エミッタ・デジェネレーション法を適用した
バイポーラ・トリプルテールセルの回路図である。FIG. 20 is a circuit diagram of a bipolar triple tail cell to which an emitter degeneration method is applied.

【図２１】エミッタ・デジェネレーション法を適用した
バイポーラ・クアッドリテールセルの回路図である。FIG. 21 is a circuit diagram of a bipolar quad detail cell to which an emitter degeneration method is applied.

【図２２】エミッタ・デジェネレーション法を適用した
バイポーラ・クアッドリテールセルの回路図である。FIG. 22 is a circuit diagram of a bipolar quad detail cell to which an emitter degeneration method is applied.

【図２３】ダイオードを挿入したバイポーラ・トリプル
テールセルの回路図である。FIG. 23 is a circuit diagram of a bipolar triple tail cell in which a diode is inserted.

【図２４】ダイオードを挿入したバイポーラ・クアッド
リテールセルの回路図である。FIG. 24 is a circuit diagram of a bipolar quad detail cell in which a diode is inserted.

【図２５】本発明の第１実施例にかかわるマルチプライ
ヤ（バイポーラ・トリプルテールセルによるバイポーラ
・マルチプライヤ）の回路図である。FIG. 25 is a circuit diagram of a multiplier (bipolar multiplier with a bipolar triple tail cell) according to the first embodiment of the present invention.

【図２６】本発明の第２実施例にかかわるマルチプライ
ヤ（ＭＯＳトリプルテールセルによるＭＯＳマルチプラ
イヤ）の回路図である。FIG. 26 is a circuit diagram of a multiplier (MOS multiplier with a MOS triple tail cell) according to the second embodiment of the present invention.

【図２７】第１実施例のバイポーラ・マルチプライヤの
伝達特性図（入力電圧Ｖyをパラメータとして入力電圧
Ｖxと差動出力電流ΔＩBとの関係図）である。FIG. 27 is a transfer characteristic diagram of the bipolar multiplier of the first embodiment (a relation diagram between the input voltage V x and the differential output current ΔI B with the input voltage V y as a parameter).

【図２８】第１実施例のバイポーラ・マルチプライヤの
伝達特性図（入力電圧Ｖxをパラメータとして入力電圧
Ｖyと差動出力電流ΔＩBとの関係図）である。FIG. 28 is a transfer characteristic diagram of the bipolar multiplier of the first embodiment (a relation diagram between the input voltage V y and the differential output current ΔI B with the input voltage V x as a parameter).

【図２９】第１実施例のバイポーラ・マルチプライヤの
入力電圧Ｖxに関するトランスコンダクタンス特性を入
力電圧Ｖyをパラメータとして示す図である。FIG. 29 is a diagram showing a transconductance characteristic with respect to an input voltage V x of the bipolar multiplier of the first embodiment, with the input voltage V y being a parameter.

【図３０】第１実施例のバイポーラ・マルチプライヤの
入力電圧Ｖyに関するトランスコンダクタンス特性を入
力電圧Ｖxをパラメータとして示す図である。FIG. 30 is a diagram showing transconductance characteristics with respect to an input voltage V y of the bipolar multiplier of the first embodiment, with the input voltage V x as a parameter.

【図３１】第２実施例のＭＯＳマルチプライヤの伝達特
性図（入力電圧Ｖyをパラメータとして規格化入力電圧
Ｖxと差動出力電流ΔＩMとの関係図）である。FIG. 31 is a transfer characteristic diagram of the MOS multiplier of the second embodiment (relationship diagram between the standardized input voltage V x and the differential output current ΔI M with the input voltage V y as a parameter).

【図３２】第２実施例のＭＯＳマルチプライヤの伝達特
性図（入力電圧Ｖxをパラメータとして規格化入力電圧
Ｖyと差動出力電流ΔＩMとの関係図）である。FIG. 32 is a transfer characteristic diagram of the MOS multiplier according to the second embodiment (relationship diagram between the normalized input voltage V y and the differential output current ΔI M with the input voltage V x as a parameter).

【図３３】第２実施例のＭＯＳマルチプライヤの入力電
圧Ｖxに関するトランスコンダクタンス特性を入力電圧
Ｖyをパラメータとして示す図である。FIG. 33 is a diagram showing transconductance characteristics with respect to an input voltage V x of the MOS multiplier of the second embodiment, with the input voltage V y as a parameter.

【図３４】第２実施例のＭＯＳマルチプライヤの入力電
圧Ｖyに関するトランスコンダクタンス特性を入力電圧
Ｖxをパラメータとして示す図である。FIG. 34 is a diagram showing a transconductance characteristic with respect to an input voltage V y of the MOS multiplier of the second embodiment, using the input voltage V x as a parameter.

【図３５】本発明の第３実施例にかかわるマルチプライ
ヤ（バイポーラ・クアッドリテールセルによるバイポー
ラ・マルチプライヤ）の回路図である。FIG. 35 is a circuit diagram of a multiplier (a bipolar multiplier using a bipolar quad detail cell) according to the third embodiment of the present invention.

【図３６】第３実施例のバイポーラ・マルチプライヤの
伝達特性図（入力電圧Ｖyをパラメータとして入力電圧
Ｖxと差動出力電流ΔＩBとの関係図）である。FIG. 36 is a transfer characteristic diagram of the bipolar multiplier of the third embodiment (a relation diagram between the input voltage V x and the differential output current ΔI B with the input voltage V y as a parameter).

【図３７】第３実施例のバイポーラ・マルチプライヤの
伝達特性図（入力電圧Ｖxをパラメータとして入力電圧
Ｖyと差動出力電流ΔＩBとの関係図）である。FIG. 37 is a transfer characteristic diagram of the bipolar multiplier of the third embodiment (a relation diagram between the input voltage V y and the differential output current ΔI B with the input voltage V x as a parameter).

【図３８】第３実施例のバイポーラ・マルチプライヤの
入力電圧Ｖxに関するトランスコンダクタンス特性を入
力電圧Ｖyをパラメータとして示す図である。FIG. 38 is a diagram showing a transconductance characteristic with respect to an input voltage V x of the bipolar multiplier of the third embodiment, with the input voltage V y as a parameter.

【図３９】第３実施例のバイポーラ・マルチプライヤの
入力電圧Ｖyに関するトランスコンダクタンス特性を入
力電圧Ｖxをパラメータとして示す図である。FIG. 39 is a diagram showing transconductance characteristics with respect to an input voltage V y of the bipolar multiplier of the third embodiment, with the input voltage V x as a parameter.

【図４０】図２５に示した回路の差動入力を不要にした
一例を示す回路図である。40 is a circuit diagram showing an example in which the differential input of the circuit shown in FIG. 25 is unnecessary.

【図４１】図２６に示した回路の差動入力を不要にした
一例を示す回路図である。41 is a circuit diagram showing an example in which the differential input of the circuit shown in FIG. 26 is unnecessary.

【図４２】図４０に示した回路のバイポーラ・トランジ
スタをＭＯＳトランジスタに置き換えた回路図である。42 is a circuit diagram in which the bipolar transistor of the circuit shown in FIG. 40 is replaced with a MOS transistor.

【図４３】図４１に示した回路のバイポーラ・トランジ
スタをＭＯＳトランジスタに置き換えた回路図である。43 is a circuit diagram in which the bipolar transistor of the circuit shown in FIG. 41 is replaced with a MOS transistor.

【図４４】本発明の第４実施例にかかわるマルチプライ
ヤ（ＭＯＳクアッドリテールセルによるＭＯＳマルチプ
ライヤ）の回路図である。FIG. 44 is a circuit diagram of a multiplier (MOS multiplier with a MOS quad detail cell) according to the fourth embodiment of the present invention.

【図４５】第４実施例のＭＯＳマルチプライヤの伝達特
性図（入力電圧Ｖyをパラメータとして規格化入力電圧
Ｖxと差動出力電流ΔＩMとの関係図）である。FIG. 45 is a transfer characteristic diagram of the MOS multiplier according to the fourth embodiment (a relation diagram between the normalized input voltage V x and the differential output current ΔI M with the input voltage V y as a parameter).

【図４６】第４実施例のＭＯＳマルチプライヤの伝達特
性図（入力電圧Ｖxをパラメータとして規格化入力電圧
Ｖyと差動出力電流ΔＩMとの関係図）である。FIG. 46 is a transfer characteristic diagram of the MOS multiplier of the fourth example (relationship diagram between the standardized input voltage V y and the differential output current ΔI M with the input voltage V x as a parameter).

【図４７】第４実施例のＭＯＳマルチプライヤの入力電
圧Ｖxに関するトランスコンダクタンス特性を入力電圧
Ｖyをパラメータとして示す図である。FIG. 47 is a diagram showing a transconductance characteristic with respect to an input voltage V x of the MOS multiplier of the fourth embodiment, using the input voltage V y as a parameter.

【図４８】第４実施例のＭＯＳマルチプライヤの入力電
圧Ｖyに関するトランスコンダクタンス特性を入力電圧
Ｖxをパラメータとして示す図である。FIG. 48 is a diagram showing transconductance characteristics with respect to an input voltage V y of the MOS multiplier of the fourth embodiment, with the input voltage V x as a parameter.

【図４９】本発明のマルチプライヤの直線性を改善すべ
く入力段に前置するバイポーラによる補正回路の回路図
である。FIG. 49 is a circuit diagram of a bipolar correction circuit that is placed in front of the input stage to improve the linearity of the multiplier of the present invention.

【図５０】本発明のマルチプライヤの直線性を改善すべ
く入力段に前置するＭＯＳによる補正回路の回路図であ
る。FIG. 50 is a circuit diagram of a correction circuit using a MOS that is placed before the input stage to improve the linearity of the multiplier of the present invention.

【図５１】フォールデッド・ギルバート・マルチプライ
ヤの回路図である。FIG. 51 is a circuit diagram of a folded Gilbert multiplier.

【図５２】本発明者の先の出願にかかわるバイポーラ・
マルチプライヤの回路図である。FIG. 52 is a bipolar diagram relating to the present inventor's earlier application.
It is a circuit diagram of a multiplier.

【図５３】図５２に示すバイポーラ・マルチプライヤの
伝達特性図である。53 is a transfer characteristic diagram of the bipolar multiplier shown in FIG. 52.

【図５４】図５２に示すバイポーラ・マルチプライヤの
トランスコンダクタンス特性図である。54 is a transconductance characteristic diagram of the bipolar multiplier shown in FIG. 52.

【図５５】本発明者の先の出願にかかわるＭＯＳマルチ
プライヤの回路図である。FIG. 55 is a circuit diagram of a MOS multiplier according to the inventor's earlier application.

【図５６】図５５に示すＭＯＳマルチプライヤの伝達特
性図である。56 is a transfer characteristic diagram of the MOS multiplier shown in FIG. 55.

【図５７】図５５に示すＭＯＳマルチプライヤのトラン
スコンダクタンス特性図である。57 is a transconductance characteristic diagram of the MOS multiplier shown in FIG. 55. FIG.

【図５８】本発明者が先に発表したＭＯＳマルチプライ
ヤの回路図である。FIG. 58 is a circuit diagram of a MOS multiplier previously announced by the present inventor.

【図５９】図５８に示すＭＯＳマルチプライヤの伝達特
性図である。FIG. 59 is a transfer characteristic diagram of the MOS multiplier shown in FIG. 58.

【図６０】図５８に示すＭＯＳマルチプライヤのトラン
スコンダクタンス特性図である。FIG. 60 is a transconductance characteristic diagram of the MOS multiplier shown in FIG. 58.

【図６１】Ｗａｎｇの提案にかかわる１つのクアッドリ
テールセルによるＭＯＳマルチプライヤの回路図であ
る。FIG. 61 is a circuit diagram of a MOS multiplier with one quad detail cell according to Wang's proposal.

【図６２】図６１に示すＭＯＳマルチプライヤの本発明
者が解析して得た伝達特性図である。62 is a transfer characteristic diagram obtained by the present inventor's analysis of the MOS multiplier shown in FIG. 61. FIG.

【図６３】図６１に示すＭＯＳマルチプライヤの本発明
者が解析して得たトランスコンダクタンス特性図であ
る。FIG. 63 is a transconductance characteristic diagram obtained by the present inventor's analysis of the MOS multiplier shown in FIG. 61.

【符号の説明】[Explanation of symbols]

Ａ、Ｂ ・・・ マルチテールセル Ｄ１１、Ｄ２１、Ｄ３１、Ｄ４１ ・・・ ダイオード Ｉo、Ｉoo ・・・ 定電流源 Ｍ１〜Ｍ８ ・・・ ＭＯＳトランジスタ Ｑ１〜Ｑ８ ・・・ バイポーラ・トランジスタ ＲE、ＲE1、ＲE2 ・・・ エミッタ抵抗 Ｖ1、Ｖ2、Ｖx、Ｖy ・・・ 入力電圧A, B · · · multi tail cells D11, D21, D31, D41 ··· diode I o, I oo ··· constant current source M1 to M8 · · · MOS transistors Q1 to Q8 · · · bipolar transistor R E , R E1 , R E2 ... Emitter resistance V 1 , V 2 , V x , V y ... Input voltage

Claims (12)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１信号が差動入力され出力端が出力対
を構成する第１トランジスタ対と第２信号の差動入力の
一方が入力される１または２以上の第２トランジスタ
（２以上の場合は入力端が共通接続される）のエミッタ
またはソースが共通接続されて共通の第１電流源で駆動
されるマルチテールセルにおいて、 前記第２トランジスタに第２信号が入力され前記第１ト
ランジスタ対を出力対とすることを特徴とするマルチプ
ライヤ。1. A first transistor pair in which a first signal is differentially input and an output terminal forms an output pair, and one or more second transistors (2 or more) in which one of differential input of a second signal is input. In the multi-tail cell in which the emitters or sources (the input terminals are commonly connected) are commonly connected and are driven by the common first current source, the second signal is input to the second transistor, and the first transistor is input. A multiplier characterized in that a pair is an output pair. 【請求項２】 差動入力対の一方は直流電圧が印可さ
れ、差動入力の他方と前記第２トランジスタの入力間は
抵抗で接続され、さらに前記第２信号が抵抗を介して入
力されることを特徴とする請求項１記載のマルチプライ
ヤ。2. A DC voltage is applied to one of the differential input pairs, the other of the differential inputs and the input of the second transistor are connected by a resistor, and the second signal is input via the resistor. The multiplier according to claim 1, wherein: 【請求項３】 前記マルチプライヤが２象限マルチプラ
イヤであることを特徴とするマルチプライヤ。3. The multiplier, wherein the multiplier is a two-quadrant multiplier. 【請求項４】 各トランジスタはバイポーラトランジス
タで構成され、前記第２信号入力Ｖ２と、前記第２トラ
ンジスタのエミッタ面積比Ｋ（Ｋは１または２以上）の
関係がほぼＶ2＝ＶT・ｌｎ（４／Ｋ）であることを特徴
とする請求項１記載のマルチプライヤ。4. Each transistor is composed of a bipolar transistor, and the relationship between the second signal input V2 and the emitter area ratio K of the second transistor (K is 1 or 2 or more) is approximately V 2 = V T · ln. The multiplier according to claim 1, wherein the multiplier is (4 / K). 【請求項５】 第１のトランジスタ対と第２のトランジ
スタのいずれかがバイポーラトランジスタであり、他方
がＭＯＳＦＥＴであることを特徴とする請求項１記載の
マルチプライヤ。5. The multiplier according to claim 1, wherein one of the first transistor pair and the second transistor is a bipolar transistor and the other is a MOSFET. 【請求項６】第１のトランジスタ対と第２のトランジス
タの極性が異なり、第２のトランジスタのエミッタまた
はソースとコレクタまたはドレインの接続を入れ換えた
ことを特徴とする請求項１記載のマルチプライヤ。6. The multiplier according to claim 1, wherein the polarities of the first transistor pair and the second transistor are different, and the connections of the emitter or source and the collector or drain of the second transistor are exchanged. 【請求項７】 差動入力対のそれぞれの端子には抵抗を
介して、一方には第１の入力と第２の入力が印可され、
他方には第２の入力と直流電圧が印可され、さらに第２
のトランジスタの入力端子は１：２の抵抗を介して直流
電圧と第２の入力が印可されることを特徴とする請求項
３記載の２象限マルチプライヤ。7. A first input and a second input are applied to one terminal of each of the differential input pairs via a resistor, and
The second input and the DC voltage are applied to the other, and the second
The two-quadrant multiplier according to claim 3, wherein a direct current voltage and a second input are applied to the input terminal of the transistor (1) through a 1: 2 resistor. 【請求項８】 第１信号が差動入力され出力端が出力対
を構成する第１トランジスタ対と第２信号の差動入力の
一方が入力される１または２以上の第２トランジスタ
（２以上の場合は入力端が共通接続される）とが共通の
第１電流源で駆動される第１マルチテールセルと、 第１信号が差動入力され出力端が出力対を構成する第３
トランジスタ対と第２信号の差動入力の他方が入力され
る１または２以上の第４トランジスタ（２以上の場合は
入力端が共通接続される）とが共通の前記第１電流限と
ほぼ等値の第２電流限で駆動される第２マルチテールセ
ルと、で構成され、 第１および第３のトランジスタ対の出力対は極性の異な
るもの同志がそれぞれ共通接続され差動出力対を構成す
ることを特徴とするマルチプライヤ。8. A first transistor pair in which a first signal is differentially input and an output terminal of which constitutes an output pair, and one or more second transistors (2 or more) in which one of differential input of a second signal is input. And a first multi-tail cell that is driven by a common first current source, and an output pair forms an output pair.
Almost equal to the first current limit in which the transistor pair and one or more fourth transistors to which the other of the differential inputs of the second signal is input (in the case of two or more, input terminals are commonly connected) A second multi-tail cell driven at a second current limit of the value, and the output pairs of the first and third transistor pairs having different polarities are commonly connected to each other to form a differential output pair. Multiplier characterized by that. 【請求項９】 第１および第２の差動入力電圧は、それ
ぞれ第１および第２の差動電流に変換する手段とその第
１および第２の差動電流を第１および第２の差動入力電
圧に再変換する手段たるダイオードとを介して供給され
ることを特徴とする請求項８記載のマルチプライヤ。9. The first and second differential input voltages are means for converting into first and second differential currents respectively and the first and second differential currents are converted into first and second differential currents. 9. Multiplier according to claim 8, characterized in that it is supplied via a diode which is a means for reconverting into a dynamic input voltage. 【請求項１０】 各トランジスタはバイポーラトランジ
スタで構成され、少なくとも第２トランジスタあるいは
第４トランジスタのエミッタに抵抗が挿入されている、
または、ダイオードが挿入されていることを特徴とする
請求項１あるいは８記載のマルチプレイヤ。10. Each transistor is composed of a bipolar transistor, and a resistor is inserted into at least the emitter of the second transistor or the fourth transistor,
Alternatively, the multiplayer according to claim 1 or 8, wherein a diode is inserted. 【請求項１１】 各トランジスタはバイポーラトランジ
スタで構成され、第１および第３のトランジスタ対はそ
れぞれの共通のエミッタ抵抗が挿入され、第２および第
４のトランジスタはそれぞれエミッタに抵抗が挿入され
ていることを特徴とする請求項８記載のマルチプレイ
ヤ。11. Each transistor is formed of a bipolar transistor, a common emitter resistance is inserted in each of the first and third transistor pairs, and a resistance is inserted in each emitter of the second and fourth transistors. 9. The multiplayer according to claim 8, characterized in that: 【請求項１２】 各トランジスタはバイポーラトランジ
スタで構成され、第１および第３のトランジスタ対はそ
れぞれの共通のエミッタ抵抗が挿入され、第２および第
４のトランジスタはそれぞれ２以上のトランジスタから
なる場合にそれぞれ共通のエミッタ抵抗が挿入されてい
る、または、第２および第４のトランジスタがそれぞれ
２以上のトランジスタからなる場合に第１および第２マ
ルチテールセルのそれぞれにおいて出力端が出力対とな
るトランジスタ対と出力端が共通接続されるトランジス
タとの相互間でエミッタ同志がそれぞれ共通接続され、
それぞれ共通のエミッタ抵抗が挿入されていることを特
徴とする請求項８記載のマルチプレイヤ。12. When each transistor is formed of a bipolar transistor, a common emitter resistor is inserted in each of the first and third transistor pairs, and each of the second and fourth transistors is composed of two or more transistors. A transistor pair in which a common emitter resistor is inserted, or when the second and fourth transistors each include two or more transistors, the output terminals of each of the first and second multi-tail cells are output pairs. And the transistors whose output terminals are commonly connected, the emitters are commonly connected,
9. The multiplayer according to claim 8, wherein a common emitter resistor is inserted in each.
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