JP3196826B2 - CMOS multiplier and Bi-CMOS multiplier - Google Patents
CMOS multiplier and Bi-CMOS multiplierInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はマルチプライヤに関
し、特に半導体集積回路上に形成される、線形性に優れ
たＣＭＯＳマルチプライヤに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplier, and more particularly, to a CMOS multiplier having excellent linearity formed on a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来のこの種のＣＭＯＳマルチプライヤ
は、図４に示すＣＭＯＳマルチプライヤがある。2. Description of the Related Art As a conventional CMOS multiplier of this type, there is a CMOS multiplier shown in FIG.
【０００３】この従来技術について図面を参照して説明
する。[0003] This prior art will be described with reference to the drawings.
【０００４】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視すれば、ＭＯＳトランジスタのド
レイン電流ＩD は、飽和時にはＭＯＳトランジスタのド
レイン電流ＩD とゲート−ソース間電圧ＶGSの関係は２
乗則に従うものとすると、 ＩD ＝β（ＶGS−ＶTH）2 （１） 一方、線形領域（トリオード領域）では ＩD ＝２β｛（ＶGS−ＶTH）ＶDS−（１／２）ＶDS 2 ｝ （２） ここで、βはトランス・コンダクタンス・パラメータで
あり、β＝μ（ＣOX／２）（Ｗ／Ｌ）と表される。ただ
し、μはキャリアの実効モビリティ、ＣOXは単位面積当
たりのゲート酸化膜容量、Ｗ、Ｌはそれぞれゲート幅、
ゲート長である。また、ＶTHは、スレッショールド電
圧、ＶDSはドレインーソース間電圧である。Assuming that the matching of the elements is good and that the channel length modulation and the body effect are neglected, the drain current I D of the MOS transistor at the time of saturation is the difference between the drain current I D of the MOS transistor and the gate-source voltage V GS . Relationship is 2
Assuming that it follows the power law, ID = β (V GS −V TH ) 2 (1) On the other hand, in a linear region (triode region), ID = 2β ｛(V GS −V TH ) V DS − (1/2) ) V DS 2 ｝ (2) where β is a transconductance parameter and is expressed as β = μ (C OX / 2) (W / L). Here, μ is the effective mobility of the carrier, C OX is the gate oxide film capacity per unit area, W and L are the gate width,
The gate length. V TH is a threshold voltage, and V DS is a drain-source voltage.
【０００５】図４において、トランジスタＭ１１、Ｍ１
２、Ｍ１３からなるカレントミラー回路により、トラン
ジスタＭ６、Ｍ７、Ｍ８に流れる電流は等しくなるか
ら、ソース接地されたそれぞれのゲート電圧はいずれも
Ｖ3となる。In FIG. 4, transistors M11, M1
2, a current mirror circuit consisting of M13, since the equal current flowing through the transistor M6, M7, M8, none respective gate voltages, which are grounded source becomes V 3.
【０００６】同様に、トランジスタＭ１４、Ｍ１５から
なるカレントミラー回路により、トランジスタＭ９、Ｍ
１０に流れる電流は等しくなるから、ソース接地された
それぞれのゲート電圧はいずれもＶ4となる。Similarly, transistors M9, M15 are provided by a current mirror circuit comprising transistors M14, M15.
Since current is equal flowing to 10, both the respective gate voltages, which are grounded source becomes V 4.
【０００７】したがって、トランジスタＭ１、Ｍ２は線
形領域で動作しており、トランジスタＭ１、Ｍ２のドレ
イン電流ＩD1、ＩD2は、 ＩD1＝２β｛（ＶGS1−ＶTH）ＶDS1−（１／２）ＶDS1 2 ｝ （３） ＩD2＝２β｛（ＶGS2−ＶTH）ＶDS2−（１／２）ＶDS2 2 ｝ （４） ここで、ＶGS1、ＶGS2はトランジスタＭ１、Ｍ２のゲー
ト−ソース間電圧、ＶDS1、ＶDS2はトランジスタＭ１、
Ｍ２のドレインーソース間電圧である。Therefore, the transistors M1 and M2 operate in the linear region, and the drain currents I D1 and I D2 of the transistors M1 and M2 are I D1 = 2β ｛(V GS1 −V TH ) V DS1 − (1 / 2) V DS1 2 ｝ (3) I D2 = 2β ｛(V GS2 -V TH ) V DS2- (1/2) V DS2 2 ｝ (4) where V GS1 and V GS2 are the transistors M1 and M2. The gate-source voltage, V DS1 , V DS2 is the transistor M1,
This is the drain-source voltage of M2.
【０００８】トランジスタＭ１、Ｍ２のドレインーソー
ス間電圧ＶDS1、ＶDS2は、いずれも｜Ｖ3−Ｖ4｜とな
り、電位の高いドレインから電位の低いソースへ電流が
流れる。また、トランジスタＭ８、Ｍ４、Ｍ５はいずれ
も定電流源で駆動されているから、このトランジスタＭ
１、Ｍ２に流れるドレイン電流ＩD1、ＩD2はトランジス
タＭ３、Ｍ４、Ｍ５のドレイン電流ＩD3、ＩD4、ＩD5の
変化として現れる。The drain-source voltages V DS1 and V DS2 of the transistors M1 and M2 both become | V 3 -V 4 |, and a current flows from a high-potential drain to a low-potential source. Further, since all of the transistors M8, M4 and M5 are driven by a constant current source, this transistor M8
1, the drain currents I D1 and I D2 flowing through M2 appear as changes in the drain currents I D3 , I D4 and I D5 of the transistors M3, M4 and M5.
【０００９】 ΔＩ＝ＩD3−ＩD4＝ＩD1−ＩD2＝２β（Ｖ1−Ｖ2）（Ｖ3−Ｖ4） （５） したがって、２つの差動入力電圧（Ｖ1−Ｖ2）と（Ｖ3
−Ｖ4）の積が得られ、４象限マルチプライヤが実現さ
れている。ΔI = ID 3 −ID 4 = ID 1 −ID 2 = 2β (V 1 −V 2 ) (V 3 −V 4 ) (5) Therefore, two differential input voltages (V 1 −V 2 ) And (V 3
−V 4 ), and a four-quadrant multiplier is realized.
【００１０】[0010]
【発明が解決しようとする課題】上述したように、従来
のＣＭＯＳマルチプライヤでは完全な線形動作を実現し
ているが、入力トランジスタＭ６、Ｍ９をソース接地で
用いているために、ＬＳＩ化した時に、製造バラツキで
回路電流が大きくばらつき、ＬＳＩ化には不向きな回路
であった。As described above, the conventional CMOS multiplier realizes a completely linear operation. However, since the input transistors M6 and M9 are used with the source grounded, when the LSI is implemented as an LSI. In addition, the circuit current greatly fluctuates due to manufacturing variations, and this circuit is not suitable for LSI.
【００１１】アナログ信号処理においては、マルチプラ
イヤは欠くことのできない必須のファンクション・ブロ
ックである。特に、ＣＭＯＳマルチプライヤの要求が一
層高まってきている。In analog signal processing, a multiplier is an indispensable function block. In particular, the demand for CMOS multipliers is increasing.
【００１２】本発明の目的は、完全な線形動作を簡単な
回路構成で実現できるＣＭＯＳマルチプライヤ及びＢｉ
−ＣＭＯＳマルチプライヤを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a CMOS multiplier and a Bi which can realize perfect linear operation with a simple circuit configuration.
-To provide a CMOS multiplier.
【００１３】[0013]
【課題を解決するための手段】本発明のＣＭＯＳマルチ
プライヤは、それぞれのドレインに接続された主定電流
源で駆動される第１のトランジスタと第２のトランジス
タと第３のトランジスタとがあり、第１のトランジスタ
のゲートと第２のトランジスタのゲートとが共通接続さ
れ、第１のトランジスタのゲートと第２のトランジスタ
のゲートと第３のトランジスタのゲートとで第１の入力
対を構成し、第１のトランジスタのソースと第３のトラ
ンジスタのソースとの間には第４のトランジスタが接続
され、第２のトランジスタのソースと第３のトランジス
タのソースとの間には第５のトランジスタが接続され、
第４のトランジスタのゲートと第５のトランジスタのゲ
ートとで第２の入力対を構成し、第３のトランジスタの
ソースには副定電流源で駆動されるソースフォロワトラ
ンジスタでバイアスされるカレントソースが接続され、
第１のトランジスタのソースと第２のトランジスタのソ
ースとにはそれぞれの副定電流源で駆動されるそれぞれ
のソースフォロワトランジスタでバイアスされるそれぞ
れのカレントミラー回路が接続され、カレントソースと
カレントソースの副定電流源とカレントミラー回路とカ
レントミラー回路の副定電流源とで出力対を構成する。A CMOS multiplier according to the present invention includes a first transistor, a second transistor, and a third transistor driven by main constant current sources connected to respective drains. The gate of the first transistor and the gate of the second transistor are commonly connected, and the gate of the first transistor, the gate of the second transistor, and the gate of the third transistor form a first input pair; A fourth transistor is connected between the source of the first transistor and the source of the third transistor, and a fifth transistor is connected between the source of the second transistor and the source of the third transistor. And
A second input pair is constituted by the gate of the fourth transistor and the gate of the fifth transistor, and the source of the third transistor has a current source biased by a source follower transistor driven by a sub-constant current source. Connected
Each current mirror circuit biased by each source follower transistor driven by each sub-constant current source is connected to the source of the first transistor and the source of the second transistor. An output pair is constituted by the sub constant current source, the current mirror circuit, and the sub constant current source of the current mirror circuit.
【００１４】本発明のＢｉ−ＣＭＯＳマルチプライヤ
は、それぞれのコレクタに接続された主定電流源で駆動
される第１のバイポーラトランジスタと第２のバイポー
ラトランジスタと第３のバイポーラトランジスタとがあ
り、前記第１のバイポーラトランジスタのベースと第２
のバイポーラトランジスタのベースとが共通接続され、
第１のバイポーラトランジスタのベースと第２のバイポ
ーラトランジスタのベースと第３のバイポーラトランジ
スタのベースとで第１の入力対を構成し、第１のバイポ
ーラトランジスタのエミッタと第３のバイポーラトラン
ジスタのエミッタとの間には第４のトランジスタが接続
され、第２のバイポーラトランジスタのエミッタと第３
のバイポーラトランジスタのエミッタとの間には第５の
トランジスタが接続され、第４のトランジスタのゲート
と第５のトランジスタのゲートとで第２の入力対を構成
し、第３のバイポーラトランジスタのエミッタには副定
電流源で駆動されるエミッタフォロワトランジスタでバ
イアスされるカレントエミッタが接続され、第１のバイ
ポーラトランジスタのエミッタと第２のバイポーラトラ
ンジスタのエミッタとにはそれぞれの副定電流源で駆動
されるそれぞれのエミッタフォロワトランジスタでバイ
アスされるそれぞれのカレントミラー回路が接続され、
カレントエミッタとカレントミラー回路とで出力対を構
成する。The Bi-CMOS multiplier of the present invention includes a first bipolar transistor, a second bipolar transistor, and a third bipolar transistor driven by a main constant current source connected to each collector. The base of the first bipolar transistor and the second
And the base of the bipolar transistor is connected in common,
A first input pair is formed by a base of the first bipolar transistor, a base of the second bipolar transistor, and a base of the third bipolar transistor, and an emitter of the first bipolar transistor, an emitter of the third bipolar transistor, Is connected between the emitter of the second bipolar transistor and the third transistor.
A fifth transistor is connected between the emitter of the third bipolar transistor and the emitter of the third bipolar transistor, and the fifth transistor is connected to the emitter of the third bipolar transistor. Is connected to a current emitter biased by an emitter follower transistor driven by a sub constant current source, and the emitter of the first bipolar transistor and the emitter of the second bipolar transistor are driven by respective sub constant current sources. Each current mirror circuit biased by each emitter follower transistor is connected,
An output pair is constituted by the current emitter and the current mirror circuit.
【００１５】また、副定電流源を取り除いた回路で構成
してもよい。Further, it may be constituted by a circuit from which the sub-constant current source is removed.
【００１６】従って、ＭＯＳトランジスタの持つ非線形
項を回路上で相殺する回路構成としたため、完全な線形
動作を簡単な回路構成で実現できる。これにより完全に
線形な入力電圧範囲を持つ、理想的なＣＭ０Ｓマルチプ
ライヤが実現できる。Accordingly, since a non-linear term of the MOS transistor is canceled out on the circuit, complete linear operation can be realized with a simple circuit. Thus, an ideal CMOSS multiplier having a completely linear input voltage range can be realized.
【００１７】また、入力トランジスタを定電流駆動とし
たフローティングトランジスタを実現しているため、Ｌ
ＳＩ化した時の製造バラツキでも回路電流のバラツキを
小さく抑えられる。Further, since a floating transistor in which the input transistor is driven at a constant current is realized,
Variations in circuit current can be suppressed even when manufacturing variations occur in the case of SI.
【００１８】また、副定電流源を取り除いた回路で構成
することにより、回路規模が減少し、従って消費電流も
減少する。[0018] Further, by configuring with a circuit from which the sub-constant current source is removed, the circuit scale is reduced, and the current consumption is also reduced.
【００１９】[0019]
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。Embodiments of the present invention will be described with reference to the drawings.
【００２０】（発明の第１の実施の形態）図１は、本発
明の第１の実施の形態であるＣＭＯＳマルチプライヤの
回路図である。本発明の第１の実施の形態のＣＭＯＳマ
ルチプライヤは以下のように構成されている。それぞれ
のドレインに接続された主定電流源Ｉ0 で駆動される３
つのトランジスタ、即ち第１のトランジスタＭ１のゲー
トと第２のトランジスタＭ２のゲートとが共通接続さ
れ、さらに第３のトランジスタＭ３のゲートとで第１の
入力対を構成している。第１と第３のトランジスタＭ
１、Ｍ３のそれぞれのソース間には第４のトランジスタ
Ｍ４が接続され、第２と第３のトランジスタＭ２、Ｍ３
のそれぞれのソース間には第５のトランジスタＭ５が接
続され、第４のトランジスタＭ４のゲートと第５のトラ
ンジスタＭ５のゲートとで第２の入力対を構成してい
る。FIG. 1 is a circuit diagram of a CMOS multiplier according to a first embodiment of the present invention. The CMOS multiplier according to the first embodiment of the present invention is configured as follows. 3 driven by a main constant current source I 0 connected to each drain
The two transistors, that is, the gate of the first transistor M1 and the gate of the second transistor M2 are commonly connected, and the first input pair is constituted by the gate of the third transistor M3. First and third transistors M
A fourth transistor M4 is connected between the respective sources of the first and the third transistors M2 and M3.
A fifth transistor M5 is connected between the respective sources of the first and second transistors, and a second input pair is constituted by the gate of the fourth transistor M4 and the gate of the fifth transistor M5.
【００２１】第３のトランジスタＭ３のソースには副定
電流源Ｉb で駆動されるソースフォロワトランジスタＭ
９でバイアスされるカレントソースＭ１０が接続され、
第１と第２のトランジスタＭ１、Ｍ２のそれぞれのソー
スにはそれぞれの副定電流源Ｉb で駆動されるソースフ
ォロワトランジスタＭ６、Ｍ１１でバイアスされるカレ
ントミラー回路Ｍ７とＭ８、Ｍ１２とＭ１３が接続さ
れ、カレントソースＭ１０とカレントミラー回路とで出
力対を構成している。The source follower transistor M the source of the third transistor M3 driven by Fukujo current source I b
9, the current source M10 biased at 9 is connected,
First and each of the source each sub constant current source the source follower transistor M6, M11 current mirror circuit M7 is biased driven by I b and M8, M12 and M13 are connected to the second transistors M1, M2 The current source M10 and the current mirror circuit form an output pair.
【００２２】入力トランジスタＭ１、Ｍ２、Ｍ３のドレ
イン電流ＩD1、ＩD2、ＩD3は、いずれも主定電流源Ｉ0
で駆動されているから等しくなり、 ＩD1＝ＩD2＝ＩD3＝Ｉ0 （６） したがって、トランジスタＭ１、Ｍ２、Ｍ３のゲート−
ソース間電圧ＶGS1、ＶGS2、ＶGS3は、いずれも等しい
電圧Ｖb となり、 ＶGS1＝ＶGS2＝ＶGS3＝Ｖb （７） 入力電圧Ｖ3、Ｖ4は、いずれもＶbだけレベルシフトさ
れて、それぞれ、トランジスタＭ４、Ｍ５のドレイン、
および、ソースに印加される。トランジスタＭ４、Ｍ５
のドレイン電流ＩD4、ＩD5は、 ＩD4＝２β｛（ＶGS4−ＶTH）ＶDS4−（１／２）ＶDS4 2 ｝ （８） ＩD5＝２β｛（ＶGS5−ＶTH）ＶDS5−（１／２）ＶDS5 2 ｝ （９） ここで、ＶGS4、ＶGS5はトランジスタＭ４、Ｍ５のゲー
ト−ソース間電圧、ＶDS4、ＶDS5はトランジスタＭ４、
Ｍ５のドレインーソース間電圧である。The drain currents I D1 , I D2 and I D3 of the input transistors M1, M2 and M3 are all main constant current sources I 0.
I D1 = I D2 = I D3 = I 0 (6) Therefore, the gates of the transistors M1, M2 and M3
The source-to-source voltages V GS1 , V GS2 , and V GS3 all have the same voltage V b , and V GS1 = V GS2 = V GS3 = V b (7) The input voltages V 3 and V 4 are all at V b level. Shifted to the drains of transistors M4 and M5, respectively.
And applied to the source. Transistors M4, M5
Drain current I D4, I D5 of, I D4 = 2β {(V GS4 -V TH) V DS4 - (1/2) V DS4 2} (8) I D5 = 2β {(V GS5 -V TH) V DS5− (１ ／) V DS5 2 ｝ (9) where V GS4 and V GS5 are the gate-source voltages of the transistors M4 and M5, and V DS4 and V DS5 are the transistors M4 and
This is the drain-source voltage of M5.
【００２３】トランジスタＭ４、Ｍ５のドレインーソー
ス間電圧ＶDS4、ＶDS5は、いずれも、｜Ｖ3−Ｖ4｜とな
り、電位の高いドレインから電位の低いソースへ電流が
流れる。また、トランジスタＭ１、Ｍ２、Ｍ３はいずれ
も定電流源Ｉ0、Ｉb で駆動されているから、このトラ
ンジスタＭ４、Ｍ５に流れるドレイン電流ＩD4、ＩD5は
トランジスタＭ７、Ｍ１０、Ｍ１２のドレイン電流の変
化として現れる。トランジスタＭ７、Ｍ１２のドレイン
電流はソースフォロワトランジスタＭ６、Ｍ１１付きカ
レントミラー回路Ｍ７とＭ８、Ｍ１２とＭ１３によりト
ランジスタＭ８、Ｍ１３のドレイン電流ＩD8、ＩD13と
して出力される。Both the drain-source voltages V DS4 and V DS5 of the transistors M4 and M5 become | V 3 -V 4 |, and current flows from the high-potential drain to the low-potential source. Since the transistors M1, M2 and M3 are all driven by the constant current sources I 0 and Ib , the drain currents I D4 and I D5 flowing through the transistors M4 and M5 are the drain currents of the transistors M7, M10 and M12. Appears as a change in The drain currents of the transistors M7 and M12 are output as drain currents I D8 and I D13 of the transistors M8 and M13 by current mirror circuits M7 and M8 with source follower transistors M6 and M11, and M12 and M13.
【００２４】 ΔＩ＝ＩD13−ＩD8＝ＩD4−ＩD5＝２β（Ｖ1−Ｖ2）（Ｖ3−Ｖ4） （５） したがって、２つの差動入力電圧（Ｖ1−Ｖ2）と（Ｖ3
−Ｖ4）の積が得られ、４象限マルチプライヤが実現さ
れている。ΔI = I D13 −I D8 = I D4 −I D5 = 2β (V 1 −V 2 ) (V 3 −V 4 ) (5) Therefore, two differential input voltages (V 1 −V 2 ) And (V 3
−V 4 ), and a four-quadrant multiplier is realized.
【００２５】（発明の第２の実施の形態）図２は、本発
明の第２の実施の形態であるＢｉ−ＣＭＯＳマルチプラ
イヤの回路図である。本発明の第２の実施の形態のＢｉ
−ＣＭＯＳマルチプライヤは以下のように構成されてい
る。(Second Embodiment of the Invention) FIG. 2 is a circuit diagram of a Bi-CMOS multiplier according to a second embodiment of the present invention. Bi of the second embodiment of the present invention
-The CMOS multiplier is configured as follows.
【００２６】コレクタに接続された主定電流源Ｉ0 で駆
動される３つのトランジスタ、即ち第１のバイポーラト
ランジスタＱ１のベースと第２のバイポーラトランジス
タＱ２のベースとが共通接続され、さらに第３のバイポ
ーラトランジスタＱ３のベースとで第１の入力対を構成
している。The three transistors driven by the main constant current source I 0 connected to the collector, that is, the base of the first bipolar transistor Q1 and the base of the second bipolar transistor Q2 are commonly connected, and the third transistor is further connected to the third transistor. A first input pair is constituted by the base of the bipolar transistor Q3.
【００２７】第１と第３のバイポーラトランジスタＱ
１、Ｑ３のそれぞれのエミッタ間には第４のトランジス
タＭ４が接続され、第２と第３のバイポーラトランジス
タＱ２、Ｑ３のそれぞれのエミッタ間には第５のトラン
ジスタＭ５が接続され、第４のトランジスタＭ４のゲー
トと第５のトランジスタＭ５のゲートとで第２の入力対
を構成している。First and third bipolar transistors Q
A fourth transistor M4 is connected between the respective emitters of the first and the third bipolar transistors Q2 and Q3, a fifth transistor M5 is connected between the respective emitters of the second and the third bipolar transistors Q2 and Q3, The gate of M4 and the gate of the fifth transistor M5 form a second input pair.
【００２８】第３のバイポーラトランジスタＱ３のエミ
ッタには第３のバイポーラトランジスタＱ３を駆動する
主定電流源Ｉ0 からのエミッタフォロワトランジスタＱ
９でバイアスされるカレントエミッタＱ１０が接続さ
れ、第１と第２のバイポーラトランジスタＱ１、Ｑ２の
それぞれのエミッタにはそれぞれのバイポーラトランジ
スタを駆動する主定電流源Ｉ0 からのエミッタフォロワ
トランジスタＱ６、Ｑ１１でバイアスされるカレントミ
ラー回路Ｑ７とＱ８、Ｑ１２とＱ１３が接続され、カレ
ントエミッタＱ１０とカレントエミッタの副定電流源Ｉ
b とカレントミラー回路とカレントミラー回路の副定電
流源Ｉb とで出力対を構成している。[0028] The emitter of the third bipolar transistor Q3 emitter follower transistor Q from the main constant current source I 0 which drives the third bipolar transistor Q3
9 Current emitter Q10 to be biased is connected in an emitter follower transistor Q6 from the main constant current source I 0 the first and each of the emitter of the second bipolar transistors Q1, Q2 to drive the respective bipolar transistors, Q11 The current mirror circuits Q7 and Q8, and Q12 and Q13, which are biased by, are connected, and the current emitter Q10 and the sub-constant current source I of the current emitter are connected.
It constitutes the output pair b and the auxiliary constant current source I b of the current mirror circuit and a current mirror circuit.
【００２９】バイポーラトランジスタＱ１、Ｑ３の入力
電圧Ｖ3、Ｖ4は、いずれもＶb だけレベルシフトされ
て、それぞれ、トランジスタＭ４、Ｍ５のドレイン、お
よび、ソースに印加される。トランジスタＭ４、Ｍ５の
ドレイン、および、ソースに印加される電圧は、レベル
シフト分を除けば、本発明の第１の実施の形態であるＣ
ＭＯＳマルチプライヤの上述の動作と同様であり、２つ
の差動入力電圧（Ｖ1 −Ｖ2）と（Ｖ3 −Ｖ4）の積が得
られ、４象限マルチプライヤが実現されている。The input voltages V 3 and V 4 of the bipolar transistors Q 1 and Q 3 are level-shifted by V b and applied to the drains and sources of the transistors M 4 and M 5, respectively. The voltages applied to the drains and sources of the transistors M4 and M5 are the same as those of the first embodiment of the present invention except for the level shift.
Similar to the above-described operation of the MOS multiplier, a product of two differential input voltages (V 1 -V 2 ) and (V 3 -V 4 ) is obtained, and a four-quadrant multiplier is realized.
【００３０】（発明の第３の実施の形態）図３は、本発
明の第３の実施の形態であるＢｉ−ＣＭＯＳマルチプラ
イヤの回路図である。本発明の第３の実施の形態のＢｉ
−ＣＭＯＳマルチプライヤは本発明の第２の実施の形態
のＢｉ−ＣＭＯＳマルチプライヤの構成から副定電流源
Ｉ b を取り除いた構成である。(Third Embodiment of the Invention) FIG.
Bi-CMOS Multiplier of Third Embodiment
It is a circuit diagram of an ear. Bi of the third embodiment of the present invention
-CMOS multiplier according to a second embodiment of the present invention
Constant current source from Bi-CMOS multiplier configuration
I b Has been removed.
【００３１】本実施の形態のＢｉ−ＣＭＯＳマルチプラ
イヤの動作は、本発明の第２の実施の形態であるＢｉ−
ＣＭＯＳマルチプライヤの動作と同様であり、２つの差
動入力電圧（Ｖ1−Ｖ2）と（Ｖ3−Ｖ4）の積が得られ、
４象限マルチプライヤが実現されている。The operation of the Bi-CMOS multiplier according to the present embodiment is similar to that of the Bi-CMOS multiplier according to the second embodiment of the present invention.
Similar to the operation of the CMOS multiplier, the product of two differential input voltages (V 1 -V 2 ) and (V 3 -V 4 ) is obtained,
A four quadrant multiplier has been implemented.
【００３２】[0032]
【発明の効果】以上説明したように本発明には、以下の
効果がある。As described above, the present invention has the following effects.
【００３３】第１の効果は、ＭＯＳトランジスタの持つ
非線形項を回路上で相殺する回路構成としたため、完全
な線形動作を簡単な回路構成で実現できるということで
ある。これにより完全に線形な入力電圧範囲を持つ、理
想的なＣＭ０Ｓマルチプライヤが実現できた。The first effect is that a complete linear operation can be realized with a simple circuit configuration because the non-linear term of the MOS transistor is cancelled on the circuit. As a result, an ideal CMOSS multiplier having a completely linear input voltage range was realized.
【００３４】第２の効果は、入力トランジスタを定電流
駆動としたフローティングトランジスタを実現している
ため、ＬＳＩ化した時の製造バラツキでも回路電流のバ
ラツキを小さく抑えられるということである。The second effect is that, since a floating transistor in which the input transistor is driven by a constant current is realized, the variation in circuit current can be suppressed even in the case of manufacturing variations when the LSI is implemented.
【００３５】第３の効果は、副定電流源を取り除いた回
路で構成することにより、回路規模が減少し、従って消
費電流も減少することである。The third effect is that the circuit scale is reduced by using a circuit from which the sub-constant current source is removed, so that the current consumption is also reduced.
【図１】本発明の第１の実施の形態であるＣＭＯＳマル
チプライヤの回路図である。FIG. 1 is a circuit diagram of a CMOS multiplier according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態であるＢｉ−ＣＭＯ
Ｓマルチプライヤの回路図である。FIG. 2 shows a Bi-CMO according to a second embodiment of the present invention.
It is a circuit diagram of S multiplier.
【図３】本発明の第３の実施の形態であるＢｉ−ＣＭＯ
Ｓマルチプライヤの回路図である。FIG. 3 shows a Bi-CMO according to a third embodiment of the present invention.
It is a circuit diagram of S multiplier.
【図４】従来のＣＭＯＳマルチプライヤの回路図であ
る。FIG. 4 is a circuit diagram of a conventional CMOS multiplier.
【符号の説明】 Ｉ0 主定電流源 Ｉb 副定電流源 ＩC コレクタ電流 ＩD ドレイン電流 Ｍ１〜Ｍ１５ トランジスタ Ｑ１〜Ｑ３、Ｑ６〜Ｑ１３ バイポーラトランジスタ Ｖ1〜Ｖ4 入力電圧[Description of Reference Numerals] I 0 primary constant current source I b Fukujo current source I C Collector current I D drain current M1~M15 transistor Q1~Q3, Q6~Q13 bipolar transistor V 1 ~V 4 Input Voltage
Claims (3)
流源で駆動される第１のトランジスタと第２のトランジ
スタと第３のトランジスタとがあり、前記第１のトラン
ジスタのゲートと前記第２のトランジスタのゲートとが
共通接続され、前記第１のトランジスタのゲートと前記
第２のトランジスタのゲートと前記第３のトランジスタ
のゲートとで第１の入力対を構成し、 前記第１のトランジスタのソースと前記第３のトランジ
スタのソースとの間には第４のトランジスタが接続さ
れ、前記第２のトランジスタのソースと前記第３のトラ
ンジスタのソースとの間には第５のトランジスタが接続
され、前記第４のトランジスタのゲートと前記第５のト
ランジスタのゲートとで第２の入力対を構成し、 前記第３のトランジスタのソースには副定電流源で駆動
されるソースフォロワトランジスタでバイアスされるカ
レントソースが接続され、前記第１のトランジスタのソ
ースと前記第２のトランジスタとのソースとにはそれぞ
れの副定電流源で駆動されるそれぞれのソースフォロワ
トランジスタでバイアスされるそれぞれのカレントミラ
ー回路が接続され、前記カレントソースと前記カレント
ミラー回路とで出力対を構成するＣＭＯＳマルチプライ
ヤ。1. A first transistor, a second transistor and a third transistor driven by a main constant current source connected to respective drains, wherein a gate of the first transistor and a gate of the second transistor are connected to each other. The gates of the transistors are connected in common, and the gate of the first transistor, the gate of the second transistor, and the gate of the third transistor form a first input pair, and the source of the first transistor A fourth transistor is connected between the source of the third transistor and a source of the third transistor; a fifth transistor is connected between the source of the second transistor and the source of the third transistor; A second input pair is formed by the gate of the fourth transistor and the gate of the fifth transistor. A current source biased by a source follower transistor driven by a source is connected, and a source of the first transistor and a source of the second transistor are connected to respective sources driven by respective sub-constant current sources. A CMOS multiplier to which each current mirror circuit biased by a follower transistor is connected, and wherein the current source and the current mirror circuit form an output pair.
流源で駆動される第１のバイポーラトランジスタと第２
のバイポーラトランジスタと第３のバイポーラトランジ
スタとがあり、前記第１のバイポーラトランジスタのベ
ースと前記第２のバイポーラトランジスタのベースとが
共通接続され、前記第１のバイポーラトランジスタのベ
ースと前記第２のバイポーラトランジスタのベースと前
記第３のバイポーラトランジスタのベースとで第１の入
力対を構成し、 前記第１のバイポーラトランジスタのエミッタと前記第
３のバイポーラトランジスタのエミッタとの間には第４
のトランジスタが接続され、前記第２のバイポーラトラ
ンジスタのエミッタと前記第３のバイポーラトランジス
タのエミッタとの間には第５のトランジスタが接続さ
れ、前記第４のトランジスタのゲートと前記第５のトラ
ンジスタのゲートとで第２の入力対を構成し、 前記第３のバイポーラトランジスタのエミッタには副定
電流源で駆動されるエミッタフォロワトランジスタでバ
イアスされるカレントエミッタが接続され、前記第１の
バイポーラトランジスタのエミッタと前記第２のバイポ
ーラトランジスタのエミッタとにはそれぞれの副定電流
源で駆動されるそれぞれのエミッタフォロワトランジス
タでバイアスされるそれぞれのカレントミラー回路が接
続され、前記カレントエミッタと前記カレントミラー回
路とで出力対を構成するＢｉ−ＣＭＯＳマルチプライ
ヤ。2. A first bipolar transistor driven by a main constant current source connected to each collector and a second bipolar transistor.
And a third bipolar transistor, wherein the base of the first bipolar transistor and the base of the second bipolar transistor are commonly connected, and the base of the first bipolar transistor and the second bipolar transistor are connected to each other. A first input pair is formed by the base of the transistor and the base of the third bipolar transistor, and a fourth input pair is provided between the emitter of the first bipolar transistor and the emitter of the third bipolar transistor.
Are connected, and a fifth transistor is connected between the emitter of the second bipolar transistor and the emitter of the third bipolar transistor. The gate of the fourth transistor and the fifth transistor are connected to each other. A second input pair is constituted by the gate and a current emitter biased by an emitter follower transistor driven by an auxiliary constant current source is connected to an emitter of the third bipolar transistor. An emitter and an emitter of the second bipolar transistor are connected to respective current mirror circuits biased by respective emitter follower transistors driven by respective sub-constant current sources, and the current emitter, the current mirror circuit, Bi forming an output pair with A CMOS multiplier.
される請求項２に記載のＢｉ−ＣＭＯＳマルチプライ
ヤ。3. The Bi-CMOS multiplier according to claim 2, wherein the Bi-CMOS multiplier comprises a circuit from which the sub-constant current source is removed.
Priority Applications (2)
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|---|---|---|---|
| JP22857097A JP3196826B2 (en) | 1997-08-25 | 1997-08-25 | CMOS multiplier and Bi-CMOS multiplier |
| GB9818549A GB2328768B (en) | 1997-08-25 | 1998-08-25 | CMOS/Bi-CMOS analog multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22857097A JP3196826B2 (en) | 1997-08-25 | 1997-08-25 | CMOS multiplier and Bi-CMOS multiplier |
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Family Applications (1)
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|---|---|---|---|
| JP22857097A Expired - Fee Related JP3196826B2 (en) | 1997-08-25 | 1997-08-25 | CMOS multiplier and Bi-CMOS multiplier |
Country Status (2)
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|---|---|
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| GB (1) | GB2328768B (en) |
Families Citing this family (2)
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- 1998-08-25 GB GB9818549A patent/GB2328768B/en not_active Expired - Fee Related
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|---|---|
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