JP3018532B2 - ドライエッチング方法 - Google Patents

ドライエッチング方法

Info

Publication number
JP3018532B2
JP3018532B2 JP3054005A JP5400591A JP3018532B2 JP 3018532 B2 JP3018532 B2 JP 3018532B2 JP 3054005 A JP3054005 A JP 3054005A JP 5400591 A JP5400591 A JP 5400591A JP 3018532 B2 JP3018532 B2 JP 3018532B2
Authority
JP
Japan
Prior art keywords
etching
side wall
silicon
wafer
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3054005A
Other languages
English (en)
Other versions
JPH04269827A (ja
Inventor
哲也 辰巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP3054005A priority Critical patent/JP3018532B2/ja
Priority to US07/841,946 priority patent/US5211790A/en
Publication of JPH04269827A publication Critical patent/JPH04269827A/ja
Application granted granted Critical
Publication of JP3018532B2 publication Critical patent/JP3018532B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/909Controlled atmosphere

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造分野等
において適用されるドライエッチング方法に関し、特に
フロン系ガスを使用せずに単結晶シリコン,多結晶シリ
コン,高融点金属シリサイド等のシリコン系材料層の低
温異方性エッチングを中低温域において実現する方法に
関する。
【0002】
【従来の技術】近年のVLSI,ULSI等にみられる
ように半導体装置の高集積化および高性能化が進展する
に伴い、単結晶シリコン,多結晶シリコン,高融点金属
シリサイド,ポリサイド等のシリコン系材料層のエッチ
ングにおいても、高異方性,高速性,高選択性という諸
要求をいずれかを犠牲にすることなく達成する技術が強
く望まれている。単結晶シリコンの代表的なエッチング
・プロセスは、微細素子分離やセル容量面積の確保を目
的としてトレンチを形成するためのトレンチ加工であ
る。このプロセスでは高アスペクト比パターンの異方性
加工が必要とされるが、実際にはマスク・パターンやエ
ッチング条件の変動等によってトレンチの断面形状が複
雑に変化し易く、アンダカットやボウイング(bowi
ng)等の形状異常がしばしば経験される。これらは、
いずれも後工程におけるトレンチの埋め込みや容量の制
御等を困難とする。一方、多結晶シリコン,高融点金属
シリサイド,ポリサイド等の代表的なエッチング・プロ
セスはゲート加工である。ゲート電極のパターン幅は、
トランジスタのソース・ドレイン領域が自己整合的に形
成される場合のチャネル長やLDD構造におけるサイド
ウォールの寸法精度に直接影響する。したがって、この
プロセスにも極めて高い加工精度が要求される。
【0003】従来、これらシリコン系材料のエッチング
にはフロン113(C2 Cl3 3 )等に代表されるフ
ロン系ガスがエッチング・ガスとして広く用いられてき
た。フロン系ガスは1分子内にFとClとを構成元素と
して有するため、ラジカル反応とイオン・アシスト反応
の両方によるエッチングが可能であり、かつ気相中から
堆積する炭素系ポリマーで側壁保護を行いながら高異方
性を達成することができる。しかしながら、フロン系ガ
スは周知のように地球のオゾン層破壊の元凶であること
が指摘されており、近い将来に製造および使用が禁止さ
れる運びである。したがって、ドライエッチングの分野
においてもフロン系ガスの代替品を見出し、その効果的
な利用方法を確立することが急務となっている。また、
半導体装置のデザイン・ルールが今後さらに微細化され
ると、気相中から堆積する炭素ポリマーがパーティクル
汚染源となることも考えられ、この意味からも脱フロン
対策が望まれている。
【0004】脱フロン対策として有望視されている技術
に、低温エッチングがある。これは、被エッチング基板
(ウェハ)の温度を0℃以下に保持することにより、深
さ方向のエッチング速度をイオン・アシスト効果により
実用レベルに維持したまま、パターン側壁部におけるラ
ジカル反応を凍結または抑制してアンダカット等の形状
異常を防止しようとする技術である。たとえば、第35
回応用物理学関係連合講演会(1988年春季年会)講
演予稿集第495ページ演題番号28a−G−2は、ウ
ェハを−130℃に冷却し、SF6 ガスを用いてシリコ
ン・トレンチ・エッチングおよびn+ 型多結晶シリコン
層のエッチングを行った例が報告されている。
【0005】ところで、低温エッチングにおいて高異方
性の達成をラジカル反応の凍結もしくは抑制のみに頼ろ
うとすると、上述のようにマイナス百数十℃にも及ぶ冷
却が必要となり、エッチング装置に液体窒素を循環させ
るための冷却系統を付加することが必須となる。しか
し、そのためにはハードウェアの大型化や高価格化が避
けられず、またかかる低温下において真空系統に使用さ
れるOリングや真空シール等の部品の信頼性を維持する
ことも困難となる。また、冷却所要時間やウェハを室温
に戻すための加熱所要時間が延長し、スループットを低
下させるという問題も生ずる。したがって、低温エッチ
ングを量産プロセスに導入するには、チラー等の簡易な
冷却装置とエタノールやフロン系冷媒(たとえば住友3
M社製,商品名フロリナート)等の安価な冷媒を使用し
て達成できる程度の−100〜0℃の温度領域、より好
ましくは−70〜0℃の中低温領域にて実施できるプロ
セスの開発が切望されている。かかる温度領域で高異方
性加工を実現するためには、低温によるラジカル反応抑
制と堆積物による側壁保護を組み合わせることが実用的
なアプローチと考えられる。
【0006】かかるアプローチのひとつとして、本願出
願人は先に特願平2−198045号明細書において、
2 2 等のフッ化イオウをエッチング・ガスとして用
い、酸化シリコン系材料層を−100℃付近で低温エッ
チングする技術を開示している。これは、数種類存在す
るフッ化イオウの中でも従来から最も良く知られている
SF6 と比べてF/S比(分子内のフッ素原子数とイオ
ウ原子数の比)の低いガスを使用する技術であり、エッ
チング系内へのF* (フッ素ラジカル)の生成量を低減
させると共に、パターン側壁部へSを堆積させることが
できる。つまり、F* の減少により対シリコン選択比が
向上し、Sの堆積により側壁保護効果が得られるわけで
ある。また、SF6 を単独で使用する場合に比べて異方
性を達成できる温度を室温側へ近づけることができる。
しかも、堆積したSはエッチング終了後に基板を加熱す
れば容易に昇華除去できるため、パーティクル汚染を惹
起させる虞れもない。
【0007】また、本願出願人は先に特願平2−265
235号明細書において、上述のS2 2 等のようにF
/S比の低いフッ化イオウとHBrとを含む混合ガスに
よりポリサイド膜を−50℃付近で低温エッチングする
技術を開示している。ポリサイド膜のエッチングについ
ては、ラジカルの攻撃を受け易い下層側のDOPOS層
にアンダカット等の形状異常がしばしば発生することが
従来から問題となっている。しかし、この技術によれ
ば、SiBrx とSとの両方が側壁保護に寄与するの
で、たとえオーバーエッチング時に相対的にBr* (臭
素ラジカル)が過剰となったとしても、Sの堆積により
良好な異方性が維持される。
【0008】さらに、本願出願人は先に特願平2−19
9249号明細書において、S2 Cl2 やS2 Br2
のハロゲン化イオウを含むガスを使用してシリコン系材
料を−20℃付近で低温エッチングする技術を開示して
いる。これは、反応性の高いF* を発生し得ないガスを
使用することにより、ラジカルの影響を低減させること
を目的としている。
【0009】
【発明が解決しようとする課題】上述のように、Sで側
壁保護を行う本願出願人の一連の技術は、特願平2−1
98045号明細書に開示されるような酸化シリコン系
材料層のエッチングに関しては、クリーンなプロセスが
実現できるので極めて有望な技術である。しかしなが
ら、この技術をシリコン系材料層のエッチングに適用す
るにはまだ解決すベき問題が多い。それは、シリコン系
材料層がラジカルによる攻撃を極めて受け易いからであ
る。仮に、S2 2 のようにフッ化イオウ中では最もF
/S比の低いガスを使用した場合にも、実際にはF*
まだ過剰となり、マスク下にアンダカット等の形状異常
がしばしば発生するからである。この反応性の高いF*
の影響を低減させるために、前述の特願平2−2652
35号明細書に開示される技術ではS2 2 にHBrが
添加されているわけであるが、エッチング反応系内への
Brの添加は別の問題を引き起こす。すなわち、反応生
成物であるSiBrx やWBrx (タングステン・シリ
サイドをエッチングした場合)等の蒸気圧が低いため
に、これらの過剰な堆積による寸法変換差やパーティク
ル汚染の発生が懸念されるのである。また、前述の特願
平2−199249号明細書に開示されている技術で
は、F* を発生しないハロゲン化イオウを使用している
が、やはり同様の問題が発生する。
【0010】さらに、上述の一連の技術に共通する問題
として、F/S比,Cl/S比,Br/S比の低い上述
の各種ハロゲン化イオウが、いずれも未だドライエッチ
ング用のガスとして量産されているものではなく、主エ
ッチング・ガスとして使用するにはプロセスがコスト高
となる虞れがあることが挙げられる。したがって、でき
るだけ安価に入手可能な他の市販ガスを使用することが
望まれる。そこで本発明は、Sで側壁保護を行う低温エ
ッチングを基本としながら、より実用性の高い方法にて
シリコン系材料の異方性加工を実現することを目的とす
る。
【0011】
【課題を解決するための手段】本発明のドライエッチン
グ方法は、上述の目的を達成するために提案されるもの
であり、エッチング・チャンバの内壁面の少なくとも一
部にイオウを気相成長させる工程と、被エッチング基板
を−100〜0℃に冷却し、かつ前記イオウを昇華させ
ながら、該被エッチング基板上に形成されたシリコン系
材料層をSF6 を含むエッチング・ガスを用いてエッチ
ングする工程とを有することを特徴とするものである。
【0012】
【作用】本発明のドライエッチング方法は、シリコン系
材料層の主エッチング・ガスとしては、あくまでも従来
からの実績もあり安価に入手可能なSF6 を使用する。
ただし、SF6 はフッ化イオウ中で最もF/S比の高い
化合物であるため、放電解離により1分子から生成する
* の数が多い。しかも、SF6 は放電によってもSF
6 →S+6Fのごとく1段階の過程により全ての原子が
直ちに解離することはなく、プラズマ中に遊離のSを生
成しないので、側壁保護効果が期待できない。したがっ
て、S2 2 のようにF/S比の低い化合物ですら単独
では困難なシリコン系材料層の異方性エッチングを、中
低温域においてSF6 単独で行うことは到底不可能であ
る。SF6 単独でシリコン系材料層の異方性エッチング
を実現しようとすれば、前述のようにマイナス百数十℃
にも及ぶ冷却が必要となるわけである。
【0013】そこで本発明では、エッチング開始前に予
めエッチング・チャンバの内壁面の少なくとも一部にイ
オウを気相成長させておき、エッチング時には上記内壁
面を加熱してこのイオウを昇華させ、再び気相中に放出
する。放出されたSは、−100〜0℃に冷却保持され
た被エッチング基板(ウェハ)上へ堆積する。ここで、
イオンの垂直入射面に堆積したSは直ちにスパッタ除去
されるが、イオンの垂直入射が起こらないパターン側壁
部に堆積したSは側壁保護膜として機能する。したがっ
て、本発明の方法によれば、SF6 から生成するF*
より高速にシリコン系材料層のエッチングが進行する一
方で、エッチング・チャンバの内壁面から供給されるS
により高異方性が達成される。しかも、低温冷却による
ラジカル反応の抑制と側壁保護を併用しているために、
ウェハの冷却温度も中低温域で十分であり、実用性の高
いプロセスを提供することができる。
【0014】
【実施例】以下、本発明の具体的な実施例について説明
する。ここで、実際のエッチング・プロセスの説明に先
立ち、まず本発明を実施するにあたり使用したエッチン
グ装置の一構成例、およびその使用上の工夫について、
図1を参照しながら説明する。なお、ここでは上記エッ
チング装置として有磁場マイクロ波プラズマ・エッチン
グ装置を例示するが、使用上の工夫および冷却系統の改
良点は、平行平板型RIE(反応性イオン・エッチン
グ)装置やマグネトロンRIE装置等についても適用可
能である。
【0015】図1(a)および(b)は、上記エッチン
グ装置の一構成例を示す概略断面図である。これは、E
CR(電子サイクロトロン共鳴)放電により生成する高
密度のプラズマを利用して各種の加工を行う装置であ
り、2.45GHzのマイクロ波を発生するマグネトロ
ン1、マイクロ波を導く矩形導波管2および円形導波管
3、上記マイクロ波を利用してECR放電により内部で
プラズマを生成させるための石英製のベルジャー4、上
記円形導波管3と上記ベルジャー4を周回するように配
設され875Gaussの磁束密度を達成できるソレノ
イド・コイル5、ロードロック等の便宜を図るために上
記ベルジャー4に接続され図中矢印A方向に高真空排気
される予備室6、処理に必要なガスを矢印B方向から上
記ベルジャー4へ供給するガス導入管7、被エッチング
基体であるウェハ8を載置するウェハ載置電極9、該ウ
ェハ載置電極9にRFバイアスを印加するためにスイッ
チ10を介して接続されるRF電源11等から構成され
ている。
【0016】以上が有磁場マイクロ波プラズマ・エッチ
ング装置の一般的な構成要素であるが、本発明で使用す
る装置においては低温エッチングを可能とするために、
上記ウェハ載置電極9に冷却配管12が埋設されてい
る。この冷却配管12には、装置外部に配設されるチラ
ー(図示せず。)等の冷却設備から冷媒が導入され、図
中矢印C1 ,C2 方向に循環されるようになされてい
る。
【0017】また、イオウ15の堆積および昇華を可能
とするために、上記ベルジャー4の側壁部のうちウェハ
載置電極9の近傍を周回する部分には温調側壁部13が
配設されている。この温調側壁部13は温調配管14を
内蔵しており、エッチング装置の外部に接続される温調
系統(図示せず。)から該温調配管14へ伝熱媒体を図
中矢印D1 ,D2 方向に循環させることにより温調側壁
部13を所望の温度に冷却または加熱するようになされ
ている。なお、有磁場マイクロ波プラズマ・エッチング
装置において、プラズマ輻射熱によるベルジャー4の過
熱を防止するために該ベルジャー4の少なくとも一部を
周回するように水冷系統(図示せず。)を設けること
は、既に一般化している。しかし、ベルジャー4の内壁
部の少なくとも一部にイオウを堆積させるためには、そ
の部分を室温以下に冷却することが必要であるため、通
常の水冷系統の冷却能力を越えている。したがって、上
記温調系統は従来の水冷系統とは独立に設けられている
ものである。
【0018】本発明における上記有磁場マイクロ波プラ
ズマ・エッチング装置の使用方法は、以下のとおりであ
る。まず、上記温調側壁部13の表面へS(イオウ)1
5を堆積させる場合には、図1(a)に示されるように
上記温調配管14へ冷媒を循環させ、上記ガス導入管7
から放電解離によりプラズマ中にSを生成し得るガスを
上記ベルジャー4内へ供給し、マイクロ波放電を行わせ
る。本明細書中では、Sを堆積させるための放電を予備
放電と称することにする。このとき、ウェハ載置電極9
上にはエッチングとは無関係のダミー・ウェハ16を載
置しておく。このダミー・ウェハ16には、ウェハ載置
電極9上にSが堆積することにより温調側壁部14への
堆積効率が低下したり、あるいは後のエッチング工程に
おけるウェハ8の冷却効率が劣化することを防止する役
割と、プラズマの状態を安定化させる役割とがある。ま
た、冷却配管12への冷媒の供給は停止しておく。これ
は、ダミー・ウェハ16をプラズマ輻射熱によって昇温
させてSの堆積を防止し、温調側壁部13へのSの堆積
効率を高めるためである。また、予備放電はエッチング
を目的とするものではないので、ウェハ載置電極9への
RFバイアス印加は不要である。
【0019】一方、エッチングを行う際には、図1
(b)に示されるように、ウェハ載置電極9上に被エッ
チング基板であるウェハ8を載置し、冷却配管12に冷
媒を循環させて所望の温度に冷却する。また、温調側壁
部13の表面に堆積したS(イオウ)15を昇華させる
ために、上記温調配管14への冷媒の供給を停止してプ
ラズマ輻射熱により上記温調側壁部13を昇温させる
か、もしくはより積極的に熱媒体を循環させる。この状
態で、上記ガス導入管7からSF6 を含むエッチング・
ガスを上記ベルジャー4内へ供給してマイクロ波放電を
行えば、ウェハ8上においてはSF6 によるシリコン系
材料層のエッチングとSによる側壁保護とが同時に進行
し、中低温域でも高異方性加工が達成されるわけであ
る。以下、上述の有磁場マイクロ波プラズマ・エッチン
グ装置を使用した実際のプロセス例について説明する。
【0020】実施例1 本実施例は、本発明をゲート加工に適用し、S2 2
供給しながら予備放電を行った後、SF6 を使用してD
OPOS層のエッチングを行った例である。まず、前述
の図1(a)に示されるように、ウェハ載置電極9上に
ダミー・ウェハ16を載置した。このダミー・ウェハ1
6としては、何ら特定のパターンが形成されていないシ
リコン・ウェハ等を使用すれば良い。また、温調配管1
4へは外部の温調系統からエタノールを供給し、温調側
壁部13を約−40℃に冷却した。さらに、スイッチ1
0を開放してRFバイアスを無印加とした。この状態
で、ガス導入管7からS2 2 ガスを流量50SCCM
にてベルジャー4内へ供給し、ガス圧1.3Pa(10
mTorr),マイクロ波パワー850Wの条件で予備
放電を行った。この結果、上記温調側壁部13の表面に
はS(イオウ)15が堆積した。
【0021】次に、前述の図1(b)に示されるよう
に、被エッチング基板であるウェハ8をウェハ載置電極
9にセットし、冷却配管12に外部のチラーからエタノ
ール冷媒を循環させて約−40℃に冷却した。このとき
のウェハ8は、たとえば図2(a)に示されるように、
シリコン基板21上に酸化シリコンからなるゲート酸化
膜22を介してn+ 型のDOPOS層23が積層され、
さらに該DOPOS層23上にエッチング・マスクとし
て所定の形状にパターニングされたレジスト・パターン
24が形成されてなるものである。温調配管14へのエ
タノール冷媒の供給は停止し、代わりに約90℃の温水
を循環させた。また、スイッチ10を閉じてRF電源1
1をウェハ載置電極9へ接続した。この状態で、ガス導
入管7からSF6 ガスを流量10SCCMにてベルジャ
ー4内へ供給し、ガス圧1.3Pa(10mTor
r),マイクロ波パワー850W,RFバイアス・パワ
ー30W(2MHz)の条件でDOPOS層23のエッ
チングを行った。
【0022】このエッチングは、マイクロ波放電により
SF6 から解離生成するF* を主エッチング種として進
行するが、加熱された温調側壁部13の表面からS(イ
オウ)15が供給されることによりエッチング系内の見
掛け上のF/S比が低下し、ウェハ8上のパターン側壁
部にはSが堆積して側壁保護膜15aが形成された。し
かも、上述の条件では、ウェハ8の低温冷却によりラジ
カル反応もある程度抑制されている。この結果、図2
(b)に示されるように、−40℃程度の冷却によって
もレジスト・パターン24の下にアンダカット等を生ず
ることなく、良好な異方性形状を有するゲート電極23
aが形成された。側壁保護膜15aは、エッチング終了
後、ウェハを加熱することにより容易に昇華除去され、
何らパーティクル汚染を惹起させることはなかった。
【0023】ところで、上述のプロセスではゲート酸化
膜22に対する高選択性も併せて実現された。その主な
理由は、ウェハの低温化とによりラジカル反応が抑制さ
れていることと、側壁保護が行われる分だけRFバイア
ス・パワーを低減できることである。たとえば上述のR
Fバイアス・パワーの値はVdcに換算すれば20V以下
であり、イオン入射エネルギーとしては極めて低い領域
に属する。したがって、近年ゲート酸化膜がますます薄
膜化している状況下では、上述のプロセスは極めて有効
である。また、かかる低バイアス条件によれば、レジス
ト・パターン24のスパッタ除去も抑制されるため、対
レジスト選択性が向上し、炭素系ポリマーによるパーテ
ィクル汚染も防止することができる。
【0024】実施例2 本実施例は、本発明をアイソレーション用のトレンチ加
工に適用し、S2 2 を供給しながら予備放電を行った
後、SF6 を使用してシリコン基板のエッチングを行っ
た例である。予備放電は前述の実施例1と同様にして行
い、温調側壁部13の表面にS(イオウ)15を堆積さ
せた。次に、被エッチング基板であるウェハ8をウェハ
載置電極9にセットし、冷却配管12に外部のチラーか
らエタノール冷媒を循環させて約−60℃に冷却した。
このときのウェハ8は、たとえば図3(a)に示される
ように、シリコン基板31上に約0.01μm厚の酸化
シリコン層32と約0.1μm厚の多結晶シリコン層3
3が積層され、さらに該多結晶シリコン層33上にエッ
チング・マスクとして所定の形状にパターニングされた
約1μm厚のレジスト・パターン34が形成されてなる
ものである。ここで、上記多結晶シリコン層33は、エ
ッチング中におけるレジスト・パターン34のエッジの
後退をトレンチの断面形状の劣化に影響させないための
バッファ層として設けられるものであり、上記酸化シリ
コン層32はトレンチ・エッチングの終了後に上記多結
晶シリコン層33のエッチバック除去を行う際のストッ
パ層として設けられるものである。上記レジスト・パタ
ーン34には、開口幅0.5μmの第1の開口部35
と、開口幅1μmの第2の開口部36とが設けられてい
る。温調側壁部13は実施例1と同様に加熱した。この
状態で、ガス導入管7からSF6 ガスを流量30SCC
Mにてベルジャー4内へ供給し、ガス圧1.3Pa(1
0mTorr),マイクロ波パワー850W,RFバイ
アス・パワー150W(2MHz)の条件でトレンチ・
エッチングを行った。
【0025】この過程ではSFx + 等のイオンによるイ
オン・アシスト反応とF* によるラジカル反応とが同時
に進行して高速にエッチングが行われる一方、温調側壁
部13の表面から昇華したS(イオウ)15がパターン
側壁部に堆積することにより側壁保護膜15aが形成さ
れた。この結果、図3(b)に示されるように、高異方
性を維持しながら深さ約0.5μmのトレンチ35a,
36aが形成された。
【0026】ところで、上述のようにウェハ上に開口幅
の異なる複数の開口部が存在する場合、活性種の入射効
率は開口幅の狭い第1の開口部35におけるよりも広い
第2の開口部36において高くなるので、形成されるト
レンチの深さが異なり易い。これは、従来のドライエッ
チング技術においてマイクロローディング効果としてし
ばしば観察される現象である。しかし、本発明によれ
ば、開口幅の広い第2の開口部36の底面には第1の開
口部35よりも多くのS(イオウ)15が吸着し、この
吸着過程がスパッタ除去過程と競合するため、該第1の
開口部35内におけるエッチング反応が適度に抑制され
る。したがって、両開口部35,36内におけるエッチ
ング速度の差が少なくなり、マイクロローディング効果
が抑制されるのである。
【0027】以上、本発明を2つの実施例にもとづいて
説明したが、本発明はこれらの各実施例に何ら限定され
るものではなく、たとえば予備放電に使用するガスとし
ては上述のS2 2 の他、SF2 ,SF4 ,S2 10
3 Cl2,S2 Cl2 ,SCl2 ,S3 Br2 ,S2
Br2 ,SBr2 等を使用することができる。また、温
調側壁部13の加熱冷却は、上述のような伝熱媒体を循
環させる方式ではなく、たとえばペルチェ素子等を利用
するものであっても良い。あるいは、加熱をヒータによ
り行っても良い。さらに、シリコン系材料層のエッチン
グに使用したSF6 には、エッチング速度の制御や側壁
保護効果の増強を図る上でN2 等の不活性ガスが適宜添
加されていても良い。また、スパッタリング効果、希釈
効果、冷却効果等を期待する意味でHe,Ar等の希ガ
スを適宜使用しても良い。
【0028】
【発明の効果】以上の説明からも明らかなように、本発
明では予備放電によりエッチング・チャンバ内の少なく
とも一部にSを堆積させ、シリコン系材料層のエッチン
グ時にこれを昇華させる。したがって、中低温域でF/
S比の高いSF6 が主エッチング・ガスとして使用され
ているにもかかわらず、エッチング反応系の見掛け上の
F/S比を低下させて効果的な側壁保護を行うことがで
きる。この場合、被エッチング基板の冷却温度が中低温
域で済むため、装置の大型化,高価格化やスループット
の大幅な低下等を招かない。また、SF6 は汎用性の高
いガスであるため、プロセスの高コスト化を招かない。
さらに、本発明では低温エッチングと側壁保護とを併用
するので低バイアスによる加工が可能となり、対下地選
択性や対レジスト選択性も向上する。しかも、側壁保護
の役割を果たすSは容易に昇華除去できるため、パーテ
ィクル汚染を惹起させる虞れもない。本発明は脱フロン
対策として有望であり、半導体装置の製造分野等におい
てその利用価値は極めて大きい。
【図面の簡単な説明】
【図1】本発明のドライエッチング方法を実施するにあ
たり使用される有磁場マイクロ波プラズマ・エッチング
装置の一構成例およびその使用例を示す概略断面図であ
り、(a)は予備放電時の使用状態、(b)は低温エッ
チング時の使用状態をそれぞれ示す。
【図2】本発明をゲート加工に適用した一実施例をその
工程順にしたがって示す概略断面図であり、(a)はエ
ッチング前のウェハの状態、(b)はDOPOS層のエ
ッチングが終了した際の状態をそれぞれ示す。
【図3】本発明をアイソレーション用のトレンチ加工に
適用した一実施例をその工程順にしたがって示す概略断
面図であり、(a)はエッチング前のウェハの状態、
(b)はトレンチ・エッチングが終了した際の状態をそ
れぞれ示す。
【符号の説明】
4 ・・・ベルジャー 8 ・・・ウェハ 9 ・・・ウェハ載置電極 12 ・・・冷却配管 13 ・・・温調側壁部 14 ・・・温調配管 15 ・・・S(イオウ) 15a ・・・側壁保護膜 16 ・・・ダミー・ウェハ 21,31 ・・・シリコン基板 22 ・・・ゲート酸化膜 23 ・・・DOPOS層 23a ・・・ゲート電極 24,34 ・・・レジスト・パターン 32 ・・・酸化シリコン層 33 ・・・多結晶シリコン層 35a,36a・・・トレンチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3065 H05H 1/46

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 エッチング・チャンバの内壁面の少なく
    とも一部にイオウを気相成長させる工程と、被エッチン
    グ基板を−100〜0℃に冷却し、かつ前記イオウを昇
    華させながら、該被エッチング基板上に形成されたシリ
    コン系材料層をSF6 を含むエッチング・ガスを用いて
    エッチングする工程とを有することを特徴とするドライ
    エッチング方法。
JP3054005A 1991-02-26 1991-02-26 ドライエッチング方法 Expired - Fee Related JP3018532B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3054005A JP3018532B2 (ja) 1991-02-26 1991-02-26 ドライエッチング方法
US07/841,946 US5211790A (en) 1991-02-26 1992-02-26 Dry etching method by sulfur conditioning

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3054005A JP3018532B2 (ja) 1991-02-26 1991-02-26 ドライエッチング方法

Publications (2)

Publication Number Publication Date
JPH04269827A JPH04269827A (ja) 1992-09-25
JP3018532B2 true JP3018532B2 (ja) 2000-03-13

Family

ID=12958474

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3054005A Expired - Fee Related JP3018532B2 (ja) 1991-02-26 1991-02-26 ドライエッチング方法

Country Status (2)

Country Link
US (1) US5211790A (ja)
JP (1) JP3018532B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260840B1 (en) 1998-10-14 2001-07-17 Canon Kabushiki Kaisha Sheet feeding apparatus, image forming apparatus having the same and image reading apparatus having the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3220992B2 (ja) * 1991-01-22 2001-10-22 ソニー株式会社 ドライエッチング方法
JP2650178B2 (ja) * 1992-12-05 1997-09-03 ヤマハ株式会社 ドライエッチング方法及び装置
DE4317623C2 (de) * 1993-05-27 2003-08-21 Bosch Gmbh Robert Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung
US5647945A (en) * 1993-08-25 1997-07-15 Tokyo Electron Limited Vacuum processing apparatus
US6139647A (en) * 1995-12-21 2000-10-31 International Business Machines Corporation Selective removal of vertical portions of a film
US5767017A (en) * 1995-12-21 1998-06-16 International Business Machines Corporation Selective removal of vertical portions of a film
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US6127271A (en) * 1998-04-28 2000-10-03 Balzers Hochvakuum Ag Process for dry etching and vacuum treatment reactor
US20020003126A1 (en) * 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
US6886573B2 (en) * 2002-09-06 2005-05-03 Air Products And Chemicals, Inc. Plasma cleaning gas with lower global warming potential than SF6
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
CN113307519A (zh) * 2021-07-06 2021-08-27 上海三夫工程技术有限公司 硫等离子体流还原石膏制水泥联产硫酸的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5753939A (ja) * 1980-09-17 1982-03-31 Matsushita Electric Ind Co Ltd Hakumakunodoraietsuchinguhoho
JPS6056431B2 (ja) * 1980-10-09 1985-12-10 三菱電機株式会社 プラズマエツチング装置
JPS61220433A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd ドライエツチング方法
JPS648628A (en) * 1987-06-30 1989-01-12 Kyocera Corp Gas etching
DE3834356A1 (de) * 1988-10-06 1990-04-12 Schering Ag Verfahren zur herstellung duenner molybdaensulfidfilme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260840B1 (en) 1998-10-14 2001-07-17 Canon Kabushiki Kaisha Sheet feeding apparatus, image forming apparatus having the same and image reading apparatus having the same

Also Published As

Publication number Publication date
US5211790A (en) 1993-05-18
JPH04269827A (ja) 1992-09-25

Similar Documents

Publication Publication Date Title
JP3000717B2 (ja) ドライエッチング方法
JP3018532B2 (ja) ドライエッチング方法
KR0176715B1 (ko) 드라이에칭방법
JP3013446B2 (ja) ドライエッチング方法
JP3248222B2 (ja) ドライエッチング方法
JP3220992B2 (ja) ドライエッチング方法
JP3044824B2 (ja) ドライエッチング装置及びドライエッチング方法
US5118387A (en) Dry etching method
US5314576A (en) Dry etching method using (SN)x protective layer
EP0555858B1 (en) Method of dry etching a polycide without using a CFC gas
JP3160961B2 (ja) ドライエッチング方法
JP3111643B2 (ja) ドライエッチング方法
JP3729869B2 (ja) 半導体装置の製造方法
JP2591209B2 (ja) ドライエッチング方法
JP3225559B2 (ja) ドライエッチング方法
JP3111640B2 (ja) ドライエッチング方法
JP3263852B2 (ja) プラズマ装置およびこれを用いたドライエッチング方法
JP3072651B2 (ja) 半導体装置の製造方法およびチャンバ・システム
JP3318777B2 (ja) ドライエッチング方法
JP3008543B2 (ja) ドライエッチング方法
JP3120569B2 (ja) ドライエッチング方法
JP3038984B2 (ja) ドライエッチング方法
JP2684868B2 (ja) ドライエッチング方法
JP3123199B2 (ja) ドライエッチング方法
JPH05102091A (ja) ドライエツチング方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees