JP3014437B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3014437B2 JP3014437B2 JP2321522A JP32152290A JP3014437B2 JP 3014437 B2 JP3014437 B2 JP 3014437B2 JP 2321522 A JP2321522 A JP 2321522A JP 32152290 A JP32152290 A JP 32152290A JP 3014437 B2 JP3014437 B2 JP 3014437B2
- Authority
- JP
- Japan
- Prior art keywords
- semi
- region
- gate electrode
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ヘテロ接合電界効果トランジスタ等におい
てゲート耐圧を高めるようにした半導体素子の製造方
法、特にイオン注入領域を半絶縁領域として形成して相
互コンダクタンスを改善した半導体素子の製造方法に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a method for manufacturing a semiconductor device in which a gate breakdown voltage is increased in a heterojunction field-effect transistor or the like, in particular, by forming an ion implantation region as a semi-insulating region The present invention relates to a method for manufacturing a semiconductor device with improved transconductance.
（従来の技術） 従来、このような分野の技術としては、例えば、C.S.
Lam,“IMPROVEMENTS IN MODFET PERFORMANCE REALI
ZED THROUGH ION IMPLANTATION IN THE GATE RE
GION"（1987）IEEE（米）p.89−97に記載されるような
ものがあった。(Prior art) Conventionally, technologies in such a field include, for example, CS
Lam, “IMPROVEMENTS IN MODFET PERFORMANCE REALI
ZED THROUGH ION IMPLANTATION IN THE GATE RE
GION "(1987) IEEE (USA) p.89-97.
この文献には、化合物半導体素子であるGaAs（ガリウ
ム・ひ素）/AlGaAs系のヘテロ（変調ドープ）構造を有
する電界効果トランジスタの製造方法が示されている。This document discloses a method of manufacturing a field effect transistor having a GaAs (gallium / arsenic) / AlGaAs based hetero (modulation doped) structure which is a compound semiconductor element.
第２図（ａ）〜（ｃ）は、前記文献に記載された従来
のヘテロ接合電界効果トランジスタ（以下、MODFETとい
う）の製造方法を示す製造工程図である。2 (a) to 2 (c) are manufacturing process diagrams showing a method for manufacturing a conventional heterojunction field effect transistor (hereinafter referred to as MODFET) described in the above-mentioned document.
このMODFETは、次の（１）〜（３）のような工程によ
って製造される。This MODFET is manufactured by the following steps (1) to (3).
（１） 第２図（ａ）の工程 GaAs半絶縁性の半絶縁基板１上に活性層２を形成す
る。この活性層２では、分子線エピタキシ技術（MBE）
により、GaAsバッファ層2a、アンドープAlGaAsスペーサ
層2b、SiドープAlGaAs層2c、及びn+−GaAs層2dを形成す
る。GaAsバッファ層2aとアンドープAlGaAsスペーサ層2b
との界面に、チャネル３（図中、破線で示す）が形成さ
れる。(1) Step of FIG. 2 (a) An active layer 2 is formed on a GaAs semi-insulating semi-insulating substrate 1. In this active layer 2, molecular beam epitaxy (MBE)
Thereby, a GaAs buffer layer 2a, an undoped AlGaAs spacer layer 2b, a Si-doped AlGaAs layer 2c, and an n + -GaAs layer 2d are formed. GaAs buffer layer 2a and undoped AlGaAs spacer layer 2b
A channel 3 (shown by a dashed line in the figure) is formed at the interface with.
（２） 第２図（ｂ）の工程 素子間分離を行った後、イオン注入法を用いてゲート
領域ｇにMg（マグネシウム）イオンを注入し、アニール
を行う。イオン注入領域が半絶縁領域４として形成され
る。ソース領域ｓ及びドレイン領域ｄにオーミック電極
5,5を形成し、n+−GaAs層2dとのオーミック処理を400℃
〜450℃程度で行う。(2) Step of FIG. 2 (b) After isolation between elements, Mg (magnesium) ions are implanted into the gate region g by ion implantation, and annealing is performed. An ion implantation region is formed as a semi-insulating region 4. Ohmic electrodes on source region s and drain region d
5,5 and ohmic treatment with n + -GaAs layer 2d at 400 ° C
Perform at about 450 ° C.
（３） 第２図（ｃ）の工程 レジストを塗布した後、ゲート領域ｇのリセスエッチ
ングを行う。表面にゲート金属を蒸着した後、リフトオ
フ法を用いてレジストを除去すれば、AlGaAs層2c上にゲ
ート電極６が形成される。(3) Step of FIG. 2 (c) After applying the resist, recess etching of the gate region g is performed. After depositing a gate metal on the surface, the resist is removed using a lift-off method, whereby a gate electrode 6 is formed on the AlGaAs layer 2c.
ところで、一般のヘテロ構造では、AlGaAs中のドープ
量を高めると、シートキャリヤ濃度は高くなるが、ゲー
ト破壊電圧を低下させる。そこで、従来の製造方法で
は、第２図（ｂ）の工程で、ゲート電極形成予定箇所に
Mgイオンを注入し、半絶縁領域４を形成することでゲー
ト耐圧を向上させている。By the way, in a general hetero structure, when the doping amount in AlGaAs is increased, the sheet carrier concentration is increased, but the gate breakdown voltage is reduced. Therefore, in the conventional manufacturing method, in the step of FIG.
The gate withstand voltage is improved by implanting Mg ions and forming the semi-insulating region 4.
（発明が解決しようとする課題） しかしながら、従来の半導体素子の製造方法では、次
のような課題があった。(Problems to be Solved by the Invention) However, the conventional semiconductor device manufacturing method has the following problems.
（１） MODFETDのゲート耐圧改善のために、半絶縁領
域４をゲート電極６の下部に形成している。この半絶縁
領域４は、一般的なイオン打ち込み法によって形成され
るので、ソース・ゲート間領域まで半絶縁領域４が形成
される。このため、ソース・ゲート間領域で、ソース抵
抗Rsが増加し、相互コンダクタンスgmが低下する。(1) The semi-insulating region 4 is formed below the gate electrode 6 to improve the gate breakdown voltage of MODFETD. Since the semi-insulating region 4 is formed by a general ion implantation method, the semi-insulating region 4 is formed up to the source-gate region. Therefore, in the region between the source and the gate, the source resistance Rs increases, and the transconductance gm decreases.
（２） 半絶縁領域４の形成では、Mgイオンを注入した
後、アニールを行うので、このアニールによってチャネ
ル３を形成するヘテロ接合が劣化する虞がある。(2) In the formation of the semi-insulating region 4, annealing is performed after Mg ions are implanted. Therefore, the annealing may deteriorate the hetero junction forming the channel 3.
（３） 半絶縁領域４の上にゲート電極６を形成してい
るが、その半絶縁領域４はMgイオンを注入して形成する
ため、製造工程数が増加する。(3) The gate electrode 6 is formed on the semi-insulating region 4. Since the semi-insulating region 4 is formed by implanting Mg ions, the number of manufacturing steps increases.
本発明は、前記従来技術の持っていた課題として、ソ
ース抵抗が増加する点、及び半絶縁領域形成時のアニー
ルによってヘテロ接合が劣化する点について解決した半
導体素子の製造方法を提供するものである。An object of the present invention is to provide a method of manufacturing a semiconductor device which solves the problems of the prior art as to the point that the source resistance increases and that the heterojunction is deteriorated by annealing when forming a semi-insulating region. .
（課題を解決するための手段） 本発明は、前記課題を解決するために、半導体素子の
製造方法において、半絶縁基板上にチャネルを有する活
性層を形成する第１の工程と、前記活性層上のソース領
域及びドレイン領域にそれぞれオーミック電極を形成す
る第２の工程と、前記ソース領域と前記ドレイン領域と
の間の前記活性層にリセス部を形成する第３の工程と、
前記リセス部にゲート電極を形成した後、該ゲート電極
と前記ドレイン領域との間の前記リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域を形成する
第４の工程とを、順に施すようにしている。(Means for Solving the Problems) According to the present invention, there is provided a method for manufacturing a semiconductor device, comprising: a first step of forming an active layer having a channel on a semi-insulating substrate; A second step of forming an ohmic electrode in each of the upper source region and the drain region, and a third step of forming a recess in the active layer between the source region and the drain region;
After forming a gate electrode in the recess, a fourth step of forming a semi-insulating region for gate breakdown voltage by oblique ion implantation in the recess between the gate electrode and the drain region. I am trying to apply.
（作 用） 本発明は、以上のように半導体素子の製造方法を構成
したので、第１の工程で、半絶縁基板上に活性層が形成
され、第２の工程で、オーミック電極が形成され、第３
の工程で、活性層にリセス部が形成される。その後、第
４の工程で、リセス部にゲート電極が形成され、該ゲー
ト電極とドレイン電極との間の該リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域が形成され
る。(Operation) Since the present invention has constituted the method for manufacturing a semiconductor device as described above, an active layer is formed on a semi-insulating substrate in a first step, and an ohmic electrode is formed in a second step. , Third
In this step, a recess is formed in the active layer. Thereafter, in a fourth step, a gate electrode is formed in the recess, and a semi-insulating region for gate breakdown voltage is formed in the recess between the gate electrode and the drain electrode by oblique ion implantation.
（実施例） 第１図（Ａ）〜（Ｅ）は、本発明の実施例の半導体素
子（例えば、GaAs/AlGaAs系のMODFET）の製造方法を示
す製造工程図である。Embodiment FIGS. 1A to 1E are manufacturing process diagrams showing a method for manufacturing a semiconductor device (for example, a GaAs / AlGaAs-based MODFET) according to an embodiment of the present invention.
このMODFETは、次の（１）〜（５）のような工程によ
って製造される。This MODFET is manufactured by the following steps (1) to (5).
（１） 第１図（Ａ）の工程 分子線エピタキシ技術（MBE）により、GaAs半絶縁性
の半絶縁基板11上に活性層12を形成する。この活性層12
では、GaAsバッファ層12a、アンドープAlGaAsスペーサ
層12b、SiドープAlGaAs層12c、及びn+−GaAs層12dを連
続して形成する。GaAsバッファ層12aとアンドープAlGaA
sスペーサ層12bとのヘテロ界面のGaAsバッファ層12a側
が、チャネル13（図中、破線で示す）となる。ここで、
バッファ層12aは、エピタキシャル成長のヘテロ界面へ
の影響をなくすために厚く積まれた層である。スペーサ
層12bは、内部電界によって引き付けられる電子の移動
度を高める層である。(1) Step of FIG. 1 (A) An active layer 12 is formed on a GaAs semi-insulating semi-insulating substrate 11 by molecular beam epitaxy (MBE). This active layer 12
Then, a GaAs buffer layer 12a, an undoped AlGaAs spacer layer 12b, a Si-doped AlGaAs layer 12c, and an n + -GaAs layer 12d are successively formed. GaAs buffer layer 12a and undoped AlGaA
The channel 13 (shown by a broken line in the figure) is on the GaAs buffer layer 12a side of the hetero interface with the s spacer layer 12b. here,
The buffer layer 12a is a layer that is thickly stacked to eliminate the influence of the epitaxial growth on the hetero interface. The spacer layer 12b is a layer that increases the mobility of electrons attracted by the internal electric field.
（２） 第１図（Ｂ）の工程 Ｏイオンを注入し、素子間分離を行う。n+−GaAs層12
dのソース領域ｓ及びドレイン領域ｄに、オーミック電
極14,14を形成し、n+−GaAs層12dとのオーミック処理を
400℃〜450℃程度で行う。(2) Step of FIG. 1 (B) O ions are implanted to perform isolation between elements. n + -GaAs layer 12
Ohmic electrodes 14 and 14 are formed in the source region s and the drain region d of d, and ohmic processing with the n + -GaAs layer 12d is performed.
Perform at about 400 to 450 ° C.
（３） 第１図（Ｃ）の工程 レジスト15を用い、ゲート電極パターンの現像を行
う。この現像工程で逆台形のレジスト断面が得られる。
ここでのエッチングは、低電圧Arイオンによるイオンミ
リングで行われ、リセス部16が形成される。(3) Step of FIG. 1C The gate electrode pattern is developed using the resist 15. In this development step, an inverse trapezoidal resist cross section is obtained.
The etching here is performed by ion milling with low-voltage Ar ions to form a recessed portion 16.
（４） 第１図（Ｄ）の工程 表面にゲート金属17を蒸着する。同時に、リセス部16
にゲート電極18が形成される。この工程では、レジスト
15は除去されない。(4) Step of FIG. 1 (D) A gate metal 17 is deposited on the surface. At the same time, recess 16
A gate electrode 18 is formed. In this step, the resist
15 is not removed.
（５） 第１図（Ｅ）の工程 イオン注入によってゲート電極18のドレイン領域ｄ側
の下部に、Ｃイオンを打ち込む。この際、Ｃイオンを所
定のエネルギーで加速し、斜め方向から打ち込む。ゲー
ト電極18とドレイン領域ｄとの間のチャネル13の上部
に、Ｃイオンが低いドーズ量で注入されて半絶縁領域19
が形成される。(5) Step of FIG. 1 (E) C ions are implanted into the lower portion of the gate electrode 18 on the drain region d side by ion implantation. At this time, C ions are accelerated with a predetermined energy and are implanted in an oblique direction. Above the channel 13 between the gate electrode 18 and the drain region d, C ions are implanted at a low dose into the semi-insulating region 19.
Is formed.
その後、リフトオフ技術によってレジスト15及びゲー
ト金属17が除去され、MODFETの製造が終了する。Thereafter, the resist 15 and the gate metal 17 are removed by the lift-off technique, and the manufacture of the MODFET is completed.
このMODFETでは、ゲート電極18とドレイン領域ｄとの
間の最大電圧帯に半絶縁領域19が形成されるため、良好
なゲート耐圧性が得られる。In this MODFET, since the semi-insulating region 19 is formed in the maximum voltage band between the gate electrode 18 and the drain region d, good gate withstand voltage can be obtained.
この実施例によれば、次のような利点がある。 According to this embodiment, there are the following advantages.
（ｉ） ゲート金属17の蒸着直後に、レジスト15のマス
クにＣイオンを打ち込む。この際、ゲート電極18とドレ
イン領域ｄとの間に、Ｃイオンを斜め方向から打ち込む
ようにしている。このため、ゲート電極18とドレイン領
域ｄとの間のチャネル13の上部に、半絶縁領域19を容易
に形成できる。(I) Immediately after the deposition of the gate metal 17, C ions are implanted into the mask of the resist 15. At this time, C ions are implanted obliquely between the gate electrode 18 and the drain region d. Therefore, the semi-insulating region 19 can be easily formed above the channel 13 between the gate electrode 18 and the drain region d.
（ii） ゲート電極18・ソース領域ｓ間の領域はイオン
注入されないので、ソース抵抗Rsの増加となる半絶縁領
域19が形成されない。このため、相互コンダクタンスgm
が高まる。(Ii) Since the region between the gate electrode 18 and the source region s is not ion-implanted, the semi-insulating region 19 that increases the source resistance Rs is not formed. Therefore, the transconductance gm
Increase.
（iii） イオン注入後のアニールを必要としないの
で、ヘテロ接合の劣化が生じない。(Iii) Since annealing after ion implantation is not required, deterioration of the heterojunction does not occur.
（iv） 半絶縁領域19の形成は、アニールが不要であ
り、従来の方法で行われた製造工程は簡素化される。(Iv) The formation of the semi-insulating region 19 does not require annealing, and simplifies the manufacturing process performed by the conventional method.
（ｖ） 前記（ｉ）におけるイオンの打ち込みは、レジ
スト15を除去する前の工程で行われるため、合せ精度を
必要とするマスクなしで半絶縁領域19の形成を的確に行
える。(V) Since the ion implantation in (i) is performed in a step before removing the resist 15, the formation of the semi-insulating region 19 can be accurately performed without a mask that requires alignment accuracy.
なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. For example, there are the following modifications.
（Ｉ） 実施例では、MODFETの順構造HEMT（高電子移動
度トランジスタ）の製造を示したが、基板側よりAlGaA
s、GaAsの順に成長した逆構造HEMTの製造にも適用可能
である。(I) In the embodiment, the manufacture of a MODFET having a forward structure HEMT (high electron mobility transistor) was described.
The present invention is also applicable to the manufacture of an inverted-structure HEMT grown in the order of s and GaAs.
（II） 実施例では、半導体としてGaAsを用いたが、In
P等の他の化合物半導体の製造にも適用可能である。(II) In the embodiment, GaAs was used as the semiconductor.
It is also applicable to the manufacture of other compound semiconductors such as P.
（III） 実施例では、イオン注入法によりＣを打ち込
むようにしたが、イオン種はＣに代えてＯを打ち込むよ
うにしてもよい。また、他のイオン種でもよい。(III) In the embodiment, C is implanted by the ion implantation method. However, O may be implanted instead of C as the ion species. Further, other ion species may be used.
（発明の効果） 以上詳細に説明したように、本発明によれば、リセス
部にゲート電極を形成した後、該ゲート電極とドレイン
領域との間の該リセス部に、斜めイオン注入法によって
半絶縁領域を形成するようにしたので、ゲート電極とソ
ース領域との間に半絶縁領域が形成されず、ゲート電極
とドレイン領域との間にのみ、ゲート電圧の最大電圧帯
である半絶縁領域を簡単かつ容易に形成でき、半導体素
子を高耐圧化できると共に、ソース抵抗を減少して相互
コンダクタンスの値を高くできる。しかも、イオン注入
後のアニールを必要としないので、製造工程数を削除で
きると共に、ヘテロ接合の劣化も生じない。(Effects of the Invention) As described in detail above, according to the present invention, after a gate electrode is formed in a recess, half of the recess between the gate electrode and the drain region is formed by oblique ion implantation. Since the insulating region is formed, a semi-insulating region is not formed between the gate electrode and the source region, and the semi-insulating region, which is the maximum voltage band of the gate voltage, is formed only between the gate electrode and the drain region. The semiconductor element can be formed easily and easily, the breakdown voltage of the semiconductor element can be increased, and the value of the mutual conductance can be increased by reducing the source resistance. In addition, since annealing after ion implantation is not required, the number of manufacturing steps can be reduced, and deterioration of the heterojunction does not occur.
第１図は本発明の実施例のMODFETの製造方法を示す製造
工程図、第２図は従来のMODFETの製造方法を示す製造工
程図である。 11……半絶縁基板、12……活性層、13……チャネル、14
……オーミック電極、16……リセス部、18……ゲート電
極、19……半絶縁領域、ｄ……ドレイン領域、ｓ……ソ
ース領域。FIG. 1 is a manufacturing process diagram showing a method for manufacturing a MODFET according to an embodiment of the present invention, and FIG. 2 is a manufacturing process diagram showing a method for manufacturing a conventional MODFET. 11 ... semi-insulating substrate, 12 ... active layer, 13 ... channel, 14
... ohmic electrode, 16 ... recess, 18 ... gate electrode, 19 ... semi-insulating region, d ... drain region, s ... source region.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 H01L 29/808 H01L 21/337 H01L 27/095 H01L 21/338 H01L 29/812 H01L 29/778 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/80 H01L 29/808 H01L 21/337 H01L 27/095 H01L 21/338 H01L 29/812 H01L 29 / 778
Claims (1)
形成する第１の工程と、 前記活性層上のソース領域及びドレイン領域にそれぞれ
オーミック電極を形成する第２の工程と、 前記ソース領域と前記ドレイン領域との間の前記活性層
にリセス部を形成する第３の工程と、 前記リセス部にゲート電極を形成した後、該ゲート電極
と前記ドレイン領域との間の前記リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域を形成する
第４の工程とを、 順に施すことを特徴とする半導体素子の製造方法。A first step of forming an active layer having a channel on a semi-insulating substrate; a second step of forming ohmic electrodes in source and drain regions on the active layer, respectively; A third step of forming a recess in the active layer between the gate electrode and the drain region, and forming a gate electrode in the recess, and then forming a recess in the recess between the gate electrode and the drain region. And a fourth step of forming a semi-insulating region for gate breakdown voltage by oblique ion implantation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321522A JP3014437B2 (en) | 1990-11-26 | 1990-11-26 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321522A JP3014437B2 (en) | 1990-11-26 | 1990-11-26 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196138A JPH04196138A (en) | 1992-07-15 |
| JP3014437B2 true JP3014437B2 (en) | 2000-02-28 |
Family
ID=18133512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321522A Expired - Fee Related JP3014437B2 (en) | 1990-11-26 | 1990-11-26 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3014437B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679608B2 (en) * | 1993-12-28 | 1997-11-19 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-11-26 JP JP2321522A patent/JP3014437B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196138A (en) | 1992-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2746482B2 (en) | Field effect transistor and method for manufacturing the same | |
| JP3014437B2 (en) | Method for manufacturing semiconductor device | |
| JP3413345B2 (en) | Field effect transistor and method of manufacturing the same | |
| JP3034546B2 (en) | Method for manufacturing field effect transistor | |
| JP3505884B2 (en) | Field effect transistor and method of manufacturing the same | |
| JPH0685286A (en) | Field effect transistor and its manufacture | |
| JP3653652B2 (en) | Semiconductor device | |
| JPH02111073A (en) | Insulated gate fet and integrated circuit device thereof | |
| JP2911075B2 (en) | Field effect transistor | |
| JP3018885B2 (en) | Method for manufacturing semiconductor device | |
| JP2867422B2 (en) | Field effect transistor and method for manufacturing the same | |
| JP2716719B2 (en) | Method for manufacturing MESFET | |
| JPH0529354A (en) | Manufacture of semiconductor device | |
| JPH03280552A (en) | Manufacture of field effect transistor | |
| JP2616032B2 (en) | Method for manufacturing field effect transistor | |
| JPH0349242A (en) | Field effect transistor and its manufacture | |
| JPS6223175A (en) | Manufacture of semiconductor device | |
| JP3112075B2 (en) | Field effect transistor and method of manufacturing the same | |
| JPH06302618A (en) | Field-effect transistor and fabrication thereof | |
| JPH01286308A (en) | Manufacture of gallium arsenide field effect transistor | |
| JPS63226967A (en) | Compound semiconductor junction type field-effect transistor and its manufacture | |
| JPS63283126A (en) | Manufacture of semiconductor device | |
| JPH11233526A (en) | Semiconductor device and manufacture therefor | |
| JPH07106525A (en) | Field-effect transistor and compound semiconductor integrated circuit | |
| JPH05259191A (en) | Field effect transistor and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |